JPH1011988A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】 読み出し動作において、電力消費が小さく、
且つ十分な読み出しマージンを確保することが可能な、
不揮発性半導体メモリを提供する。 【解決手段】 浮遊ゲートＦＧに記録されているデータ
を読み出す際、制御ゲートＣＧに電圧を印加し始めてか
ら、メモリセル１０１が実際にセル電流を流し始めるま
でに要する時間を計数し、この計数値の大小によって記
録データ値を判別する。例えば、この記録された時間
が、５０ｎｓ未満を「０」、５０ｎｓ以上１００ｎｓ未
満を「１」、１００ｎｓ以上１５０ｎｓ未満を「２」、
１５０ｎｓ以上２００ｎｓ未満を「３」とすれば、計数
された時間の大小によって記録データを判別することが
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体不揮発性メ
モリに関し、詳しくは、フラッシュＥＥＰＲＯＭ等のフ
ローティングゲートに記録された、２値または３値以上
の情報を読み出す方法に関する。

【０００２】

【従来の技術】近年、ＦＲＡＭ(Ferro-electric Random
Access Memory)、ＥＰＲＯＭ(Erasable and Programma
ble Read Only Memory)、ＥＥＰＲＯＭなどの不揮発性
半導体メモリが注目されている。ＥＰＲＯＭやＥＥＰＲ
ＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の有無によ
る閾値電圧の変化を制御ゲートによって検出することで
データの記憶を行わせるようになっている。また、ＥＥ
ＰＲＯＭには、メモリチップ全体でデータの消去を行う
かあるいは、メモリセルアレイを任意のブロックに分け
てその各ブロック単位でデータの消去を行うフラッシュ
ＥＥＰＲＯＭがある。

【０００３】フラッシュＥＰＲＯＭを構成するメモリセ
ルは、スプリットゲート型とスタックトゲート型に大き
く分類される。 （スプリットゲート型）スプリットゲート型のフラッシ
ュＥＥＰＲＯＭは、ＵＳＰ５０２９１３０(G1 1C 11/4
0)に開示されている。

【０００４】図５に、同公報に記載されているスプリッ
トゲート型メモリセル１０１の断面構造を示す。Ｐ型単
結晶シリコン基板１０２上にＮ型のソースＳ及びドレイ
ンＤが形成されている。ソースＳとドレインＤに挟まれ
たチャネルＣＨ上に第１の絶縁膜１０３を介して浮遊ゲ
ートＦＧが形成されている。浮遊ゲートＦＧ上に第２の
絶縁膜１０４を介して制御ゲートＣＧが形成されてい
る。制御ゲートＣＧの一部は、第１の絶縁膜１０３を介
してチャネル上に配置され、選択ゲート１０５を構成し
ている。

【０００５】図６に、同公報に記載されているスプリッ
トゲート型メモリセル１０１を用いたフラッシュＥＥＰ
ＲＯＭ１２１の全体構成を示す。メモリセルアレイ１２
２は、複数のメモリセル１０１がマトリックス上に配置
されて構成されている。行（ロウ）方向に配列された各
メモリセル１０１の制御ゲートＣＧは、共通のワード線
ＷＬａ〜ＷＬｚに接続されている。列（カラム）方向に
配列された各メモリセル１０１のドレインＤは、共通の
ビット線ＢＬａ〜ＢＬに接続されている。全てのメモリ
セル１０１のソースＳは共通ソース線ＳＬに接続され、
その共通ソース線ＳＬは接地されている。

【０００６】各ワード線ＷＬａ〜ＷＬｚはロウデコ−ダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から指定された
ロウアドレス及びカラムアドレスは、アドレスパッド１
２５に入力される。そのロウアドレス及びカラムアドレ
スは、アドレスパッド１２５からアドレスバッファ１２
６を介してアドレスラッチ１２７へ転送される。アドレ
スラッチ１２７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１２３へ転送され、カラムアド
レスはカラムデコ−ダ１２４へ転送される。ロウデコ−
ダ１２３は、そのロウアドレスに対応した１本のワード
線ＷＬａ〜ＷＬｚを選択し、後記するように、その選択
したワード線の電位を各動作モードに対応して制御す
る。カラムデコ−ダ１２４は、そのカラムアドレスに対
応したビット線ＢＬａ〜ＢＬｚを選択し、後記するよう
に、その選択したビット線の電位を各動作モードに対応
して制御する。

【０００７】外部から指定されたデータは、データパッ
ド１２８に入力される。そのデータは、データパッド１
２８から入力バッファ１２９を介してカラムデコ−ダ１
２４へ転送される。カラムデコ−ダ１２４は、前記のよ
うに選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデ
ータに対応して後記するように制御する。任意のメモリ
セル１０１から読み出されたデータは、ビット線ＢＬａ
〜ＢＬｚからカラムデコ−ダ１２４を介してセンスアン
プ群１３０へ転送される。センスアンプ群１３０は、数
個のセンスアンプ（図示略）から構成されている。カラ
ムデコ−ダ１２４は、選択したビット線ＢＬａ〜ＢＬｚ
と各センスアンプとを接続する。後記するようにセンス
アンプ群１３０で判別されたデータは出力バッファ１３
１からデータパッド１２８を介して外部へ出力される。

【０００８】尚、上記各回路（１２３，１２４，１２
６，１２７，１２９，１３０，１３１）の動作は制御コ
ア回路１３２によって制御される。次に、フラッシュＥ
ＥＰＲＯＭ１２１の各動作モード（消去モード、書き込
みモード、読み出しモード）について、図７ａを参照し
て説明する。尚、いずれの動作モードにおいても、共通
ソース線ＳＬの電位はグランドレベル（＝０Ｖ）に保持
される。

【０００９】（ａ）消去モード 消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚの
電位はグランドレベルに保持される。選択されたワード
線ＷＬｍには１５Ｖが供給され、それ以外のワード線
（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚ
の電位はグランドレベルにされる。そのため、選択され
たワード線ＷＬｍに接続されている各メモリセル１０１
の制御ゲートＣＧは１５Ｖに持ち上げられる。

【００１０】ところで、浮遊ゲートＦＧとドレインＤの
間の静電容量と、制御ゲートＣＧと浮遊ゲートＦＧの間
の静電容量とを比べると、前者の方が圧倒的に大きい。
そのため、制御ゲートＣＧが１５Ｖ、ドレインが０Ｖの
場合、制御ゲートＣＧと浮遊ゲートＦＧの間には高電界
が生じる。その結果、ファウラー-ノルドハイム・トンネ
ル電流（Fowler-Nordheim Tunnel Current、以下、ＦＮ
トンネル電流という）が流れ、浮遊ゲートＦＧの中の電
子が制御ゲートＣＧ側へ引き抜かれて、メモリセル１０
１に記憶されたデータの消去が行われる。

【００１１】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。

【００１２】（ｂ）書き込みモード 書き込みモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
１Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１０１のドレイ
ンＤに接続されているビット線ＢＬｍには１２Ｖが供給
され、それ以外のビット線（非選択のビット線）ＢＬａ
〜ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにさ
れる。

【００１３】ところで、メモリセル１０１の閾値電圧Ｖ
ｔｈは０．５Ｖである。従って、選択されたメモリセル
１０１では、制御ゲートＣＧが閾値電圧Ｖｔｈ付近にな
り、ソースＳ中の電子は弱反転のチャネルＣＨ中へ移動
する。一方、ドレインＤに１２Ｖが印加されるため、ド
レインＤと浮遊ゲートＦＧとの間の容量を介したカップ
リングにより、浮遊ゲートＦＧの電位が持ち上げられ
る。そのため、制御ゲートＣＧと浮遊ゲートＦＧの間に
は高電界が生じる。従って、チャネルＣＨ中の電子は加
速され、ホットエレクトロンとなって浮遊ゲートＦＧへ
注入される。その結果、選択されたメモリセル１０１の
浮遊ゲートＦＧには電荷が蓄積され、１ビットのデータ
が書き込まれて記憶される。

【００１４】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
５Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１０１のドレイ
ンＤに接続されているビット線ＢＬｍには２．５Ｖが供
給され、それ以外のビット線（非選択のビット線）ＢＬ
ａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚはグランドレベルにされ
る。

【００１５】前記したように、消去状態にあるメモリセ
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに５Ｖが印加されたときに、ド
レインＤからソースＳへ流れる電流（セル電流）は消去
状態のメモリセル１０１の方が書き込み状態のメモリセ
ル１０１よりも大きくなる。

【００１６】この各メモリセル１０１間のセル電流の大
小をセンスアンプ群１３０内の各センスアンプで判別す
ることにより、メモリセル１０１に記憶されたデータの
値を読み出すことができる。例えば、消去状態のメモリ
セル１０１のデータの値を「１」、書き込み状態のメモ
リセル１０１のデータの値を「０」として読み出しを行
う。つまり、各メモリセル１０１に、消去状態のデータ
値「１」と、書き込み状態のデータ値「０」の２値を記
憶させることができる。

【００１７】この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。ち
なみに、スプリットゲート型メモリセル１０１におい
て、ソースＳをドレインと呼び、ドレインＤをソースと
呼ぶフラッシュＥＥＰＲＯＭは、ＷＯ９２／１８９８０
（G11C 13/00）に開示されている。図７ｂに、その場合
の各動作モードにおける各部の電位を示す。

【００１８】ところで、近年、フラッシュＥＥＰＲＯＭ
の集積度を向上させるため、メモリセルに消去状態と書
き込み状態の２値（＝１ビット）を記憶させるだけでな
く、３値以上を記憶させるようにした多値メモリが提案
されている。図８に、スプリットゲート型メモリセル１
０１における浮遊ゲートＦＧの電位Ｖｆｇとセル電流値
Ｉｄの特性を示す。尚、浮遊ゲート電位Ｖｆｇはソース
Ｓに対する浮遊ゲートＦＧの電位である。

【００１９】読み出しモードにおいて、制御ゲートＣＧ
には定電圧（＝５Ｖ）が印加されているため、制御ゲー
トＣＧの直下のチャネルＣＨは定抵抗として機能する。
よって、スプリットゲート型メモリセル１０１は、浮遊
ゲートＦＧとソースＳおよびドレインＤとから構成され
るトランジスタと、制御ゲートＣＧの直下のチャネルＣ
Ｈから成る定抵抗とを直列接続したものとみなすことが
できる。

【００２０】従って、浮遊ゲート電位Ｖｆｇが一定値
（＝３．５Ｖ）未満の領域では、トランジスタの特性が
支配的となる。そのため、浮遊ゲート電位Ｖｆｇがメモ
リセル１０１の閾値電圧Ｖｔｈ（＝０．５Ｖ）未満の領
域では、セル電流値Ｉｄは零となる。そして、浮遊ゲー
ト電位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値
Ｉｄは右肩上がりの特性を示す。また、浮遊ゲート電位
Ｖｆｇが３．５Ｖを越える領域では、制御ゲートＣＧの
直下のチャネルＣＨからなる定抵抗の特性が支配的とな
り、セル電流Ｉｄは飽和する。

【００２１】ところで、浮遊ゲート電位Ｖｆｇは、書き
込み動作において浮遊ゲートＦＧに蓄積された電荷によ
って生じる電位Ｖｆｇｗと、ドレインＤからのカップリ
ングによって生じる電位Ｖｆｇｃとの和である（Ｖｆｇ
＝Ｖｆｇｗ＋Ｖｆｇｃ）。読み出し動作において、電位
Ｖｆｇｃは一定であるため、セル電流値Ｉｄは電位Ｖｆ
ｇｗによって一義的に決定される。また、書き込み動作
において、浮遊ゲートＦＧの電荷量は、その動作時間を
調整することによって制御することができる。従って、
書き込み動作において、その動作時間を調整して浮遊ゲ
ートＦＧの電荷量を制御することで電位Ｖｆｇｗを制御
すれば、浮遊ゲート電位Ｖｆｇを制御することができ
る。その結果、読み出し動作におけるセル電流値Ｉｄを
任意に設定することができる。

【００２２】そこで、図８に示すように、セル電流値Ｉ
ｄが４０μＡ未満の領域をデータ値「１１」、４０μＡ
以上８０μＡ未満の領域をデータ値「１０」、８０μＡ
以上１２０μＡ未満の領域をデータ値「０１」、１２０
μＡ以上の領域をデータ値「００」に、それぞれ対応づ
ける。そして、書き込み動作において、浮遊ゲート電位
Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ）が前記各セル電流値Ｉｄ
（＝４０，８０，１２０μＡ）に対応した値になるよう
に動作時間を調整する。このようにすれば、１個のメモ
リセル１０１に４値（＝２ビット）のデータを記憶させ
ることができる。

【００２３】ところが、セル電流値Ｉｄにデータの各値
を対応させると、浮遊ゲート電位Ｖｆｇの変化に対して
セル電流値Ｉｄの変化が小さい領域については、セル電
流値Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定
されず、多値化ができないことになる。つまり浮遊ゲー
ト電位Ｖｆｇが０．５〜２．５Ｖの領域については、浮
遊ゲート電位Ｖｆｇの変化に対してセル電流値Ｉｄの変
化が大きいため、セル電流値Ｉｄに対して浮遊ゲート電
位Ｖｆｇが一義的に決定され、セル電流値Ｉｄに複数の
データ値を対応させることができる。しかし、浮遊ゲー
ト電位Ｖｆｇが０．５Ｖ未満や３．５Ｖ以上の領域につ
いては浮遊ゲート電位Ｖｆｇの変化に対してセル電流値
Ｉｄが変化しないため、セル電流値Ｉｄに対して浮遊ゲ
ート電位Ｖｆｇが一義的に決定されず、セル電流値Ｉｄ
に複数のデータ値を対応させることができない。

【００２４】このように、スプリットゲート型メモリセ
ル１０１を用いたフラッシュＥＥＰＲＯＭでは、多値化
に際して、浮遊ゲート電位Ｖｆｇの変化に対してセル電
流値Ｉｄの変化が多きな領域しか利用することができな
い。 （スタックトゲート型）図９に、スタックトゲート型メ
モリセル２０１の断面構造を示す。

【００２５】Ｐ型単結晶シリコン基板上にＮ型ソースＳ
及びドレインＤが形成されている。ソースＳとドレイン
Ｄに挟まれたチャネルＣＨ上に、第１の絶縁膜２０３を
介して浮遊ゲートＦＧが形成されている。浮遊ゲートＦ
Ｇ上に第２の絶縁膜２０４を介して制御ゲートＣＧが形
成されている。浮遊ゲートＦＧと制御ゲートＣＧとは相
互にずれること無く積み重ねられている。従って、ソー
スＳ及びドレインＤは、各ゲートＦＧ，ＣＧ及びチャネ
ルＣＨに対して対称構造をとる。

【００２６】図１０に、スタックトゲート型メモリセル
２０１を用いたフラッシュＥＥＰＲＯＭ２２１の全体構
成を示す。フラッシュＥＥＰＲＯＭ２２１において、図
６に示したスプリットゲート型メモリセル１０１を用い
たフラッシュＥＥＰＲＯＭ１２１と異なるのは、以下の
点である。

【００２７】（１）メモリセルアレイ１２２は、複数の
メモリセル２０１がマトリックス状に配置されている。 （２）列方向に配列された各メモリセル２０１のソース
Ｓは、共通のビット線ＢＬａ〜ＢＬｚに接続されてい
る。 （３）全てのメモリセル２０１のドレインＤは、共通ド
レイン線ＤＬに接続されている。共通ドレイン線ＤＬは
共通ドレイン線バイアス回路２２２に接続されている。
共通ドレイン線バイアス回路２２２は、後記するよう
に、共通ドレイン線ＤＬの電位を各動作モードに対応し
て制御する。共通ドレイン線バイアス回路２２２の動作
は制御コア回路１３２によって制御される。

【００２８】ところで、本明細書において、スプリット
ゲート型メモリセル１０１及びスタックトゲート型メモ
リセル２０１におけるソースＳ及びドレインＤの呼称は
読み出し動作を基本に決定し、読み出し動作において電
位の高いほうをドレイン、電位の低い方をソースと呼ぶ
ことにする。そして、書き込み動作や消去動作において
も、ソースＳ及びドレインＤの呼称については読み出し
動作におけるそれと同じにする。

【００２９】次に、フラッシュＥＥＰＲＯＭ２２１の各
動作モード（消去モード、書き込みモード、読み出しモ
ード）について、図１１を参照して説明する。 （ａ）消去モード 消去モードにおいて、全てのビット線ＢＬａ〜ＢＬｚは
オープン状態にされ、全てのワード線ＷＬｍの電位はグ
ランドレベルにされる。共通ドレイン線バイアス回路２
２２は、共通ドレイン線ＤＬを介して、全てのメモリセ
ル２０１のドレインＤに１２Ｖを印加する。

【００３０】その結果、ＦＮトンネル電流が流れ、浮遊
ゲートＦＧ中の電子がドレインＤ側へ引き抜かれて、メ
モリセル２０１に記載されたデータの消去が行われる。
この消去動作は、選択されたワード線ＷＬｍに接続され
ている全てのメモリセル２０１に対して行われる。尚、
複数のワード線ＷＬａ〜ＷＬｚを同時に選択することに
より、その各ワード線に接続されている全てのメモリセ
ル２０１に大して消去動作（ブロック消去）を行うこと
もできる。

【００３１】（ｂ）書き込みモード 書き込みモードにおいて、選択されたメモリセル２０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
１２Ｖが供給され、それ以外のワード線（非選択のワー
ド線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグラン
ドレベルにされる。選択されたメモリセル２０１のソー
スＳに接続されているビット線ＢＬｍには５Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。共通ドレイン線バイアス回路２２２は、共通ドレイ
ン線ＤＬを介して、全てのメモリセル２０１のドレイン
Ｄをグランドレベルに保持する。

【００３２】すると、制御ゲートＣＧからのカップリン
グによって浮遊ゲートＦＧの電位が持ち上げられ、ソー
スＳの近傍で発生したホットエレクトロンが浮遊ゲート
ＦＧへ注入される。その結果、選択されたメモリセル２
０１の浮遊ゲートＦＧには電荷が蓄積され、１ビットの
データが書き込まれて記憶される。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル２０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
５Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。全てのビット線ＢＬａ〜ＢＬｚの電位
はグランドレベルにされる。共通ドレイン線バイアス回
路２２２は、共通ドレイン線ＤＬを介して、全てのメモ
リセル２０１のドレインＤに５Ｖを印加する。

【００３３】その結果、スプリットゲート型メモリセル
１０１の場合と同様に、ドレインＤからソースＳへ流れ
る電流（セル電流）は、消去状態のメモリセル２０１の
方が書き込み状態のメモリセル２０１よりも大きくな
る。従って、各メモリセル２０１に、消去状態のデータ
値「１」と、書き込み状態のデータ値「０」の２値を記
憶させることができる。

【００３４】ところで、スタックトゲート型メモリセル
２０１を用いたフラッシュＥＥＰＲＯＭでも、多値メモ
リが提案されている。図１２に、スタックトゲート型メ
モリセル２０１における浮遊ゲートＦＧの電位Ｖｆｇと
セル電流値Ｉｄの特性を示す。尚、浮遊ゲート電位Ｖｆ
ｇはソースＳに対する浮遊ゲートＦＧの電位である。

【００３５】スタックトゲ−ト型メモリセル２０１で
は、浮遊ゲートＦＧと制御ゲートＣＧとが相互にずれる
こと無く積み重ねられているため、スプリットゲート型
メモリセル１０１のように制御ゲートＣＧの直下のチャ
ネルＣＨが定抵抗として機能せず、トランジスタの機能
だけを有する。そのため、浮遊ゲート電位Ｖｆｇがメモ
リセル２０１の閾値電圧Ｖｔｈ（＝１Ｖ）未満の領域で
は、セル電流値Ｉｄは零となる。そして、浮遊ゲート電
位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値Ｉｄ
は浮遊ゲート電位Ｖｆｇに比例して大きくなる。

【００３６】従って、スタックトゲート型メモリセル２
０１でも、書き込み動作において、その動作時間を調整
して浮遊ゲートＦＧの電荷量を制御することで電位Ｖｆ
ｇｗを制御すれば、浮遊ゲート電位Ｖｆｇを制御するこ
とができる。その結果、読み出し動作におけるセル電流
値Ｉｄを任意に設定することができる。そこで、図１２
に示すように、セル電流値Ｉｄが４０μＡ未満の領域を
データ値「１１」、４０μＡ以上８０μＡ未満の領域を
データ値「１０」、８０μＡ以上１２０μＡ未満の領域
をデータ値「０１」、１２０μＡ以上１６０μＡ未満の
領域をデータ値「００」に、それぞれ対応づける。そし
て、書き込み動作において、浮遊ゲート電位Ｖｆｇ（＝
Ｖａ，Ｖｂ，Ｖｃ，Ｖｄ）が前記各セル電流値Ｉｄ（＝
４０，８０，１２０，１６０μＡ）に対応した値になる
ように動作時間を調整する。このようにすれば、１個の
メモリセル２０１に４値（＝２ビット）のデータを記憶
させることができる。

【００３７】ところが、スタックトゲート型メモリセル
２０１では、消去動作において浮遊ゲートＦＧから電荷
を引き抜く際、電荷を過剰に抜き過ぎると、メモリせる
２０１をオフ状態にするための所定の電圧（＝０Ｖ）を
制御ゲートＣＧに印加したときでも、チャネルＣＨがオ
ンしてしまう。その結果、メモリセル２０１が常にオン
状態になり、各動作モード（消去モード、書き込みモー
ド、読み出しモード）を行わないスタンバイ状態でもセ
ル電流が流れて、ビット線を共通とするメモリ−セルの
正しいデータ値がすべて読めなくなる、いわゆる過剰消
去の問題が起こる。従って、過剰消去の領域をデータの
記憶に利用するのは望ましくない。

【００３８】読み出し動作においても、浮遊ゲートＦＧ
の電位を決めるのは、制御ゲートＣＧとのカップリング
によって生じる電位Ｖｆｇｃと、浮遊ゲートＦＧに蓄積
された電荷によって生じる電位Ｖｆｇｗとの和である
（Ｖｆｇ＝Ｖｆｇｃ＋Ｖｆｇｗ）。即ち、読み出し動作
において、制御ゲートＣＧからのカップリングによって
浮遊ゲートＦＧの電位が５Ｖに持ち上げられる状態（Ｖ
ｆｇｃ＝５Ｖ）では、浮遊ゲート電位ＶｆｇからＶｆｇ
ｃを差し引いた値が、閾値電圧Ｖｔｈを越える領域（Ｖ
ｆｇ−Ｖｆｇｃ＝Ｖｆｇｗ＞Ｖｔｈ）が過剰消去とな
る。つまりＶｆｇｃが５Ｖの場合、浮遊ゲート電位Ｖｆ
ｇが６Ｖ以上の領域が過剰消去となる。

【００３９】また、セル電流値Ｉｄにデータの各値を対
応させると、浮遊ゲート電位Ｖｆｇの変化に対してセル
電流値Ｉｄの変化が小さい領域については、セル電流値
Ｉｄによって浮遊ゲート電位Ｖｆｇが一義的に決定され
ず、多値化ができない。つまり、浮遊ゲート電位Ｖｆｇ
が１Ｖ未満の領域については浮遊ゲート電位Ｖｆｇの変
化に大してセル電流値Ｉｄが変化しないため、セル電流
値Ｉｄに対して浮遊ゲート電位Ｖｆｇが一義的に決定さ
れず、セル電流値Ｉｄに複数のデータ値を対応させるこ
とができない。

【００４０】このように、スタックトゲート型メモリセ
ル２０１を用いたフラッシュＥＥＰＲＯＭでは、多値化
に際して、浮遊ゲート電位Ｖｆｇの変化に倒してセル電
流値Ｉｄの変化が大きな領域で、且つ、過剰消去でない
領域しか利用することができない。

【００４１】

【発明が解決しようとする課題】単位面積当りのメモリ
素子の集積度を上げるためには、多値化は有力な手段の
一つであり、近年注目されつつある。フラッシュＥＥＰ
ＲＯＭでは、多値セルデータを読み出す際には、参照電
流値と、読み出しセルのセル電流を比較し、メモリセル
に記録されたデータ値（０，１，２，３ 等）を判別す
る。

【００４２】しかしながら、この参照電流とセル電流と
を比較して、記録データ値を判別している間には、１セ
ル当り１００μＡ前後の電流を流し続けることが必要で
あり、消費電力の増加は免れない。また、メモリセルを
多値化すればするほど、記録されている各値と比較する
ための、参照電流値を多数用意しなければならず、しか
も、参照電流値との比較回数が増え、セルあたりの読み
出し時間が長くなり、高速化に対応できない問題があ
る。

【００４３】一方、データの書き込み読み出しを正確に
安定に実施するには、誤書き込み、誤読み出しを防止す
るために、多値の各データ値に対応する浮遊ゲート電位
Ｖｆｇの範囲、およびセル電流値Ｉｄの範囲に、十分な
マージン（広い許容範囲）を設けるのが望ましい。しか
し、前記したように、従来タイプのフラッシュＥＥＰＲ
ＯＭでは、多値化に際して、浮遊ゲート電位Ｖｆｇの変
化に対してセル電流値Ｉｄの変化が大きな領域しか利用
することができない。そのため、多値の各データ値に対
応する浮遊ゲート電位Ｖｆｇおよびセル電流値Ｉｄの範
囲に十分なマージンをとるのが難しい。

【００４４】例えば、図８に示すスプリットゲート型メ
モリセル１０１では、各データ値に対応するセル電流値
Ｉｄの範囲は４０μＡであり、データ値「１０」に対応
する浮遊ゲート電位Ｖｆｇの範囲は０．５Ｖ、データ値
「０１」に対応する浮遊ゲート電位Ｖｆｇの範囲は１Ｖ
である。また、図１２に示すスタックトゲート型メモリ
セル２０１では、各データ値に対応するセル電流値Ｉｄ
の範囲は４０μＡであり、浮遊ゲート電位Ｖｆｇの範囲
は１．２５Ｖである。

【００４５】このように、各データ値に対応する浮遊ゲ
ート電位Ｖｆｇの範囲が狭いと、書き込み動作におい
て、マージンが少なく、浮遊ゲート電位Ｖｆｇを正確に
許容範囲内に設定するのが難しくなり、読み出し動作に
おいてもマージンが少ないために、誤読み出しが起きや
すい。この問題は多値化が進むにつれてより顕著に現
れ、８値や１６値では、４値の場合に比べて、多値の各
データ値に対応する浮遊ゲート電位Ｖｆｇの範囲および
セル電流値Ｉｄの範囲が狭くなる分だけ、書き込み読み
出し動作のマージン確保がさらに難しくなる。

【００４６】一方、マージンを確保することだけを目的
に電源電圧を上げ、Ｖｆｇの上限を上げて、セル電流値
の上限を上げれば、読み出しの際に、さらに多くの電流
を流しながら、センスアンプでセルのデータ値を検出す
ることになり、前述の消費電力増加の問題をさらに助長
することになる。本発明は上記問題点を解決するために
なされたものであって、その目的は、読み出し動作にお
いて、電力消費が小さく、且つ十分な読み出しマージン
を確保することが可能な、不揮発性半導体メモリを提供
することにある。

【００４７】

【課題を解決するための手段】請求項１の不揮発性半導
体メモリにあっては、浮遊ゲートＦＧと制御ゲートＣＧ
とソースＳとドレインＤとチャネルＣＨとから成るメモ
リセルを有するものであって、浮遊ゲートＦＧに記録さ
れているデータを読み出す際、制御ゲートＣＧに電圧を
印加し始めてから、前記メモリセルが、実際にセル電流
を流し始めるまでに要する時間を計数し、この計数値の
大小によって記録データ値を判別するものである。

【００４８】すなわち、データの読み出しは、浮遊ゲー
トＦＧに電圧が印加され始めてから、フローティングゲ
ートの電位が上昇し、読み出しメモリセルが、実際にセ
ル電流を流し始めるまでに要する時間を計数する。例え
ば、この記録された時間が、５０ｎｓ未満を「０」、５
０ｎｓ以上１００ｎｓ未満を「１」、１００ｎｓ以上１
５０ｎｓ未満を「２」、１５０ｎｓ以上２００ｎｓ未満
を「３」とすれば、計数された時間の大小によって記録
データを判別することができる。

【００４９】また、請求項２の不揮発性半導体メモリに
あっては、浮遊ゲートＦＧと制御ゲートＣＧとソースＳ
とドレインＤとチャネルＣＨとから成るメモリセルを有
するものであって、浮遊ゲートＦＧに記録されているデ
ータを読み出す際、参照セルの制御ゲートＣＧに電圧を
印加し、この参照セルがセル電流を流し始めてから前記
メモリセルがセル電流を流し始めるまでの時間を計数
し、この計数値の大小によって記録データ値を判別する
ものである。

【００５０】すなわち、データの読み出しは、浮遊ゲー
トＦＧに電圧が印加され始めてから、参照セルの浮遊ゲ
ートＦＧの電位が上昇し、参照セルがセル電流を流し始
めてから、参照セルと制御ゲートＣＧを共通にするメモ
リセルがセル電流を流し始めるまでの時間を計数する。
こうすることにより、ゲート加工等の、プロセスばらつ
きに起因するチャネル生成に要する時間変動を、効果的
にデータ検出の誤差から除くことができる。

【００５１】そして、この計数値が、例えば、５０ｎｓ
未満を０、５０ｎｓ以上１００ｎｓ未満を１、１００ｎ
ｓ以上１５０ｎｓ未満を２、１５０ｎｓ以上、２００ｎ
ｓ未満を３とすれば、計数された時間の大小によって記
録データ値を判別することができる。また、請求項３の
不揮発性半導体メモリにあっては、前記浮遊ゲートＦＧ
に蓄積される電荷の量を制御することで、前記メモリセ
ルに多値データを記録させ、データの読み出しの際に
は、定電流電源で制御ゲートＣＧに電圧を印加し、制御
ゲートＣＧからのカップリングによって浮遊ゲートＦＧ
の電位Ｖｆｇを制御するものである。

【００５２】すなわち、読み出しモードにおいて、定電
流電源から制御ゲートＣＧに流れ込む電流の量を調整し
て、制御ゲートＣＧの時間当りの電位上昇率が小さくな
るように制御する。また、請求項４の不揮発性半導体メ
モリにあっては、前記浮遊ゲートＦＧに蓄積される電荷
の量を制御することで、前記メモリセルに多値データを
記録させ、データの読み出しの際には、時定数が大きい
回路を通して制御ゲートＣＧに電圧を印加し、制御ゲー
トＣＧからのカップリングによって浮遊ゲートＦＧの電
位Ｖｆｇを制御するものである。

【００５３】すなわち、読み出しモードにおいて、大き
な抵抗を持った、時定数が１０００ｎｓ程度かそれ以上
の回路を通して、電圧印加をすることによって、制御ゲ
ートＣＧの時間当りの電位上昇率が小さくなるように制
御する。また、請求項５の不揮発性半導体メモリにあっ
ては、請求項３又は４に記載の不揮発性半導体メモリに
おいて、時定電流電源で制御ゲートＣＧに電圧を印加す
ることに代えて、定電流源でドレインＤ又はソースＳに
電圧を印加し、ドレインＤ又はソースＳからのカップリ
ングによって浮遊ゲートＦＧの電位Ｖｆｇを制御するも
のである。

【００５４】また、請求項６の不揮発性半導体メモリに
あっては、請求項３又は４に記載の不揮発性半導体メモ
リにおいて、時定数が大きい回路を通して制御ゲートＣ
Ｇに電圧を印加することに代えて、時定数が大きい回路
を通してドレインＤ又はソースＳに電圧を印加し、ドレ
インＤ又はソースＳからのカップリングによって浮遊ゲ
ートＦＧの電位Ｖｆｇを制御するものである。

【００５５】また、請求項７の不揮発性半導体メモリに
あっては、クロックによって時間を計数する時間計数器
を設けたものである。また、請求項８の不揮発性半導体
メモリにあっては、計数時間の大小によって記録データ
値を判別する制御回路を設けたものである。

【００５６】

【発明の実施の形態】以下に、本発明を具体化した実施
形態を図面に従って説明する。 （第１実施形態）本発明を具体化した第１の実施形態を
図面に基づいて説明する。図１に本実施形態のスプリッ
トゲート型メモリセル１０１を用いたフラッシュＥＥＰ
ＲＯＭの全体構成を示す。本実施形態においては、１個
のメモリセル１０１に４値（＝２ビット）以上のデータ
を記憶させることができる。

【００５７】図１において、フラッシュＥＥＰＲＯＭ１
が図６に示す従来のフラッシュＥＥＰＲＯＭ１２１と異
なるのは読み出しに関する以下の点であり。消去モ−
ド、書き込みモードに関する部分については従来例と差
がない。 （１）読み出しモードにおいて、カラムデコ−ダでドレ
インＤに電圧を印加する際には、定電流電源２を用いて
行う。他のモードでは、この定電流電源２はバイパスさ
れて電圧印加が行われる。

【００５８】（２）読み出しモードにおいて、出力バッ
ファとして時間計数器３が用いられる。これは、ビット
線毎に、２ビット以上の計数器を設けておき、共通クロ
ック４によって電圧を印加した時刻と読み出しメモリセ
ルが電流を流し始める時刻との時間差を計数する。本実
施形態におけるスプリットゲート型メモリセルの断面構
造は図５に示したものと同様である。読み出しの際は、
ドレインＤに定電流源２を接続し、ドレインＤの電位を
時間とともに上昇させる。この時、ドレインＤからのカ
ップリングによって浮遊ゲートＦＧの電位Ｖｆｇも時間
と共に上昇する。浮遊ゲートの電位Ｖｆｇがメモリセル
の閾値電圧Ｖｔｈを越えると、浮遊ゲートの下にチャネ
ルＣＨが生成され、セル電流が流れ始める。

【００５９】本実施形態では、制御ゲートＣＧと浮遊ゲ
ートＦＧとの容量Ｃｃｆは、ドレインＤと浮遊ゲートＦ
Ｇとの容量、及び、浮遊ゲートＦＧと基板との容量に比
べて非常に小さいので、これを無視して以下に説明を続
ける。ドレインＤと読み出しメモリセルの浮遊ゲートＦ
Ｇとの間の容量をＣｄｆ，浮遊ゲートＦＧと基板との間
の容量（チャネル生成直前）をＣｆｓとし、ドレインＤ
とのカップリングによって、容量Ｃｄｆ，Ｃｆｓに蓄積
された正電荷をそれぞれＱｄｆ，Ｑｆｓとし、ドレイン
Ｄの電位をＶｄ，浮遊ゲートの電位をＶｆｇ，浮遊ゲー
トと基板との電位差をＶｆｓとすれば、浮遊ゲートＦＧ
の電位Ｖｆｇが、下記（１）式のようにＶｔｈと等しく
なったときに、チャネルが生成される。

【００６０】 Ｖｆｇ＝Ｖｔｈ＝Ｖｆｓ＝Ｖｄ−Ｖｄｆ −−−（１） 本発明ではこれに要した時間ｔを測定し、書き込まれた
データ値を判別する。即ち、データの書き込みによっ
て、浮遊ゲートＦＧに電子（負電荷）−Ｑｗが蓄積され
た状態で、チャネルが生成される場合は、 Ｖｄｆ＝（Ｑｗ＋Ｑｄｆ）／Ｃｄｆ Ｖｆｓ＝Ｖｔｈ＝Ｖｆｇ＝Ｑｆｓ／Ｃｆｓ Ｑｄｆ＝Ｑｆｓ 従って、 Ｖｄ＝Ｖｄｆ＋Ｖｔｈ＝（Ｑｗ＋Ｑｄｆ）／Ｃｄｆ＋Ｑ
ｆｓ／Ｃｆｓ となり、浮遊ゲートＣＧに電荷の蓄積が無い場合に比べ
て、制御ゲートＣＧにＱｗ／Ｃｄｆだけ大きな電位を与
えないとチャネル生成が起こらず、この分だけチャネル
生成に時間を要する。このため、定電流電源２を用い、
時間に比例してドレインＤに正電荷を与え、制御ゲート
ＣＧの電位を上げていけば、データ書き込みによって蓄
積された電子の量は、チャネル生成に要する時間によっ
て、一義的に検出される。

【００６１】例えば、４値のデータを判別する場合、時
間 ｔ＜ａ の場合が「００」、ａ＜ｔ＜ｂ の場合が
「０１」、ｂ＜ｔ＜ｃ の場合が「１０」、ｔ＞ｂ の
場合が「１１」（ａ＜ｂ＜ｃ＜ｄ）、というようにあら
かじめ規定しておき、制御コア回路１３２で比較判定す
る。 （第２実施形態）本発明を具体化した第２の実施形態を
図面に基づいて説明する。

【００６２】本実施形態において、第１実施形態と異な
るのは、読み出しに関する以下の点であり。その他の部
分については、第１実施形態と同様である。 （１）読み出しモードにおいて、カラムデコ−ダ１２４
でドレインＤに電圧を印加する際に、定電流電源２に代
えて、図２に示すように、時定数の大きな回路５を通し
て、通常の定電圧電源６を用いて行う。他のモードで
は、この時定数の大きな回路５はバイパスされて電圧印
加が行われる。

【００６３】即ち、定電圧電源の出力電圧を Ｖ₀、回路
５の時定数を τ とすれば、読み出しモードにおける、
ドレイン電圧Ｖｄは Ｖｃｇ = Ｖ₀[1-exp(-ｔ/τ)] （τ は時定数，ｔ は時間，Ｖ₀ は電源電圧）となる。
時定数の大きな回路５には大きな抵抗Ｒと容量Ｃが入っ
ており、時定数は１０００ｎｓかそれ以上になってい
る。このように、大きな時定数を持った回路を通してド
レインＤに電圧を印加すると、時間当りの電圧上昇を小
さくでき時間の経過とともに、次第に大きな電圧がドレ
インＤに印加される。このように時定数の大きな回路５
を使うことで、時間当りのドレインＤの電圧上昇率を小
さくでき、この際には第１実施形態と同様に浮遊ゲート
にデータ書き込みによって蓄積された電子が多いほど、
読み出しメモリセルが閾値電圧に到達するまでに時間が
多くかかり、この時間を計数することで書き込まれたデ
ータ値を判別することができる。 （第３実施形態）本発明を具体化した第３の実施形態を
以下に説明する。

【００６４】本実施形態において、第１実施形態と異な
るのは、読み出しに関する以下の点であり。その他の部
分については、第１実施形態と同様である。 （１）読み出しモードにおいて、出力バッファとなる時
間計数器３には、同時に読み出すセルの個数だけ、２ビ
ット以上の計数器を設けておき、共通のクロック４の信
号を利用して、読み出しメモリセルのドレインＤに電圧
を印加した時刻と、読み出しメモリセルが電流を流し始
める時刻との時間差を計数する。

【００６５】従って、計数器の個数はデータの入出力線
の本数だけ用意すれば足り、全てのビット線に計数器を
付けなくて済むために、回路を省略、小規模にできる。 （第４実施形態）本発明を具体化した第４の実施形態を
図面に基づいて説明する。本実施形態において、第１実
施形態と異なるのは、読み出しに関する以下の点であ
り。その他の部分については、第１実施形態と同様であ
る。

【００６６】（１）図１において、各ワ−ド線ごとに、
参照信号を検出するための参照セルＲＥＦａ〜ＲＥＦｚ
を１つずつ設ける。例えば、ビット線ＢＬｚにつながっ
ているセルを参照セルＲＥＦａ〜ＲＥＦｚとする。この
セルがセル電流を流し始めた時刻から、読み出しメモリ
セルがセル電流を流し始める時刻までの時間差を、クロ
ック４の信号を利用して、時間計数器５で計数する。

【００６７】こうすると、データの読み出しは、ドレイ
ンＤからのカップリングによって、浮遊ゲートＦＧに電
圧が印加され、参照セルの浮遊ゲートＦＧの電位が上昇
し、参照セルが、セル電流を流し始めた信号でクロック
による計数を開始し、参照セルと制御ゲートＣＧを共通
にする、読み出しメモリセルがセル電流を流し始めた信
号でクロックによる計数を止め、この２種類の時間差を
測定、記録する。こうして、ゲート加工等の、プロセス
ばらつきがあっても、これに起因する、チャネル生成に
要する時間変動を、効果的にデータ検出の誤差から除く
ことができる。 （第５実施形態）本発明を具体化した第５の実施形態を
図面に基づいて説明する。

【００６８】図３に本実施形態のスタックトゲート型メ
モリセル２０１を用いたフラッシュＥＥＰＲＯＭの全体
構成を示す。本実施形態においては、１個のメモリセル
２０１に４値（＝２ビット）以上のデータを記憶させる
ことができる。図３において、フラッシュＥＥＰＲＯＭ
２が図１０に示す従来のフラッシュＥＥＰＲＯＭ２２１
と異なるのは読み出しに関する以下の点であり。消去モ
−ド、書き込みモードに関する部分については従来例と
同様である。

【００６９】（１）読み出しモードにおいて、ロウデコ
−ダ１２３で制御ゲートに電圧を印加する際には、定電
流電源２を用いて行う。他のモードでは、この定電流電
源２はバイパスされて電圧印加が行われる。 （２）読み出しモードにおいて、出力バッファとして時
間計数器３が用いられる。これは、ビット線毎に、２ビ
ット以上の計数器を設けておき、共通クロック４によっ
て電圧を印加した時刻と読み出しメモリセルが電流を流
し始める時刻との時間差を計数する。

【００７０】本実施形態におけるスタックトゲート型メ
モリセルの断面構造は図９に示したものと同様である。
読み出しの際は、制御ゲートＣＧに定電流電源１５１を
繋ぎ、制御ゲートＣＧの電位を時間とともに上昇させ
る。この時、制御ゲートＣＧからのカップリングによっ
て浮遊ゲートＦＧの電位Ｖｆｇも時間と共に上昇する。
浮遊ゲートの電位Ｖｆｇがメモリセル２０１の閾値電圧
Ｖｔｈを越えるとチャネルＣＨが生成され、セル電流が
流れ始める。

【００７１】制御ゲートＣＧと読み出しメモリセルの浮
遊ゲートＦＧとの間の容量をＣｃｆ，浮遊ゲートＦＧと
基板との間の容量（チャネル生成直前）をＣｆｓとし、
制御ゲートＣＧとのカップリングによって、容量Ｃｃ
ｆ，Ｃｆｓに蓄積された正電荷をそれぞれＱｃｆ，Ｑｆ
ｓとし、制御ゲートの電位をＶｃｇ，浮遊ゲートの電位
をＶｆｇ，制御ゲートと浮遊ゲートとの電位差をＶｃ
ｆ，浮遊ゲートと基板との電位差をＶｆｓとすれば、浮
遊ゲートＦＧの電位Ｖｆｇが、下記（２）式のようにＶ
ｔｈと等しくなったときに、チャネルが生成される。

【００７２】 Ｖｆｇ＝Ｖｔｈ＝Ｖｆｓ＝Ｖｃｇ−Ｖｃｆ −−−（２） 本発明ではこれに要した時間ｔを測定し、書き込まれた
データ値を判別する。即ち、データの書き込みによっ
て、浮遊ゲートＣＧに電子（負電荷）−Ｑｗが蓄積され
た状態で、チャネルが生成される場合は、 Ｖｃｆ＝（Ｑｗ＋Ｑｃｆ）／Ｃｃｆ Ｖｆｓ＝Ｖｔｈ＝Ｖｆｇ＝Ｑｆｓ／Ｃｆｓ Ｑｃｆ＝Ｑｆｓ 従って、 Ｖｃｇ＝Ｖｃｆ＋Ｖｔｈ＝（Ｑｗ＋Ｑｃｆ）／Ｃｃｆ＋
Ｑｆｓ／Ｃｆｓ となり、浮遊ゲートＣＧに電荷の蓄積が無い場合に比べ
て、制御ゲートＣＧにＱｗ／Ｃｃｆだけ大きな電位を与
えないとチャネル生成が起こらず、この分だけチャネル
生成に時間を要する。このため、定電流電源２を用い、
時間に比例して制御ゲートＣＧに正電荷を与え、制御ゲ
ートＣＧの電位を上げていけば、データ書き込みによっ
て蓄積された電子の量は、チャネル生成に要する時間に
よって、一義的に検出される。

【００７３】例えば、４値のデータを判別する場合、時
間 ｔ＜ａ の場合が「００」、ａ＜ｔ＜ｂ の場合が
「０１」、ｂ＜ｔ＜ｃ の場合が「１０」、ｔ＞ｂ の
場合が「１１」（ａ＜ｂ＜ｃ＜ｄ）、というようにあら
かじめ規定しておき、制御コア回路１３２で比較判定す
る。 （第６実施形態）本発明を具体化した第６の実施形態を
図面に基づいて説明する。

【００７４】本実施形態において、第５実施形態と異な
るのは、読み出しに関する以下の点であり。その他の部
分については、第５実施形態と同様である。 （１）読み出しモードにおいて、ロウデコ−ダ１２３で
制御ゲートＦＧに電圧を印加する際には、図４に示した
時定数の大きな回路５を通して、通常の定電圧電源６を
用いて行う。他のモードでは、この時定数の大きな回路
５はバイパスされて電圧印加が行われる。

【００７５】即ち、定電圧電源の出力電圧をＶ₀、回路
５の時定数をτとすれば、読み出しモードにおける制御
ゲート電圧Ｖｃｇは Ｖｃｇ = Ｖ₀[1-exp(-ｔ/τ)] （τ は時定数，ｔ は時間，Ｖ₀ は電源電圧）となる。
時定数の大きな回路５には大きな抵抗Ｒと容量Ｃが入っ
ており、時定数は１０００ｎｓかそれ以上になってい
る。このように、大きな時定数を持った回路を通してド
レインＤに電圧を印加すると、時間当りの電圧上昇を小
さくでき時間の経過とともに、次第に大きな電圧がドレ
インＤに印加される。このように時定数の大きな回路５
を使うことで、時間当りのドレインＤの電圧上昇率を小
さくでき、この際には第５実施形態と同様に浮遊ゲート
にデータ書き込みによって蓄積された電子が多いほど、
読み出しメモリセルが閾値電圧に到達するまでに時間が
多くかかり、この時間を計数することで書き込まれたデ
ータ値を判別することができる。 （第７実施形態）本発明を具体化した第７の実施形態を
以下に説明する。

【００７６】本実施形態において、第５実施形態と異な
るのは、読み出しに関する以下の点であり。その他の部
分については、第５実施形態と同様である。 （１）読み出しモードにおいて、出力バファとなる時間
計数器３には、同時に読み出すセルの個数だけ、２ビッ
ト以上の計数器を設けておき、共通のクロック４の信号
を利用して、読み出しメモリセルの制御ゲートＣＧに電
圧を印加した時刻と、読み出しメモリセルが電流を流し
始める時刻との時間差を計数する。

【００７７】従って、計数器の個数はデータの入出力線
の本数だけ用意すれば足り、全てのビット線に計数器を
付けなくて済むために、回路を省略して、小規模にでき
る。 （第８実施形態）本発明を具体化した第８の実施形態を
図面に基づいて説明する。本実施形態において、第５実
施形態と異なるのは、読み出しに関する以下の点であ
り。その他の部分については、第５実施形態と同様であ
る。

【００７８】（１）図３において、各ワード線ごとに、
参照信号を検出するための参照セルＲＥＦａ〜ＲＥＦｚ
を１つずつ設ける。例えば、ビット線ＢＬｚにつながっ
ているセルを参照セルＲＥＦａ〜ＲＥＦｚとする。この
セルがセル電流を流し始めた時刻から、読み出しメモリ
セルがセル電流を流し始める時刻までの時間差を、クロ
ック４の信号を利用して、時間計数器５で計数する。

【００７９】こうすると、データの読み出しは、制御ゲ
ートＣＧからのカップリングによって、浮遊ゲートＦＧ
に電圧が印加され、参照セルの浮遊ゲートＦＧの電位が
上昇し、参照セルが、セル電流を流し始めた信号でクロ
ックによる計数を開始し、参照セルと制御ゲートＣＧを
共通にする、読み出しメモリセルがセル電流を流し始め
た信号でクロックによる計数を止め、この２種類の時間
差を測定、記録する。こうして、ゲート加工等の、プロ
セスばらつきがあっても、これに起因する、チャネル生
成に要する時間変動を、効果的にデータ検出の誤差から
除くことができる。

【００８０】

【発明の効果】本発明の不揮発性半導体メモリにあって
は、２値または３値以上の多値データを記憶させたメモ
リセルのデータの読みだし動作において、十分な読み出
しマージンを確保することが可能であるので、データの
読み出しを正確に行うことができる。

【００８１】また、セル電流をほとんど流さずに多値デ
ータを判別できるので、消費電力の少ない、不揮発性半
導体メモリを供給することが可能である。しかも、消費
電力が少ないことによって、多数のセルを一括読み出し
ができ、データ読み出し速度の向上が可能である。

【図面の簡単な説明】

【図１】本発明の実施形態におけるスプリットゲート型
メモリセルを用いたフラッシュＥＥＰＲＯＭの全体構成
図である。

【図２】時定数の大きな回路及び定電圧電源を示す図で
ある。

【図３】本発明の実施形態におけるスタックトゲ−ト型
メモリセルを用いたフラッシュＥＥＰＲＯＭの全体構成
図である。

【図４】時定数の大きな回路及び定電圧電源を示す図で
ある。

【図５】スプリットゲート型メモリセルの断面構造であ
る。

【図６】従来のスプリットゲート型メモリセルを用いた
フラッシュＥＥＰＲＯＭの全体構成図である。

【図７】従来のフラッシュＥＥＰＲＯＭにおける各動作
モードの説明図である。

【図８】スプリットゲート型メモリセルにおける浮遊ゲ
ートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す図
である。

【図９】スタックトゲート型メモリセルの断面構造を示
す図である。

【図１０】従来のスタックトゲート型メモリセルを用い
たフラッシュＥＥＰＲＯＭの全体構成図である。

【図１１】従来のフラッシュＥＥＰＲＯＭにおける各動
作モードの説明図である。

【図１２】スタックトゲート型メモリセルにおける浮遊
ゲートＦＧの電位Ｖｆｇとセル電流値Ｉｄの特性を示す
図である。

【符号の説明】

２ 定電流電源 ３ 時間計数器 ４ クロック ５ 時定数の大きな回路 ６ 定電圧電源 １０１、２０１ メモリセル １３２ 制御コア回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲートＦＧと制御ゲートＣＧとソー
   スＳとドレインＤとチャネルＣＨとから成るメモリセル
   を有する不揮発性半導体メモリにおいて、 浮遊ゲートＦＧに記録されているデータを読み出す際、
   制御ゲートＣＧに電圧を印加し始めてから、前記メモリ
   セルが、実際にセル電流を流し始めるまでに要する時間
   を計数し、この計数値の大小によって記録データ値を判
   別することを特徴とした不揮発性半導体メモリ。
2. 【請求項２】 浮遊ゲートＦＧと制御ゲートＣＧとソー
   スＳとドレインＤとチャネルＣＨとから成るメモリセル
   を有する不揮発性半導体メモリにおいて、 浮遊ゲートＦＧに記録されているデータを読み出す際、
   参照セルの制御ゲートＣＧに電圧を印加し、この参照セ
   ルがセル電流を流し始めてから前記メモリセルがセル電
   流を流し始めるまでの時間を計数し、この計数値の大小
   によって記録データ値を判別することを特徴とした不揮
   発性半導体メモリ。
3. 【請求項３】 請求項１又は２に記載の不揮発性半導体
   メモリにおいて、前記浮遊ゲートＦＧに蓄積される電荷
   の量を制御することで、前記メモリセルに多値データを
   記録させ、データの読み出しの際には、定電流電源で制
   御ゲートＣＧに電圧を印加し、制御ゲートＣＧからのカ
   ップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御
   することを特徴とした不揮発性半導体メモリ。
4. 【請求項４】 請求項１又は２に記載の不揮発性半導体
   メモリにおいて、前記浮遊ゲートＦＧに蓄積される電荷
   の量を制御することで、前記メモリセルに多値データを
   記録させ、データの読み出しの際には、時定数が大きい
   回路を通して制御ゲートＣＧに電圧を印加し、制御ゲー
   トＣＧからのカップリングによって浮遊ゲートＦＧの電
   位Ｖｆｇを制御することを特徴とした不揮発性半導体メ
   モリ。
5. 【請求項５】 請求項３又は４に記載の不揮発性半導体
   メモリにおいて、定電流電源で制御ゲートＣＧに電圧を
   印加することに代えて、定電流源でドレインＤ又はソー
   スＳに電圧を印加し、ドレインＤ又はソースＳからのカ
   ップリングによって浮遊ゲートＦＧの電位Ｖｆｇを制御
   することを特徴とした不揮発性半導体メモリ。
6. 【請求項６】 請求項３又は４に記載の不揮発性半導体
   メモリにおいて、時定数が大きい回路を通して制御ゲー
   トＣＧに電圧を印加することに代えて、時定数が大きい
   回路を通してドレインＤ又はソースＳに電圧を印加し、
   ドレインＤ又はソースＳからのカップリングによって浮
   遊ゲートＦＧの電位Ｖｆｇを制御することを特徴とした
   不揮発性半導体メモリ。
7. 【請求項７】 請求項１乃至６のいずれか１項に記載の
   不揮発性半導体メモリにおいて、クロックによって時間
   を計数する時間計数器を有することを特徴とした不揮発
   性半導体メモリ。
8. 【請求項８】 請求項１乃至６のいずれか１項に記載の
   不揮発性半導体メモリにおいて、計数時間の大小によっ
   て記録データ値を判別する制御回路を設けたことを特徴
   とする不揮発性半導体メモリ。