JPH10123213A

JPH10123213A - 半導体集積回路

Info

Publication number: JPH10123213A
Application number: JP8275705A
Authority: JP
Inventors: Yuichiro Mio; 裕一郎三尾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-10-18
Filing date: 1996-10-18
Publication date: 1998-05-15

Abstract

(57)【要約】【課題】半導体集積回路の試験を、端子数が少ないＬ
ＳＩテスタで行うために、半導体集積回路の端子を選択
的に切り替え可能な構成とすると、切り替え制御のため
の回路や端子が必要となり、半導体集積回路の端子数が
増大し、かつ回路規模が大きくなる。【解決手段】半導体集積回路に備えられているＣＰＵ
１０につながる複数のポート１１，１２と、ＬＳＩテス
タに接続される複数の入出力端子４０〜４７と、これら
ポートと入出力端子との間に介挿されてこれらの間の接
続を選択的に切り替えるセレクタ２０と、設定された値
に基づいてセレクタ２０の切り替え状態を制御するレジ
スタ３０とを備える。レジスタ３０はリセット端子５０
により設定値が“１”のときに、ポート１１を入出力端
子４０〜４３に接続し、ＣＰＵ１０を通してレジスタ３
０の設定値が“０”とされたときにポート１２を入出力
端子４０〜４３に接続する。選択切り替えのための専用
の端子が不要であり、かつ回路規模を大きくすることな
く、端子数の少ないＬＳＩテスタでの試験が可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は多数の入出力端子を
備える論理集積回路構成の半導体集積回路に関し、特に
少ない端子数のＬＳＩテスタを用いて論理機能試験を容
易に実施することを可能とした半導体集積回路に関す
る。

【０００２】

【従来の技術】半導体集積回路の論理機能試験を行う場
合には、半導体集積回路に設けられている入出力端子を
ＬＳＩテスタに接続することが必要とされる。このた
め、近年における入出力端子数が増大された半導体集積
回路の試験を行う場合には、これに対応した端子数のＬ
ＳＩテスタを用意する必要があり、経済的に有効ではな
い。そこで、ＬＳＩテスタの端子数よりも端子数の多い
半導体集積回路の試験を可能とすべく、半導体集積回路
において入出力端子を切り替えるようにした半導体集積
回路が提案されている。例えば、図５は、試験端子を減
らした半導体集積回路の一例として、特開昭６１−１３
３８７４号公報に記載されたものである。

【０００３】この半導体集積回路では、試験入力端子１
１３と、試験出力端子６２３と、複数の信号入力端子６
１４〜６１６と、複数の信号出力端子６２４〜６２６
と、インバータ２段を帰還させることによりラッチする
構造を有し信号入力端子６１４〜１１６の各々に１個宛
接続させるラッチ回路６１７〜６１９と、これらのラッ
チ回路の各々に１個宛一方の端子で接続され他方の端子
が試験入力端子６１３に接続する入力アナログ・スイッ
チ６２０〜６２２と、信号出力端子６２４〜６２６に１
個宛一方の端子で接続され他方の端子が試験出力端子６
２３に接続する出力アナログ・スイッチ６２７〜６２９
と、一つのクロック信号７０１より入力側アナログ・ス
イッチの制御信号７０２〜７０４を順番に選択する手段
として入力選択信号発生器６０５と、一つのクロック信
号７０９により出力側アナログ・スイッチ６２７〜６２
９の制御信号７１０〜７１２を順番に選択して出力信号
を試験出力端子６２３に出力させる手段としての出力選
択信号発生器６０６とを含んだ構成とされる。

【０００４】また、この半導体集積回路は、良く知られ
ているスキャン・パス方式を採用しており、シフト制御
信号７０６をアクティブにし、シフト入力端子６０８か
らシフトクロック信号７０７に同期させてシフト入力信
号７０８を与えることにより、内部の順序回路をすべて
一連のシフトレジスタとして動作させるスキャン・パス
構成部６０４と、通常動作時に順序回路のデータ入力と
なる入力部組み合わせ論理回路６０２及び順序回路の出
力を論理演算する出力部組み合わせ論理回路６０３を備
えている。

【０００５】したがって、この半導体集積回路では、入
力選択信号発生器６０５は、クロック入力端子６０７か
らの入力選択クロック信号７０１の入力により、入力ア
ナログ・スイッチ６２０〜６２２の開閉を行う入力選択
信号７０２〜７０４を順番に選択する。入力アナログ・
スイッチ６２０〜６２２は、この入力選択信号７０２〜
７０４が選択された時、試験入力端子６１３に入力する
試験入力信号７０５を強制的にラッチ回路６１７〜６１
９に書き込む経路を作る。出力側も同様に、出力選択ク
ロック信号７０９によって出力選択信号発生器６０６か
ら出力選択信号７１０〜７１２の選択により出力アナロ
グ・スイッチ６２７〜６２９を制御して、試験出力端子
６２３に試験出力信号７１３を出力させる。このよう
に、順序回路の試験を単独に行えるとともに、順序回路
の状態設定が自由自在に行えるので、論理回路の試験が
効率的に実施できる。

【０００６】

【発明が解決しようとする課題】しかしながら、この半
導体集積回路は、入出力端子を選択するための動作を制
御するための信号用の端子として専用の端子６０７〜６
１０，６１２，６１３，６２３を設ける必要があるた
め、既存の端子に加えてこれらの端子が増加され、半導
体集積回路の構成が複雑化される。また、切り替えを行
うための専用の回路部が複数個必要であるために、半導
体集積回路の全体の回路規模も大きくなる。このよう
に、従来の半導体集積回路では、端子数が増大され、か
つ回路規模が大きくなるために、半導体集積回路の高集
積化、小型化の障害になるという問題が生じている。

【０００７】本発明の目的は、端子の数を増やすことな
く、また端子を切り替えるために必要とされる回路の増
大も最小限に抑えて、その論理機能試験を容易に実施可
能とした半導体集積回路を提供することにある。

【０００８】

【課題を解決するための手段】は、半導体集積回路に備
えられている内部回路につながる複数の信号端子と、外
部機器に接続される複数の入出力端子と、これら信号端
子と入出力端子との間に介挿されてこれら信号端子と入
出力端子との間の接続を選択的に切り替えるセレクタ
と、設定された値に基づいて前記セレクタの切り替え状
態を制御するレジスタとを備えており、前記レジスタは
半導体集積回路に設けられている既存の端子および前記
内部回路によりその設定値が変化設定可能に構成され
る。

【０００９】ここで、レジスタはリセット端子とＣＰＵ
に接続され、リセット端子からのリセット信号によりリ
セット値が設定され、ＣＰＵからのアドレス出力により
設定値が変化され、これらの設定値に基づく出力により
セレクタを切り替える構成とされる。あるいは、レジス
タはリセット端子と入出力端子の一部に接続され、リセ
ット端子からのリセット信号によりリセット値が設定さ
れ、入出力端子からの信号により所定の設定値に設定さ
れ、これらの設定値に基づく出力によりセレクタを切り
替える構成とされる。また、入出力端子の一部は、レジ
スタがリセット状態のときに内部回路に接続されない状
態にある入出力端子とされる。さらに、セレクタは、内
部回路につながる複数の信号端子と、複数の入出力端子
との間にそれぞれ介挿される複数個のスイッチ素子で構
成され、このスイッチ素子をレジスタからの出力により
選択的にオン，オフ動作させるように構成される。

【００１０】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。図１は本発明の第１の実施形
態の半導体集積回路の主要部のブロック構成図である。
半導体集積回路には、ＣＰＵ１０と、このＣＰＵ１０と
バスで接続される２つの汎用入出力ポート、ここでは前
記ＣＰＵ１０の８ビットのバスに対してそれぞれ４ビッ
トずつ接続される４ビット汎用入出力ポート１１，１２
と、これら入出力ポート１１，１２のそれぞれの端子に
接続されてこれら端子の接続状態を選択するためのセレ
クタ２０と、このセレクタ２０を制御するレジスタ３０
とを備えている。そして、前記セレクタ２０にそれぞれ
接続される４×２の入出力端子４０〜４３，４４〜４７
と、前記ＣＰＵ１０とレジスタ３０をリセットするため
の信号が入力されるリセット端子５０が設けられる。ま
た、前記レジスタ３０はＣＰＵ１０にもバスを介して接
続され、ＣＰＵ１０を通してデータが入力可能とされて
いる。

【００１１】図２は前記セレクタ２０の一例の回路図で
ある。セレクタ２０は、１６個のトランスファーゲート
２００〜２１５と、インバータ２１６によって構成され
ている。前記トランスファーゲート２００〜２１５は、
２つずつ組を成した２×８の構成とされ、各組において
はそれぞれの一方の端部が前記ＣＰＵ１０のバス側の各
端子に共通して接続される。また、各トランスファーゲ
ート２００〜２１５の他方の端部は、一方は端子４０〜
４３に接続され、他方は端子４４〜４７に接続されてい
る。さらに、前記インバータ２１６は前記レジスタ３０
の出力が入力されており、前記各組のトランスファーゲ
ートの制御端の一方はこのインバータ２１６の出力端に
接続されてレジスタ３０の出力の反転信号が入力され
る。また、他方はインバータ２１６の入力端側に接続さ
れており、前記レジスタ３０の出力がそのまま入力され
る。

【００１２】このセレクタ２０では、前記レジスタ３０
の出力が“０”の時は、トランスファーゲート２００，
２０３，２０４，２０７，２０８，２１１，２１２，２
１５に反転信号の“１”が入力されてこれらがオンとな
り、ポート１１と入出力端子４０〜４３、ポート１２と
入出力端子４４〜４７がそれぞれ接続状態とされる。ま
た、レジスタ３０の出力が“１”の時は、トランスファ
ーゲート２０１，２０２，２０５，２０６，２０９，２
１０，２１３，２１４にその出力がそのまま入力されて
これらがオンとなり、ポート１１と入出力端子４４〜４
７、ポート１２と入出力端子４０〜４４がそれぞれ接続
状態とされる。また、前記レジスタ３０は、リセット端
子５０を“１”にすることによってリセットされて初期
状態の“０”となる。

【００１３】以上の構成の半導体集積回路に対する、ポ
ート１１，ポート１２の論理機能試験の方法について説
明する。ここで、ＬＳＩテスタの端子はこの半導体集積
回路の入出力端子の数よりも少ないため、ここでは入出
力端子４０〜４３とリセット端子５０がＬＳＩテスタと
接続されているが、入出力端子４４〜４７はＬＳＩテス
タに接続されていないものとする。先ず、リセット端子
５０に“１”を入力し、ＣＰＵ１０，レジスタ３０を初
期化する。このレジスタ３０をリセットすることによ
り、レジスタ３０の値は“０”となり、図２に示したよ
うに入出力端子４０〜４３はポート１１と接続された状
態となる。したがって、入出力端子４０〜４３を通して
ポート１１の論理機能試験を行うことができる。ポート
１１の論理機能試験か終わったら、ＣＰＵ１０よりレジ
スタ３０のアドレスを出力して、レジスタ３０の値を
“１”に書き換える。これにより、ポート１１とポート
１２の入出力端子が入れ替わり、今度は入出力端子４０
〜４３はポート１２と接続された状態となり、入出力端
子４０〜４３を通してポート１２の論理機能試験を行う
ことができる。

【００１４】この第１の実施形態によれば、論理機能試
験を行う半導体集積回路の端子数よりも、ＬＳＩテスタ
の端子数が少ない場合でも、半導体集積回路の端子とＬ
ＳＩの端子接続を変更することなく、半導体集積回路の
内部での切り換え動作によって端子を入れ替えることに
よって、全入出力端子の論理機能試験を行うことができ
る。また、この場合、既存のリセット端子５０にリセッ
ト信号を入力してレジスタ３０をリセットし、かつＣＰ
Ｕ１０を通してレジスタ３０の値を書き替えるだけで、
セレクタ２０を動作させて前記した端子の切り替えが実
現できるため、切り換えを行うための端子を新たに設け
る必要もなく、端子数を増加させることもない。

【００１５】図３は本発明の第２の実施形態の半導体集
積回路の主要部のブロック構成図である。同図におい
て、第１の実施形態と等価な部分には同一符号を付して
あるが、本実施形態の半導体装置の構成が第１の実施形
態と異なる点は、レジスタ３０がＣＰＵ１０と接続され
ず、ポート１２と接続され、ポート１２を介して値の書
き替えが可能と構成されている点である。なお、セレク
タ２０の構成は図２に示したものと同じであるとする。

【００１６】図４は、本実施形態のレジスタ３０の回路
図であり、Ｄ─フリップフロップ３０１と、ＡＮＤ回路
３０２とで構成され、Ｄ−フリップフロップ３０１のＤ
端子にポート１２の一部の端子、ここでは入出力端子４
４が接続され、クロック端子にリセット端子５０が接続
されている。また、その出力とリセット端子５０はＡＮ
Ｄ回路３０２の入力とされ、その出力がセレクタ２０の
入力とされている。この構成では、リセット端子５０か
ら“１”が出力されている時（リセット状態）は、ＡＮ
Ｄ回路３０２の出力、すなわちレジスタ３０の出力が
“０”となる。したがって、図２に示したようにセレク
タ回路２０では、ポート１２は入出力端子４４〜４７と
接続される。この時、入出力端子４４からレジスタ３０
に書き込む値を入力して、リセット端子５０を“０”に
（リセットを解除）すると、入出力端子４４の値がポー
ト１２を通してレジスタ３０に入力され、Ｄ−フリップ
フロップ３０１の出力、すなわち入出力端子４４の値が
そのままＡＮＤ回路３０２、つまりレジスタ３０の出力
となる。

【００１７】この構成によれば、半導体集積回路に対す
る、ポート１１，ポート１２の論理機能試験時には、Ｌ
ＳＩテスタの端子はこの半導体集積回路の入出力端子の
数よりも少ないが、ここでは入出力端子４０〜４３とリ
セット端子５０に加えて入出力端子４４がＬＳＩテスタ
と接続されているものとする。ここで、リセット端子５
０に“１”を入力し、ＣＰＵ１０，レジスタ３０を初期
化する。このレジスタ３０をリセットすることにより、
レジスタ３０の値は“０”となり、入出力端子４０〜４
３はポート１１と接続された状態となり、入出力端子４
０〜４３を通してポート１１の論理機能試験を行うこと
ができる。ポート１１の論理機能試験か終わったら、リ
セット端子５０に“０”を入力し、かつ入出力端子４４
に“１”を入力する。これにより、レジスタ３０の値は
“１”となり、この値がセレクタ２０に入力されるた
め、ポート１１とポート１２の入出力端子が入れ替わ
り、今度は入出力端子４０〜４３はポート１２と接続さ
れた状態となり、入出力端子４０〜４３を通してポート
１２の論理機能試験を行うことができる。

【００１８】この第２の実施形態においても、論理機能
試験を行う半導体集積回路の端子数よりも、ＬＳＩテス
タの端子数が少ない場合でも、半導体集積回路の端子と
ＬＳＩの端子接続を変更することなく、半導体集積回路
の内部での切り換え動作によって端子を入れ替えること
によって、全入出力端子の論理機能試験を行うことがで
きる。また、この場合、既存のリセット端子５０にリセ
ット信号を入力してレジスタ３０をリセットし、かつＬ
ＳＩテスタに接続されていない入出力端子４４を通して
レジスタ３０の値を書き替えるだけで、セレクタ２０を
動作させて前記した端子の切り替えが実現できるため、
切り換えを行うための端子を新たに設ける必要もなく、
端子数を増加させることもない。また、レジスタ３０の
値を書き替える際に、ＣＰＵ１０から値を入力させる必
要がないため、アドレスデコーダ回路を削減することも
可能となる。

【００１９】なお、この第２の実施形態では、リセット
端子５０から“１”を入力しているときに入出力端子４
４から値を入力してレジスタ３０の値を設定している
が、例えばリセット端子以外の端子やレジスタ等の値で
ポート１２の入出力端子４４を入出力ポートとして使用
していないことが検出できれば、リセット端子を用いな
くてもよい。また、本発明においては、レジスタのビッ
ト数を増やして入出力端子の入れ替え方を３通り以上に
したり、リセット端子やクロック出力端子等汎用ポート
以外の端子を入れ替えることもできる。

【００２０】

【発明の効果】以上説明したように、本発明の半導体集
積回路は、内部回路につながる信号端子と、外部機器に
接続される入出力端子との間にセレクタを介挿し、かつ
その設定値に応じてこのセレクタにおいて前記信号端子
と入出力端子との接続を切り替える制御するレジスタを
備え、このレジスタの設定値を既存の端子から変更可能
とする構成を採用しているので、既存の端子を利用して
信号端子と入出力端子とを選択的に切り替えることがで
き、少ない端子数のＬＳＩテスタを用いての試験が実現
可能となる。したがって、試験専用の端子を設ける必要
がなく、しかも試験専用の回路部を多数設ける必要がな
く、これにより半導体集積回路の構成を簡略化でき、し
かも回路規模の増大も最小限に抑えて、端子数の少ない
ＬＳＩテスタでの論理機能試験を容易に実施できる半導
体集積回路を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の主要部の構成を示す
ブロック図である。

【図２】セレクタの内部構成を示す回路図である。

【図３】本発明の第２の実施形態の主要部の構成を示す
ブロック図である。

【図４】第２の実施形態のレジスタの構成を示す回路図
である。

【図５】従来の半導体集積回路の一例のブロック構成図
である。

【符号の説明】

１０ＣＰＵ１１，１２ポート２０セレクタ３０レジスタ４０〜４７入出力端子５０リセット端子２００〜２１５トランスファーゲート２１６インバータ３０１Ｄ−フリップフロップ３０２ＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】半導体集積回路に備えられている内部回
路につながる複数の信号端子と、外部機器に接続される
複数の入出力端子と、これら信号端子と入出力端子との
間に介挿されてこれら信号端子と入出力端子との間の接
続を選択的に切り替えるセレクタと、設定された値に基
づいて前記セレクタの切り替え状態を制御するレジスタ
とを備え、前記レジスタは半導体集積回路に設けられて
いる既存の端子および前記内部回路によりその設定値が
変化設定可能に構成されることを特徴とする半導体集積
回路。
【請求項２】レジスタはリセット端子とＣＰＵに接続
され、リセット端子からのリセット信号によりリセット
値が設定され、ＣＰＵからのアドレス出力により設定値
が変化され、これらの設定値に基づく出力によりセレク
タを切り替える請求項１の半導体集積回路。
【請求項３】レジスタはリセット端子と入出力端子の
一部に接続され、リセット端子からのリセット信号によ
りリセット値が設定され、入出力端子からの信号により
所定の設定値に設定され、これらの設定値に基づく出力
によりセレクタを切り替える請求項１の半導体集積回
路。
【請求項４】入出力端子の一部は、レジスタがリセッ
ト状態のときに内部回路に接続されない状態にある入出
力端子である請求項３の半導体集積回路。
【請求項５】セレクタは、内部回路につながる複数の
信号端子と、複数の入出力端子との間にそれぞれ介挿さ
れる複数個のスイッチ素子で構成され、このスイッチ素
子をレジスタからの出力により選択的にオン，オフ動作
させるように構成される請求項１ないし４のいずれかの
半導体集積回路。