JPH10123224A - 集積回路装置のテスト方法 - Google Patents
集積回路装置のテスト方法Info
- Publication number
- JPH10123224A JPH10123224A JP8282515A JP28251596A JPH10123224A JP H10123224 A JPH10123224 A JP H10123224A JP 8282515 A JP8282515 A JP 8282515A JP 28251596 A JP28251596 A JP 28251596A JP H10123224 A JPH10123224 A JP H10123224A
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- Japan
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- integrated circuit
- circuit device
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 入力データ毎に出力電圧を測定する必要があ
り、入力データが多ビットで構成されるような場合にテ
スト時間が長かった。 【解決手段】 集積回路装置に入力するデータのディジ
タル値を、クロックに同期して最小値から最大値、最大
値から最小値へ変化させるステップ１０１と、集積回路
装置から出力された三角波を測定するステップ１０２
と、集積回路装置から出力された三角波と集積回路装置
が良品である場合に出力される正常な出力データとを比
較し、測定された三角波に歪みがある場合に集積回路装
置は不良であると判断するステップ１０３とを備え、多
数のデータを入力する場合にも１回の出力波形の測定で
テストを行うことができる。
り、入力データが多ビットで構成されるような場合にテ
スト時間が長かった。 【解決手段】 集積回路装置に入力するデータのディジ
タル値を、クロックに同期して最小値から最大値、最大
値から最小値へ変化させるステップ１０１と、集積回路
装置から出力された三角波を測定するステップ１０２
と、集積回路装置から出力された三角波と集積回路装置
が良品である場合に出力される正常な出力データとを比
較し、測定された三角波に歪みがある場合に集積回路装
置は不良であると判断するステップ１０３とを備え、多
数のデータを入力する場合にも１回の出力波形の測定で
テストを行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路装置のテス
ト方法に関し、特にＩ2 Ｃ Ｂｕｓ（Inter Integrated
Circuit Bus）を有する装置をテストする方法に関す
る。
ト方法に関し、特にＩ2 Ｃ Ｂｕｓ（Inter Integrated
Circuit Bus）を有する装置をテストする方法に関す
る。
【０００２】
【従来の技術】図４に、Ｉ2 Ｃ Ｂｕｓを有する集積回
路装置１０の構成を示す。外部からクロックがクロック
入力端子ＳＣＬに入力され、このクロックに同期したタ
イミングでアドレスと書き込むべきデータ本体とを含む
シリアルデータがデータ入力端子ＳＤＡに入力される。
クロック及びシリアルデータはデコーダ１１に入力され
てデコードされた後、メモリ１２にシリアルデータが入
力されて書き込まれる。メモリ１２に書き込まれたデー
タはＤ／Ａ変換器１３に入力される。Ｄ／Ａ変換器１３
は図５に示されるような構成を備え、ディジタル信号と
してのデータを与えられてスイッチング素子Ｄ０〜Ｄ７
が開閉し、データ値に対応した電圧を持つアナログ信号
に変換して、データ出力端子ＯＵＴＰＵＴから出力す
る。
路装置１０の構成を示す。外部からクロックがクロック
入力端子ＳＣＬに入力され、このクロックに同期したタ
イミングでアドレスと書き込むべきデータ本体とを含む
シリアルデータがデータ入力端子ＳＤＡに入力される。
クロック及びシリアルデータはデコーダ１１に入力され
てデコードされた後、メモリ１２にシリアルデータが入
力されて書き込まれる。メモリ１２に書き込まれたデー
タはＤ／Ａ変換器１３に入力される。Ｄ／Ａ変換器１３
は図５に示されるような構成を備え、ディジタル信号と
してのデータを与えられてスイッチング素子Ｄ０〜Ｄ７
が開閉し、データ値に対応した電圧を持つアナログ信号
に変換して、データ出力端子ＯＵＴＰＵＴから出力す
る。
【０００３】このような集積回路装置において、メモリ
１２に正常な値の書き込み及び出力が可能か否かをテス
トする必要がある。従来は、例えば１データが１バイト
で構成される場合、図６に示されるように、ＨＥＸ０
０，０１，０２，…，７Ｆというデータをシリアルに入
力し、図７に示されるようにそれぞれの入力データ毎に
出力されたデータの電圧を測定していた。そして、得ら
れた測定結果を用いて、いわゆるビット抜けや桁上がり
等の問題が生じないか否かを判断していた。
１２に正常な値の書き込み及び出力が可能か否かをテス
トする必要がある。従来は、例えば１データが１バイト
で構成される場合、図６に示されるように、ＨＥＸ０
０，０１，０２，…，７Ｆというデータをシリアルに入
力し、図７に示されるようにそれぞれの入力データ毎に
出力されたデータの電圧を測定していた。そして、得ら
れた測定結果を用いて、いわゆるビット抜けや桁上がり
等の問題が生じないか否かを判断していた。
【０００４】
【発明が解決しようとする課題】しかし、上述したテス
ト方法では、各々の入力データ毎に出力データの電圧を
測定する必要があった。データが８ビットで構成される
場合は、２５６個のデータを入力し、２５６回出力デー
タの電圧測定を行わなければならなかった。このため、
従来のテストでは作業効率が悪いという問題があった。
ト方法では、各々の入力データ毎に出力データの電圧を
測定する必要があった。データが８ビットで構成される
場合は、２５６個のデータを入力し、２５６回出力デー
タの電圧測定を行わなければならなかった。このため、
従来のテストでは作業効率が悪いという問題があった。
【０００５】本発明は上記事情に鑑み、作業効率が向上
する集積回路装置のテスト方法を提供することを目的と
する。
する集積回路装置のテスト方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明は、ディジタル値
を有するデータを入力されて記憶し、前記ディジタル値
に対応するアナログ量を有するデータを出力する集積回
路装置のテスト方法であって、前記集積回路装置に入力
するデータのディジタル値を所定の速度で変化させるス
テップと、前記集積回路装置から出力されたデータのア
ナログ量を測定するステップと、前記集積回路装置から
出力されたデータと前記集積回路装置が良品である場合
に出力される正常な出力データとを比較し、差異がある
場合に前記集積回路装置は不良であると判断するステッ
プとを備えることを特徴としている。
を有するデータを入力されて記憶し、前記ディジタル値
に対応するアナログ量を有するデータを出力する集積回
路装置のテスト方法であって、前記集積回路装置に入力
するデータのディジタル値を所定の速度で変化させるス
テップと、前記集積回路装置から出力されたデータのア
ナログ量を測定するステップと、前記集積回路装置から
出力されたデータと前記集積回路装置が良品である場合
に出力される正常な出力データとを比較し、差異がある
場合に前記集積回路装置は不良であると判断するステッ
プとを備えることを特徴としている。
【０００７】このように、入力データのディジタル値を
所定の速度で変化させ、出力データのアナログ量を測定
して正常な出力データと比較することでテストを行うた
め、入力データが多数ある場合にも出力データの測定は
１回行えばよく、作業効率が向上する。
所定の速度で変化させ、出力データのアナログ量を測定
して正常な出力データと比較することでテストを行うた
め、入力データが多数ある場合にも出力データの測定は
１回行えばよく、作業効率が向上する。
【０００８】ここで、前記入力データのディジタル値を
所定の速度で変化させるステップは、前記集積回路装置
に入力するクロックに同期して、最小値から最大値に変
化させ、さらに最大値から最小値に変化させ、前記出力
データのアナログ量を測定するステップでは、三角波の
形状を有する前記出力データの測定を行い、前記出力デ
ータと前記正常な出力データとを比較するステップで
は、前記出力データの三角波の形状に歪みがある場合に
前記集積回路装置は不良であると判断するものであって
もよい。
所定の速度で変化させるステップは、前記集積回路装置
に入力するクロックに同期して、最小値から最大値に変
化させ、さらに最大値から最小値に変化させ、前記出力
データのアナログ量を測定するステップでは、三角波の
形状を有する前記出力データの測定を行い、前記出力デ
ータと前記正常な出力データとを比較するステップで
は、前記出力データの三角波の形状に歪みがある場合に
前記集積回路装置は不良であると判断するものであって
もよい。
【０００９】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１０】本実施の形態による集積回路装置のテスト
方法は、図１のフローチャートに示された手順に従って
行う。ステップ１０１として、集積回路装置１０のデー
タ入力端子ＳＤＡに入力するデータを、クロックに同期
したタイミングで、最小値から最大値まで順次値を増加
させていき、さらに最大値から最小値まで順次減少させ
ていく。データが８ビットで構成される場合は、ＨＥＸ
００，０１，０２，…，ＦＥ，ＦＦ，ＦＥ，…０２、０
１、００というように最小値から最大値、最大値から最
小値へと一定の速度で変化させる。
方法は、図１のフローチャートに示された手順に従って
行う。ステップ１０１として、集積回路装置１０のデー
タ入力端子ＳＤＡに入力するデータを、クロックに同期
したタイミングで、最小値から最大値まで順次値を増加
させていき、さらに最大値から最小値まで順次減少させ
ていく。データが８ビットで構成される場合は、ＨＥＸ
００，０１，０２，…，ＦＥ，ＦＦ，ＦＥ，…０２、０
１、００というように最小値から最大値、最大値から最
小値へと一定の速度で変化させる。
【００１１】このような値を持つデータをメモリ１２に
書き込み、読み出してＤ／Ａ変換器１３によりアナログ
信号に変換して出力すると、データ出力端子ＯＵＴＰＵ
Ｔからは三角波が観測される。ステップ１０２として、
この出力された三角波の電圧測定を行う。
書き込み、読み出してＤ／Ａ変換器１３によりアナログ
信号に変換して出力すると、データ出力端子ＯＵＴＰＵ
Ｔからは三角波が観測される。ステップ１０２として、
この出力された三角波の電圧測定を行う。
【００１２】ステップ１０３として、測定された三角波
に歪みがあるか否かを判断する。メモリ１２にデータが
正常に書き込まれて出力される場合は、図２（ａ）に示
されたように、正常な三角波２１が観測される。この測
定された三角波２１と、図２（ｂ）に示された本来出力
されるべき正常な三角波２２との差分をとると、図２
（ｃ）に示されたようにほぼ値は０となる。このような
場合は、ステップ１０４として当該装置は良品であると
判断する。
に歪みがあるか否かを判断する。メモリ１２にデータが
正常に書き込まれて出力される場合は、図２（ａ）に示
されたように、正常な三角波２１が観測される。この測
定された三角波２１と、図２（ｂ）に示された本来出力
されるべき正常な三角波２２との差分をとると、図２
（ｃ）に示されたようにほぼ値は０となる。このような
場合は、ステップ１０４として当該装置は良品であると
判断する。
【００１３】これに対し、メモリ１２が正常に動作しな
い場合、即ちビット抜けや桁上がり等の異常が発生した
場合は、図３（ａ）のように歪みのある三角波３１が観
測される。このような三角波３１と図３（ｂ）に示され
た正常な三角波３２との差分をとると、図３（ｃ）に示
されたように歪みに対応した値が検出される。このよう
な場合は、ステップ１０５として当該装置は不良品であ
ると判断する。
い場合、即ちビット抜けや桁上がり等の異常が発生した
場合は、図３（ａ）のように歪みのある三角波３１が観
測される。このような三角波３１と図３（ｂ）に示され
た正常な三角波３２との差分をとると、図３（ｃ）に示
されたように歪みに対応した値が検出される。このよう
な場合は、ステップ１０５として当該装置は不良品であ
ると判断する。
【００１４】このように、本実施の形態によれば、入力
データの値を順次増加及び減少させていき、本来出力さ
れるべき出力波形と測定された出力波形とを比較して良
否を判定する。このため、データが８ビット以上、例え
ば１６ビット、３２ビットというように多ビットで構成
されるような場合であっても、１回の出力データの測定
で良否を判断することができる。従って、１入力データ
毎に出力電圧を測定する必要があった従来の方法に比べ
て、テスト時間を大幅に減少させることができ、作業効
率が向上する。
データの値を順次増加及び減少させていき、本来出力さ
れるべき出力波形と測定された出力波形とを比較して良
否を判定する。このため、データが８ビット以上、例え
ば１６ビット、３２ビットというように多ビットで構成
されるような場合であっても、１回の出力データの測定
で良否を判断することができる。従って、１入力データ
毎に出力電圧を測定する必要があった従来の方法に比べ
て、テスト時間を大幅に減少させることができ、作業効
率が向上する。
【００１５】上述した実施の形態は一例であって、本発
明を限定するものではない。例えば、上記実施の形態で
は入力データの値を最小値から最大値まで増加させ、最
大値から最小値まで減少させて三角波を出力させている
が、入力データの変化はこれに限定されない。装置が正
常な場合に出力されるべきデータの波形と、装置が不良
である場合の出力データの波形との対比が可能なように
入力データを変化させるのであれば、いかなる手順で入
力データを変化させてもよい。例えば、上記実施の形態
とは逆に、入力データを最大値から最小値まで減少させ
た後、最小値から最大値まで増加させてもよい。
明を限定するものではない。例えば、上記実施の形態で
は入力データの値を最小値から最大値まで増加させ、最
大値から最小値まで減少させて三角波を出力させている
が、入力データの変化はこれに限定されない。装置が正
常な場合に出力されるべきデータの波形と、装置が不良
である場合の出力データの波形との対比が可能なように
入力データを変化させるのであれば、いかなる手順で入
力データを変化させてもよい。例えば、上記実施の形態
とは逆に、入力データを最大値から最小値まで減少させ
た後、最小値から最大値まで増加させてもよい。
【００１６】
【発明の効果】以上説明したように、本発明の集積回路
装置のテスト方法によれば、入力データの値を所定の速
度で変化させ、本来出力されるべき波形と観測された出
力波形とを比較して装置の良否を判断することにより、
入力データが多ビットで構成されるような場合であって
も１回の出力波形の測定で足りるので、作業効率が向上
する。
装置のテスト方法によれば、入力データの値を所定の速
度で変化させ、本来出力されるべき波形と観測された出
力波形とを比較して装置の良否を判断することにより、
入力データが多ビットで構成されるような場合であって
も１回の出力波形の測定で足りるので、作業効率が向上
する。
【図１】本発明の一実施の形態による集積回路装置のテ
スト方法の手順を示したフローチャート。
スト方法の手順を示したフローチャート。
【図２】同テスト方法によりテストされた装置が良品で
ある場合の出力波形を示した説明図。
ある場合の出力波形を示した説明図。
【図３】同テスト方法によりテストされた装置が不良品
である場合の出力波形を示した説明図。
である場合の出力波形を示した説明図。
【図４】本発明のテスト方法を適用することが可能なＩ
2 Ｃ Ｂｕｓを有する集積回路装置の構成を示したブロ
ック図。
2 Ｃ Ｂｕｓを有する集積回路装置の構成を示したブロ
ック図。
【図５】同集積回路装置におけるＤ／Ａ変換器の構成を
示した回路図。
示した回路図。
【図６】従来の集積回路装置のテスト方法を示した説明
図。
図。
【図７】同テスト方法において測定する出力波形を示し
た説明図。
た説明図。
１０ 集積回路装置 １１ デコーダ １２ メモリ １３ Ｄ／Ａ変換器
Claims (2)
- 【請求項１】ディジタル値を有するデータを入力されて
記憶し、前記ディジタル値に対応するアナログ量を有す
るデータを出力する集積回路装置のテスト方法におい
て、 前記集積回路装置に入力するデータのディジタル値を所
定の速度で変化させるステップと、 前記集積回路装置から出力されたデータのアナログ量を
測定するステップと、 前記集積回路装置から出力されたデータと前記集積回路
装置が良品である場合に出力される正常な出力データと
を比較し、差異がある場合に前記集積回路装置は不良で
あると判断するステップと、 を備えることを特徴とする集積回路装置のテスト方法。 - 【請求項２】前記入力データのディジタル値を所定の速
度で変化させるステップは、前記集積回路装置に入力す
るクロックに同期して、最小値から最大値に変化させ、
さらに最大値から最小値に変化させ、 前記出力データのアナログ量を測定するステップでは、
三角波の形状を有する前記出力データの測定を行い、 前記出力データと前記正常な出力データとを比較するス
テップでは、前記出力データの三角波の形状に歪みがあ
る場合に前記集積回路装置は不良であると判断すること
を特徴とする請求項１記載の集積回路装置のテスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8282515A JPH10123224A (ja) | 1996-10-24 | 1996-10-24 | 集積回路装置のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8282515A JPH10123224A (ja) | 1996-10-24 | 1996-10-24 | 集積回路装置のテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10123224A true JPH10123224A (ja) | 1998-05-15 |
Family
ID=17653462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8282515A Pending JPH10123224A (ja) | 1996-10-24 | 1996-10-24 | 集積回路装置のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10123224A (ja) |
-
1996
- 1996-10-24 JP JP8282515A patent/JPH10123224A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030304 |