JPH10124407A

JPH10124407A - フォールト・トレラント相互接続装置を有するコンピュータ・システム

Info

Publication number: JPH10124407A
Application number: JP9266553A
Authority: JP
Inventors: Sompong P Olarig; ソンポン・ピー・オラリグ
Original assignee: Compaq Computer Corp
Current assignee: Compaq Computer Corp
Priority date: 1996-09-30
Filing date: 1997-09-30
Publication date: 1998-05-15
Also published as: EP0836141B1; DE69717232T2; EP0836141A1; US5867645A; DE69717232D1

Abstract

(57)【要約】【課題】ＰＣＩバスを管理して効率的なエラー障害管
理を行う。【解決手段】第１のモードで動作可能な第１のグルー
プの電子デバイス２００−２、２００−３と、第１のモ
ード及び第２のモードの一方で動作可能な第２のグルー
プの電子デバイス２００−１、２００−６とからなり、
第２のグループの電子デバイスが、エラーを検出する検
出手段と、エラー信号に応答して付勢されて該電子デバ
イスに関連したモード状態を変化させるための信号を記
憶する状態レジスタ３２０とを含んでいる。また、電子
デバイスの間で通信するためのバス１０は、第１のグル
ープの伝送線と第２のグループの伝送線とを含んでい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バス・システムに
関し、更に詳しくは、コンピュータ・システムでの使用
に適したフォールト・トレラント（fault-tolerant）な
バス・システムに関する。

【０００２】

【従来の技術】システム・パフォーマンスの改善は、コ
ンピュータ・システムの分野でその開始時点から強力に
追求されてきた要求であり、極めて高い重要度を有し、
かつ非常に需要の大きなものである。そのためには、従
来においては、２つの方法、すなわり、機能サブシステ
ムのモジュール化と優れたバス設計とが特に効果的であ
った。これらの方法は共に、結果的にシステム・パフォ
ーマンスの改善をもたらしてきた。パーソナル・コンピ
ュータでは、特に、モジュール化により、プロセッサ・
ユニットと、オンボード・メモリと、遠距離通信、ディ
スク記憶及び映像の改善などの機能強化を提供する種々
の拡張カードが挿入される拡張スロットのホストとを有
する標準化マザーボードを生じることとなった。

【０００３】他方、コンピュータ・システムに対してパ
フォーマンスの規準を達成するという目標のために、バ
ス設計技術の進歩は、必然的なものであった。この技術
分野で広く知られているように、コンピュータ・システ
ムのバスは複数の導電性伝送線を有しており、それによ
り複数の電子デバイスを相互に接続してそれらのデバイ
スが相互に通信することができるようにしている。これ
らのバスは、アドレス情報、制御情報及びデータ等の情
報を、その設計が定める論理的態様で搬送する。この論
理的態様は、通常は、バス・プロトコルと称される。

【０００４】コンピュータ・システム・バスは、一般
に、プロセッサや周辺のコントローラなどのマスタ・デ
バイスと、メモリ要素やバス・トランシーバなどのスレ
ーブ・デバイスとを接続する。この技術分野では、スレ
ーブ・デバイスをターゲット・デバイスと称することも
一般的であり、従って、これらの２つの用語はこれ以降
は、相互に交換可能なものとして用いるものとする。一
般に、マスタ・デバイスは、それらが相互接続されてい
るバスを介しての情報転送を含むトランザクション（tr
ansaction）の開始側である。マスタ・デバイスは、バ
スの制御を取得するためのアービトレーション（仲裁：
arbitration）を行い、既知の技術の１つを用いてアー
ビトレーションの争点を解決するためのアービタ（仲裁
手段：arbiter）が備えられているのが一般的である。
他方、スレーブ・デバイスは、少なくとも１つのマスタ
・デバイスと共に、該マスタ・デバイスから受け取る制
御信号に応答して、動作するのが一般的である。

【０００５】広く知られているように、高パフォーマン
スのシステムでは、バスとの関係で、少なくとも２つの
設計上の目標がある。すなわち、情報のより高いスルー
プットと、フォールト・トレランス（fault toleranc
e）とである。前者の目標を達成するには、典型的に
は、２つのアプローチが存在する。すなわち、（i）バ
スの伝送速度を上昇させること、（ii）バスの幅を拡張
する、つまり、追加的の伝送線を設けること、である。
フォールト・トレランスとは、エラーによる負の影響
を、除去できないまでも最小化できるようにしたバス・
システムの特性として理解される。フォールト・トレラ
ンスは、また、データ伝送エラーや初期化の際のデバイ
スに関係する障害の検出などの事象の発生の間でも、非
拡張バス・コンプライアント・デバイスと拡張バス・コ
ンプライアント・デバイスとの両方と同時に動作可能で
ある拡張可能なバス・システムの能力を指すこともあ
る。バス・システムが動作不可能又は機能不全である
と、そのバス・システムがおかれているコンピュータ・
システムのクラッシュが生じる原因となるので、デバイ
スに関係する障害が初期化の際に検出されたり、データ
伝送の間にエラーが生じた場合であってもバス・システ
ムは継続して動作し続ける、という意味でフォールト・
トレラントであるバス・システムを備えることは、非常
に有益である。更に、コンピュータ・システムでは、シ
ステムの診断及びエラー回復管理の目的で、エラー発生
及び障害発生をモニタすることは有効である。従って、
効率的なエラーの報告方式もまた、システム・パフォー
マンスの改善に繋がる望ましい設計上の目標である。

【０００６】既存の高パフォーマンスのバスの１つとし
て、３２ビットの周辺機器相互接続（ＰＣＩ）バスがあ
る。広く知られているように、３２ビットのＰＣＩバス
は、６４ビットのデータ経路を与えるようにも拡張可能
であり、従って、３２ビット・コンプライアント・デバ
イスと６４ビット・コンプライアント・デバイスとの両
方を同時にサポートすることができる。従来型のＰＣＩ
バスは、例えば、高パフォーマンス、低コスト、使用の
容易さ、高い信頼性等の幾つかの利点を有している。

【０００７】

【発明が解決しようとする課題】このような利点にもか
かわらず、エラー報告及びエラー管理は、従来型の３２
ビットのＰＣＩバスではシステムに非常に依存している
ので、システム設計者が用いることができる選択肢が限
定されているとが知られている。例えば、その目標は、
基本的には、回復可能なエラーをハードウェア・レベル
で取り扱うことによりシステムのダウン時間を最小化す
ることである。他方、６４ビットのＰＣＩバスは、比較
的新しい開発にかかるものであるので、現時点では、効
率的なエラー報告とフォールト・トレラントな特性とを
エラー管理システムに組み合わせる解決策は、未だ知ら
れていない。

【０００８】

【課題を解決するための手段】本発明は、プロセッサ、
周辺機器及びメモリを相互に接続するフォールト・トレ
ラントな相互接続装置を有するコンピュータ・システム
において、（ａ）複数の電子デバイスであって、それぞ
れが第１のモードで動作可能である第１のグループの複
数の電子デバイスと、それぞれが前記第１のモードと第
２のモードとの一方で動作可能である第２のグループの
複数の電子デバイスとからなり、該第２のグループの電
子デバイスが、（i）エラーを検出する検出手段と、（i
i）前記第２のグループの電子デバイスのそれぞれに関
連したモード状態の変化を実現する状態手段であって、
前記検出手段によって提供される信号に応答して付勢可
能である状態手段とを含む、複数の電子デバイスを含む
コンピュータ・システムを提供することによって、上述
の問題点を、既存の技術のそれ以外の短所や欠点と共
に、解決する。

【０００９】本発明のコンピュータ・システムは、更
に、前記複数の電子デバイスの間に配置された複数の導
電性伝送線を含み、その間で電気信号を通信するバス構
造であって、前記複数の導電性伝送線は、第１のグルー
プの複数の導電性伝送線と第２のグループの複数の導電
性伝送線とを含む、バス構造を含む。本発明のある側面
では、前記状態手段は、状態レジスタを含み、前記状態
レジスタの内容は、前記検出手段によって提供される前
記信号に応答して変更可能であり、前記第１のモード
は、前記第１のグループの導電性伝送線を用いることを
含み、前記第２のモードは、前記第１のグループの導電
性伝送線と前記第２のグループの導電性伝送線とを同時
に用いることを含む。また、本発明の好適実施例では、
前記検出手段は、ビルト-イン-セルフ-テスト（built-i
n-self-test）を実現する手段を含み、前記第２のグル
ープの電子デバイスに属するあるデバイスがシステム初
期化の後で前記第２のモードで動作可能であるかどうか
を判断する。前記検出手段は、更に、パリティ・エラー
手段と、システム・エラー手段とを備えており、それぞ
れは、前記複数の導電性伝送線の１つに結合されてい
る。

【００１０】別の側面では、本発明は、拡張バス部分と
非拡張バス部分とを有するバス・システムを管理する方
法であって、前記バス・システムは、少なくとも１つの
拡張バス・コンプライアント・デバイス（extended-bus
-compliant device）と少なくとも１つの非拡張バス・
コンプライアント・デバイスとの間に配置され、前記拡
張バス・コンプライアント・デバイスは、状態レジスタ
と、ビルト-イン-セルフ-テストを実行し前記拡張バス
部分上のデータ伝送に関連するエラーを検出する手段と
を含む方法に関するものであり、この方法は、初期化の
際に、ビルト−イン−セルフ−テストを実行するステッ
プと、前記拡張バス・コンプライアント?デバイスを、
それが前記テストをパスした場合には、拡張バス・モー
ドで、そうでない場合には、非拡張バス・モードで動作
させるステップと、前記拡張バス・コンプライアント・
デバイスを、それが前記テストをパスしたと判断した後
でデータ伝送エラーが検出されるまで、前記拡張バス・
モードで継続的に動作させ、前記データ伝送エラーが検
出された時には、前記データ伝送エラーの発生をオペレ
ーティング・システムに報告し、前記拡張バス・コンプ
ライアント・デバイスを、前記非拡張バス・モードで動
作させるステップとを含む。

【００１１】

【発明の実施の態様】次に、図面を参照するが、図面で
は、同じ又は同様の構成要素には複数の図面に亘って同
一の参照番号を付している。また、図示されている種々
の構成要素は、必ずしも寸法通りではない。図１には、
ＰＣＩバス１０によって相互接続された複数の電子デバ
イスを有するコンピュータ・システム１００の例示的な
構成のブロック図が示されている。プロセッサ／メモリ
・サブシステム１２は、ＰＣＩバス１０に結合され、オ
ーディオ・ボード１４、ビデオ・ボード１６及びビデオ
・グラフィクス・コントローラ（図では、単に「グラフ
ィックス」）１８などの周辺機器も同様である。ビデオ
・グラフィクス・コントローラ１８は、モニタ２０に接
続され、モニタ２０に提供されるビデオ情報を制御す
る。

【００１２】更に図１を参照すると、ＰＣＩバス１０は
また、ＳＣＳＩコントローラ２２、ネットワーク・コン
トローラ２４、それに、例えばＩ／Ｏ２６などの入出力
装置などの追加的な周辺機器に接続されている。能力を
向上させるために、この例示的なコンピュータ・システ
ム１００は更に、拡張バス３０とＰＣＩバス１０との間
に電気的に配置されて、それらの間に通信経路を与える
拡張バス・ブリッジ２８（「バス間（bus-to-bus）ブリ
ッジ」としても知られている）を含む。更に、拡張バス
３０（例えば、ＥＩＳＡバスなどの任意の既知のバスで
よい）には、例えば、Ｉ／Ｏ３２及びＩ／Ｏ３４等の複
数の入出力ボードが与えられている。

【００１３】更に図１を参照すると、プロセッサ／メモ
リ・サブシステム１２は、ＰＣＩバス１０を介して、例
えば、メモリ又はそれに関連するＩ／Ｏアドレス空間内
にマッピングされているＳＣＳＩコントローラ２２など
の任意の周辺装置に、直接にアクセスできる。この技術
分野で知られているように、ＰＣＩバス１０に接続され
ている複数のデバイスは、３つのクラス、すなわち、マ
スタ、スレーブ、及びマスタとスレーブとの組合せの中
の任意の１つである。これらすべての要素がＰＣＩの仕
様とコンプライアントである限度で、ＰＣＩバス１０
は、「接着剤」（glue）となるようなロジックが不要
な、本質的に「非常に大きなスケール」の相互接続とな
る。

【００１４】図２は、３２ビット・モード動作か、拡張
された６４ビット・モード動作かのどちらかでのＰＣＩ
バス１０（図１）と共に用いるように構成されたＰＣＩ
コンプライアント・デバイス２００（以下では、同義語
的に、「エージェント」とも称される）に付随する信号
ピンとラベルとを示している。この技術分野で既知であ
るように、ＰＣＩバス１０には、スレーブのみのデバイ
スに対しては、３２ビット・モードの動作のために、最
小で４５の信号ピンが必要であるし、マスタのみ又はマ
スタ・スレーブ・デバイスが、データ及びアドレシン
グ、インターフェース制御、アービトレーション及びシ
ステム機能を扱うためには、４７の信号ピンが必要とな
る。オプショナルなエラー報告のためには、２つの追加
的な信号ピンＰＥＲＲ＃及びＳＥＲＲ＃が必要となる。
拡張されたバス幅を入手可能であれば、ＰＣＩバス１０
は、例えばＰＣＩコンプライアント・デバイス２００の
ような、該拡張されたバス幅を要求するデバイスに、追
加的なデータ帯域幅を与える。６４ビットのデバイスに
対する高いすなわち上位（upper）の３２ビットの拡張
部分は、更に、ＲＥＱ６４＃、ＡＣＫ６４＃、ＡＤ｛６
３：：３２｝、Ｃ／ＢＥ＃｛７：：４｝それにＰＡＲ６
４などの、３９の信号ピンを必要とする。

【００１５】図２に示されている信号ピンは、２つの広
い機能上のグループに分けできる。すなわち、このＰＣ
Ｉコンプライアント・デバイス２００の左側に示されて
いる必要な信号ピンと、右側のオプショナルな拡張信号
ピンとにグループ分けできる。これらの信号ピンを説明
する際に用いられる信号に関する記号（convention）を
定義しておくことが役立つだろう。以下では、信号の選
択された部分集合（サブセット）を、より詳細に説明す
る。これらの信号及びそれ以外の信号に関する更なる情
報は、「周辺要素相互接続（ＰＣＩ）仕様」（Peripher
al Component Interconnect Specification）の１９９
５年６月１日の改訂版２．１に記載されている。この文
献を本願で援用する。これらの定義は、本発明が教示す
る内容をより完全に理解するのに有用である。

【００１６】次に、信号に関する記号を述べる。

【００１７】１．信号名の最後の＃の記号は、この信号
が、ローのときにアクティブであることを示している。
すなわち、この信号は、信号線上の電圧が低い電圧レベ
ルにあるときにアサートされる。この記号が存在しない
場合には、その信号は、ハイのときにアクティブであ
る。

【００１８】２．（in）の記号は、信号が標準的な入力
のみの信号であることを示している。

【００１９】３．（out）の記号は、信号がトーテムポ
ール型の出力である、すなわち、標準的なアクティブ駆
動される信号であることを示している。

【００２０】４．（t/s）の記号は、３状態（tri-stat
e）信号、すなわち、３状態で双方向の入出力信号であ
ることを示している。

【００２１】５．（s/t/s）の記号は、維持された（sus
tained）３状態信号を示す。すなわち、アクティブ・ロ
ーの３状態信号は、一度に１つのデバイスによって所有
され駆動される。（s/t/s）信号をローに駆動するデバ
イスは、それをフローティング状態にする前に、少なく
とも１クロック周期の間、それをハイにする。

【００２２】６．（o/d）の記号は、複数のデバイスが
ワイヤＯＲとして共有することを可能にするオープン・
ドレイン信号を表す。別のエージェントが駆動するま
で、非アクティブ（不活性状態）を維持するために、プ
ルアップが要求される。

【００２３】更に図２を参照して、ＰＣＩコンプライア
ント・デバイス２００に与えられる信号の部分集合につ
いて、次に説明する。１．ＣＬＫ（in) ＣＬＫ（クロック）信号は、例えば、ＰＣＩコンプライ
アント・デバイス２００などのＰＣＩコンプライアント
・デバイスすべてへの入力信号であり、ＰＣＩバス１０
（図１）上のすべてのトランザクションに、時間基準
（time base）を提供する。２．ＡＤ{31::00}(t/s) ＡＤ（アドレス及びデータ）信号は、ＰＣＩバス１０の
同じトランザクション・ライン上で多重化される。トラ
ンザクションの第１のクロック・サイクルの間に、ＡＤ
信号は３２ビットのデバイス・アドレスを含む。それに
続くクロック・サイクルの間に、ＡＤ信号は４バイトま
でのデータを含むことができる。３．ＦＲＡＭＥ＃(s/t/s) ＦＲＡＭＥ＃（サイクル・フレーム）信号は、現在のマ
スタ・デバイスによって駆動され、アクセスの開始及び
継続時間を示す。ＦＲＡＭＥ＃は、アサートされると、
バス・トランザクションが開始していることを示す。Ｆ
ＲＡＭＥ＃信号がアサートされている限りは、情報転送
は継続する。ＦＲＡＭＥ＃は、トランザクションがその
最終のフェーズにあるときには、デアサートされる。

【００２４】４．ＴＲＤＹ(s/t/s) ＴＲＤＹ＃（ターゲット準備完了）信号は、バス・トラ
ンザクションの現在のデータ・フェーズを終了させるタ
ーゲット・デバイスの能力を示す。ＴＲＤＹ＃信号は、
次に説明するＩＲＤＹ＃信号と共に用いられる。データ
・フェーズは、ＴＲＤＹ＃とＩＲＤＹ＃との両方の信号
がアサートされる任意のクロック・サイクルの立上エッ
ジで終了する。読み出し動作の間には、ＴＲＤＹ＃は、
ＡＤ信号線上に有効なデータが存在していることを示
す。書き込み動作の間には、ＴＲＤＹ＃信号は、ターゲ
ット・デバイスがデータを受け入れる準備が完了してい
ることを示す。１又は複数の待機サイクルは、ＩＲＤＹ
＃とＴＲＤＹ＃との両方の信号が同期してアサートされ
るまでインサートすることができる。５．ＩＲＤＹ(s/t/s) ＩＲＤＹ＃（イニシエータ準備完了）信号は、開始側の
デバイス（すなわち、マスタ・デバイス）のトランザク
ションの現在のデータ・フェーズを終了させる能力を示
す。既に述べたように、ＩＲＤＹ＃信号は、ＴＲＤＹ＃
信号と共に用いられる。データ・フェーズは、ＩＲＤＹ
＃とＴＲＤＹ＃との両方の信号がアサートされるとき
に、任意のクロック・サイクル上で終了する。書き込み
動作の間は、ＩＲＤＹ＃信号は、ＡＤ信号線上に有効な
データが存在していることを示す。読み出し動作の間に
は、ＩＲＤＹ＃信号は、マスタ・デバイスがデータを受
け入れる準備が完了していることを示す。１又は複数の
待機サイクルは、ＩＲＤＹ＃とＴＲＤＹ＃との両方の信
号が同期してアサートされるまで、インサートすること
ができる。

【００２５】６．ＤＥＶＳＥＬ＃(s/t/s) ＤＥＶＳＥＬ＃（デバイス選択）信号は、アクティブに
駆動されたときには、駆動側のデバイスはそのアドレス
を現在のバス・トランザクションに対するターゲット・
デバイスとしてデコードされていることを示す。入力に
おいて、ＤＥＶＳＥＬ＃信号は、バス上のどれかのデバ
イスが選択されているかを示す。７．ＲＥＱ＃(t/s) ＲＥＱ＃（リクエスト）信号は、マスタ・デバイスによ
ってアサートされ、中央バス・アービタに、デバイスが
バスの制御を獲得することを望んでいることを示す。Ｒ
ＥＱ＃信号は、ポイント間（point-to-point）の信号で
あり、マスタ・デバイスとマスタ・スレーブ・デバイス
とのすべてが、アービタとのそれ自身のＲＥＱ＃信号接
続を有している。８．ＧＮＴ＃(t/s) ＧＮＴ＃（許可すなわちグラント）信号は、マスタ・デ
バイスに、バスへのアクセスがアービタによって付与さ
れたことを示す。ＲＥＱ＃信号のように、ＧＮＴ＃はポ
イント間の信号であるので、マスタ・デバイスとマスタ
・スレーブ・デバイスとのすべてが、アービタへの自身
のＧＮＴ＃信号接続を有している。

【００２６】９．ＲＥＱ６４＃(s/t/s) ＲＥＱ６４＃（６４ビット転送リクエスト）信号は、６
４ビットのスレーブ・デバイスと６４ビットのバス・ト
ランザクションを交渉することを望んでいるマスタ・デ
バイスによって、アサートされる。この信号をアクティ
ブに駆動することによって、現在のバス・マスタは、６
４ビットを用いてのデータ転送の希望を示す。ＲＥＱ６
４＃信号は、システム・リセットの間に用いられ、６４
ビットのデータ経路に接続されているエージェントと接
続されていないエージェントとを区別する。中央のリソ
ースが、ＲＳＴ＃（リセット）信号がアサートされてい
る間は、ＲＥＱ６４＃をローに駆動する。リセットの間
にアサートされたＲＥＱ６４＃をサンプリングすること
ができるエージェントは、６４ビットのデータ経路に接
続され、ＲＥＱ６４＃のアサートをサンプリングしない
エージェントは、接続されていない。１０．ＡＣＫ６４＃(s/t/s) ＡＣＫ６４＃（６４ビットの転送を肯定応答）信号は、
そのアドレスを現在のバス・トランザクションのターゲ
ットとして肯定的にデコードしたエージェントによって
アクティブに駆動されるときには、このターゲットは、
６４ビットを用いてデータを転送する準備があることを
示す。ＡＣＫ６４＃は、ＤＥＶＳＥＬ＃信号と同じタイ
ミングを有する。

【００２７】１１．Ｃ／ＢＥ＃{3::0}(t/s) Ｃ／ＢＥ＃（コマンド及びバイト・イネーブル）信号
は、ＰＣＩバス１０の同じ信号トランザクション線上で
多重化される。バス・トランザクションのアドレス・フ
ェーズの間に、Ｃ／ＢＥ＃信号は、バス・コマンドを定
義する。他方、トランザクションのデータ・フェーズの
間に、これらの信号は、３２（すなわち、４バイトま
で）のＡＤ信号に対する「バイト・イネーブル」として
用いられる。バイト・イネーブルは、ＡＤ信号線のどの
バイトの「レーン（経路）」が、すなわち、８ビット幅
の伝送線が、正当なデータを搬送するのかを決定する。
例えば、Ｃ／ＢＥ＃｛０｝信号が、４バイトのＡＤ信号
のバイト０に印加され、アサートされる場合には、有効
なバイト・データがラインＡＤ＃｛７：：０｝上に存在
することを示す。

【００２８】１２．Ｃ／ＢＥ＃{7::4}(t/s) ハイである（すなわち、上位の）Ｃ／ＢＥ＃（コマンド
及びバイト・イネーブル）信号は、６４ビットの拡張に
用いられ、ＰＣＩバス１０の同じ伝送線上で多重化され
る。ＲＥＱ６４＃がアサートされているアドレス・フェ
ーズの間には、予め定義されたコマンドがＣ／ＢＥ＃
｛７：：４｝上を転送され、そうでない場合には、これ
らのビットは保存され不確定となる。データ・フェーズ
の間には、これらのビットは、バイト・イネーブルとし
て機能し、ＲＥＱ６４＃とＡＣＫ６４＃とが共にアサー
トされるときに、６４ビットの拡張された部分における
どのバイト・レーンが有効なデータを搬送するかを示
す。例えば、Ｃ／ＢＥ＃｛７｝は、ＡＤ｛６３：：５
６｝上に存在するバイト７のデータに印加される。１３．ＡＤ{63::32}(t/s) 上位のＡＤ（アドレス及びデータ）信号は、ＰＣＩバス
１０の同じ伝送線の上で多重化される。アドレス・フェ
ーズの間は、ＲＥＱ６４＃がアサートされデュアル・ア
ドレス・サイクル（ＤＡＣ）が用いられるときには、６
４ビット・アドレスの上位の３２ビットが転送され、そ
うでないときには、これらのビットは将来の使用のため
に保存される。データ・フェーズの間は、追加的な３２
ビットのデータは、ＲＥＱ６４＃とＡＣＫ６４＃とが共
にアサートされるときに、転送される。

【００２９】１４．ＰＡＲ６４(t/s) ＰＡＲ６４（上位パリティ）信号は、上位のＡＤ及びＣ
／ＢＥ＃ラインを保護する偶数パリティ・ビットであ
る。ＰＡＲ６４は、ＲＥＱ６４＃がアサートされＤＡＣ
コマンドがＣ／ＢＥ＃｛３：：０｝上で指示される当初
のアドレス・フェーズの後の１クロックの間、有効であ
る。ＰＡＲ６４はまた、ＲＥＱ６４＃がアサートされる
ＤＡＣコマンドの第２のアドレス・フェーズの後の１ク
ロックの間も有効である。ＰＡＲ６４＃は、ＲＥＱ６４
＃とＡＣＫ６４＃が共にアサートされるデータ・フェー
ズの間と、ＩＲＤＹ＃が書き込みトランザクション上で
アサートされるか又はＴＲＤＹ＃が読み出しトランザク
ション上でアサートされた後の１クロックの間に、安定
的であり有効である。ＰＡＲ６４は、一旦有効になる
と、データ・フェーズの終了の後の１クロックの間、有
効であり続ける。

【００３０】１５．ＰＥＲＲ＃(s/t/s) ＰＥＲＲ＃（パリティ・エラー）信号は、特別サイクル
・コマンド以外のすべてのバス・トランザクションの間
にデータ・パリティ・エラーを報告するためだけに用い
られる。ＰＥＲＲ＃信号ピンは、３状態に保持され、デ
ータ・パリティ・エラーが検出されたデータの後の２ク
ロック周期後に、データを受け取るエージェントによっ
て、アクティブに駆動される。エージェントは、ＤＥＶ
ＳＥＬ＃を（ターゲットに対して）アサートすることに
よってアクセスを請求しデータ・フェーズを終了する
か、又は現在のバス・トランザクションのマスタとなる
まで、ＰＥＲＲ＃を報告できない。１６．ＳＥＲＲ＃(o/d) ＳＥＲＲ＃（システム・エラー）信号は、アドレス・パ
リティ・エラー、特別サイクル・コマンドの間に生じる
データ・パリティ・エラー、又は破滅的な結論が生じる
可能性のある任意の他のシステム・エラーを報告するた
めのものである。ＳＥＲＲ＃は、純粋なオープン・ドレ
インであり、エラーを報告しているエージェントによっ
て、単一のバス・クロック周期の間にアクティブに駆動
される。ＳＥＲＲ＃をオペレーティング・システムに報
告するエージェントは、ＳＥＲＲ＃がアサートされてサ
ンプリングされるときには常に報告を行う。

【００３１】次に図１及び図２の両方を参照しながら、
ＰＣＩバス１０に関する基本的なバス・トランザクショ
ン制御について、説明する。後に明らかになるように、
この説明は、６４ビットのＰＣＩコンプライアント・デ
バイスとの拡張バス（すなわち、６４ビット）トランザ
クションを含むＰＣＩバス１０のフォールト・トレラン
ト動作に関係する本発明の教示を理解する際に、有益で
ある。アクセス・レイテンシ（latency）を最小にする
ために、ＰＣＩバス１０の仕様では、時間スロット・ベ
ースではなくアクセス・ベースであるバス・トランザク
ションに対しては、アービトレーション・アプローチを
用いる。従って、マスタ・デバイスは、バス・トランザ
クションを実現するために、ＰＣＩバス１０へのアクセ
スそれぞれに対して、アービトレーションを行わなけれ
ばならない。

【００３２】本発明によれば、好ましくは、中央アービ
トレーション方式が用いられ、それぞれのマスタ・デバ
イスは、それ自身のＲＥＱ＃信号線とＧＮＴ＃信号線と
が中央アービタ３１０（図３）に接続されている。中央
アービタ３１０とマスタ・デバイスとの間での単純な要
求（リクエスト）許可ハンドシェークが、ＰＣＩバス１
０へのアクセスを取得するために用いられる。しかし、
当業者であれば、中央アービタ３１０によって、例え
ば、プライオリティ（優先権）、回転プライオリティ
（ラウンド・ロビン）、「フェア（fair）」（公平）な
どの、任意のアービトレーション・アルゴリズムが実現
できることを理解するはずである。好ましくは、バス・
アービトレーションが、先のすなわちそれ以前のアクセ
スの間に生じ、それによって、実現されたアービトレー
ション・アルゴリズムの実行によって、バス・サイクル
は全く消費されないようになる。

【００３３】アービトレーションを開始するためには、
マスタ・デバイスは、中央アービタ（図３）が電気的に
結合されているマスタ・デバイスのＲＥＱ＃信号をアサ
ートする。中央アービタ３１０は、マスタ・デバイスが
ＰＣＩバス１０を用いていると判断すると、そのマスタ
・デバイスに関連するＧＮＴ＃信号をアサートする。中
央アービタ３１０は任意のクロックでのデバイスのＧＮ
Ｔ＃信号をデアサートすることができるので、そのＧＮ
Ｔ＃信号が中央アービタ３１０によってアサートされる
マスタ・デバイスは、そのＧＮＴ＃がバス・トランザク
ションを開始することを望んでいるときに、クロック・
エッジ上でアサートされることを確実にしなければなら
ない。ＧＮＴ＃信号のアサートによって、通常は、１つ
のトランザクションのためのＰＣＩバス１０へのデバイ
ス・アクセスが許可される。デバイスは、さらに１回の
アクセスを望む場合には、そのＲＥＱ＃信号を継続的に
アサートし続けなければならない。ＲＥＱ＃信号がデア
サートされる場合には、中央アービタ３１０は、デバイ
スがバスの使用をもはや要求せず、そしてデバイスのＧ
ＮＴ＃信号をデアサートし得ることを意味するものとし
て解釈する。

【００３４】バスの所有権がマスタ・デバイスに一旦付
与されると、ＦＲＡＭＥ＃信号がマスタ・デバイスによ
ってアサートされ、トランザクションの開始を指示す
る。ＦＲＡＭＥ＃信号がアサートされるＣＬＫ信号の第
１の立上エッジにより、アドレス・フェーズを開始し、
アドレス及びバス・コマンド・コード信号が、そのクロ
ック・エッジにおいて、ＡＤ＃及びＣ／ＢＥ＃信号線上
でアサートされる。次のクロック・エッジにより、１又
は複数のデータ・フェーズの最初のものを開始するが、
その間に、データは、ＡＤ＃｛３１：：０｝信号によっ
てマスタ・デバイスとターゲット・デバイスとの間で転
送され、該転送は、ＩＲＤＹ＃とＴＲＤＹ＃との両方の
信号がマスタ・デバイスとターゲット・デバイスとによ
ってアサートされるそれぞれのクロック・エッジにおい
て実行される。上述のように、１又は複数の待機サイク
ルを、マスタ・デバイスとターゲット・デバイスとのど
ちらかによって、データ・フェーズ中へ、ＩＲＤＹ＃及
びＴＲＤＹ＃信号を用いて挿入することができる。

【００３５】マスタ・デバイスがただ１つの追加的なデ
ータ転送（ある場合には、アドレス・フェーズの直後で
あり得る）を完了しようとするときには、ＦＲＡＭＥ＃
信号がデアサートされ、ＩＲＤＹ＃信号がアサートされ
てマスタ・デバイスの準備ができていることを示す。Ｔ
ＲＤＹ＃信号のアサートにより、ターゲット・デバイス
は、最終的なデータ転送の終了を指示する。その後で、
ＰＣＩバス１０を介してのマスタ・デバイスとターゲッ
ト・デバイスとの関係は、ＦＲＡＭＥ＃及びＩＲＤＹ＃
の両方の信号がデアサートされているアイドル状態に戻
る。

【００３６】図３には、例示的な相互接続装置３００の
ブロック図が示されており、複数のデバイスの間に配置
されたＰＣＩバス１０を含んでいる。ＰＣＩバス１０に
は、既に詳細に説明したバス・アービトレーション・プ
ロトコルを管理する中央アービタ３１０が接続されてい
る。ＰＣＩバス１０の端部１２０及び１２５は、終端が
なされているようには示されいないが、当業者であれ
ば、本発明は、端部１２０及び１２５において、どのよ
うな終端方式が用いられているかとは無関係に実現でき
ることを理解するはずである。

【００３７】更に図３には、ＰＣＩバス１０に接続され
ている複数のＰＣＩコンプライアント・デバイスが示さ
れており、該デバイスは、例えば、６４ビットのマスタ
・デバイス２００−１や６４ビットのスレーブすなわち
ターゲット・デバイス２００−６である、第１のグルー
プの複数の６４ビット・コンプライアント・デバイス
と、例えば、３２ビットのマスタ・デバイス２００−２
や３２ビットのスレーブすなわちターゲット・デバイス
２００−３である、第２のグループの複数の６４ビット
・コンプライアント・デバイスとを含む。更に、既に述
べたように、ＰＣＩバス１０は、また、例えば、６４ビ
ットのマスタ・スレーブ・デバイス２００−４や３２ビ
ットのマスタ・スレーブ・デバイス２００−５であるマ
スタ・スレーブ組合せデバイスにも接続されている。図
３に示されている複数のＰＣＩコンプライアント・デバ
イスは、図２との関係で既に説明した適切な信号ピンを
含む。更に、本発明の開示内容によれば、例えば、６４
ビットのマスタ２００−１、６４ビットのスレーブ２０
０−６、６４ビットのマスタ・スレーブ２００−４など
の６４ビット・デバイスに、状態レジスタ（ＳＲ）３２
０が備えられている。本発明の開示内容に更に従えば、
ＳＲ３２０の内容は、それが関連している６４ビット・
デバイスの動作モードに対応する。本発明の好適実施例
によれば、状態レジスタ３２０は、２進数１か０かのど
ちらかを本発明の開示内容に従って記憶する１ビットの
レジスタである。

【００３８】この技術分野で知られているように、３２
ビットのエージェントと６４ビットのエージェントとが
共に、ＰＣＩバス１０上に共存し、それによって、６４
ビットのトランザクションが交渉（ネゴシエート）され
ない場合に、３２ビット・モードにデフォルトである６
４ビットのエージェントにとっては、６４ビットのトラ
ンザクションが３２ビットのエージェントに完全に透過
的（transparent）となる。本発明によれば、ＰＣＩバ
ス１０上の６４ビットのトランザクションは、トランザ
クションごとに１回、例えば、６４ビットのマスタ・デ
バイス２００−１であるマスタと、例えば、６４ビット
のターゲット・デバイス２００−６との間で、動的に交
渉される。これは、マスタ・デバイス２００−１がＲＥ
Ｑ６４＃をアサートし、このアサートに応答してターゲ
ット２００−６がＡＣＫ６４＃をアサートすることによ
って、達成される。６４ビットのトランザクションの交
渉が成立すれば、トランザクションの終了まで有効であ
ることが好ましい。従って、ターゲット２００−６のＡ
ＣＫ６４＃信号は、例えば６４ビットのマスタ２００−
１である対応するマスタのＲＥＱ６４♯信号が、同じト
ランザクションの間にサンプリングされてアサートされ
るまで、アサートされてはならない。６４ビット・エー
ジェントのＲＥＱ６４＃及びＡＣＫ６４＃信号は、外部
的にプルアップされ、バス・システム３００などのバス
・システムにおいて、３２ビットのエージェントと６４
ビットのエージェントとが組み合わされるときに、適切
な行動を保証する。

【００３９】典型的には、システム・リセットの後に、
中央リソース／アービタ３１０は、６４ビットのマスタ
２００−１等である６４ビット・エージェントに接続さ
れたＲＥＱ６４＃信号線の状態を制御して、そのエージ
ェントに、例えばＰＣＩバス１０である拡張された６４
ビットのバスに接続されていることを知らせる。ＲＳＴ
＃がデアサートされているときにＲＥＱ６４＃がアサー
トされると、エージェントは、６４ビット・バスに接続
される。ＲＳＴ＃がデアサートされているときにＲＥＱ
６４＃がデアサートされると、エージェントは、６４ビ
ット・バスに接続されない。

【００４０】図２を参照して述べたように、ＰＥＲＲ＃
信号ピンは、通常は、現在のマスタとそのターゲットと
の間のデータ伝送動作の間に生じる可能性があるデータ
・パリティ・エラーを報告するのに用いられる。このエ
ラーは、最も低いレベルにおいて（例えば、ハードウェ
ア・レベルで）回復可能であることが容易に理解でき
る。このエラーが回復可能でない場合には、このエラー
を、少なくとも、ＰＣＩバス１０が用いられているコン
ピュータ・システム１００（図１）に関連するオペレー
ティング・システムに報告することが好ましい。当業者
であれば容易に理解するように、エラーの報告は、既存
の３２ビットのＰＣＩバスに関しては、システムに高度
に依存しており、従って、システム設計者が利用できる
適切な選択肢を制約している。更に、既に述べたよう
に、６４ビット・デバイスと３２ビット・デバイスとを
同じＰＣＩバス上で融合することによって、データ伝送
エラーが受け入れ不可能なシステム・クラッシュを生じ
させることのないような、頑強なエラー管理方式が要求
される。

【００４１】更に図３を参照すると、本発明の開示内容
に従う、それぞれの６４ビット・エージェントには、頑
強なエラー管理の目的での状態レジスタ３２０が備えら
れる。以下で説明するように、この状態レジスタ３２０
は、万が一、データ伝送エラー又はデバイスに関連する
困難な障害が生じた場合でも、クラッシュに影響を受け
ないコンピュータ・システム１００（図１）等のコンピ
ュータ・システムを提供する際に、効果的に用いること
ができる。図３、図４及び図５を組み合わせて、ＰＣＩ
バス１０とそれに関連するデータ・エラーとを管理する
本発明による好適な管理方法を説明する。

【００４２】図４及び図５を特に参照すると、本発明に
よる好適なエラー管理方法の各ステップのフローチャー
トが示されている。システムの初期化すなわちリセット
・ステップ４０５の後、ＰＣＩデバイス２００（図２）
等であるＰＣＩコンプライアント・デバイスには、ステ
ップ４０６に示されている「ビルト-イン-セルフ-テス
ト（ＢＩＳＴ）のプロセス」が行われる。好適には、例
えば、ＩＥＥＥ標準１１４９．１に特定されているよう
な、ジョイント・テスト・アクション・グループ（ＪＴ
ＡＧ）型のテスト・アクセス・ポート及びバウンダリ
（境界）走査アーキテクチャなどの試験インターフェー
スを、ＰＣＩデバイス２００上のオプショナルなＪＴＡ
Ｇピンを用いることによって含むことができることが理
解されるはずである。また、従来型のオン-セルフ-テス
ト（電源オン自己試験（ＰＯＳＴ））を、ステップの４
０６のＢＩＳＴプロセスに組み入れることができること
も理解できよう。更に、ＰＣＩバス１０に接続されてい
るすべてのデバイス（図３）にＪＴＡＧテスト・インタ
ーフェースが提供されている場合には、中央ＢＩＳＴ／
ＪＴＡＧマスタを、中央集権化されたテストのために提
供することもできる。ビルト-イン-セルフ-テストをデ
バイス自体の中に組み入れることによって、試験プロセ
スを局所化することも可能である。従って、当業者であ
れば、これらの及びそれ以外の修正を、本発明の技術的
範囲内で考察することができることを理解すべきであ
る。

【００４３】更に図４を参照すると、処理フローは、Ｐ
ＣＩコンプライアント・デバイス２００がＢＩＳＴにパ
ス（合格）したかどうかを判断する判断ブロック４０８
に至る。判断が否定（ＮＯ）である場合には、別の判断
ブロック４０７に至り、ＢＩＳＴでの不合格がＰＣＩバ
ス１０の拡張された部分（すなわち、上位の３２ビット
部分）に局所化できるかどうかが判断される。局所化で
きる場合には、判断ブロック４０７から肯定（ＹＥＳ）
経路を進み、そのデバイスのための状態レジスタ（Ｓ
Ｒ）３２０がステップ４０９において設定される。更
に、ステップ４０９において、ＲＥＱ６４＃信号ピン
が、デバイスが６４ビットのマスタ・エージェント２０
０−１などである６４ビット・マスタである場合には、
ディセーブルされ、同様に、ＡＣＫ６４＃信号ピンも、
デバイスが６４ビットのスレーブ・エージェント２００
−６などである６４ビット・スレーブである場合には、
ディセーブルされる。既に図３との関係で述べたよう
に、この好適実施例では、状態レジスタ３２０は、１ビ
ットのレジスタであり、６４ビットのエージェントがそ
のＢＩＳＴに不合格になると、１の２進数値が、このレ
ジスタに記憶される。次に、この６４ビットのデバイス
は、エラーが検出されるまで、ステップ４９９に示され
るように、３２ビットのデバイスとして動作する。この
エラー検出は、判断ブロック４１２に示されている。Ｂ
ＩＳＴの不合格がＰＣＩバス１０の拡張部分に局所化さ
れない場合、又は、６４ビットのデバイスが３２ビット
・モードで動作しているときにエラーが検出された場合
には、処理フローは、図５のＡの部分に移行する。

【００４４】更に図４を参照すると、ＰＣＩコンプライ
アント・デバイス２００がＢＩＳＴにパスした場合に
は、ブロック４９８において、該デバイスが６４ビット
のＰＣＩバスに接続された６４ビット・デバイスである
かどうかが判断される。この判断がＮＯである場合に
は、デバイスは、３２ビット・デバイスであるか、又は
デフォルトで３２ビット・モードになっている６４ビッ
ト・デバイスであり、このデバイスは、ステップ４９９
に関して既に述べたように、そのモードで動作する。そ
うでない場合には、判断ブロック４９８からＹＥＳ経路
を進むことによって、デバイスは、ステップ４１０にお
いて、６４ビット・デバイスとして動作する。６４ビッ
トのＰＣＩコンプライアント・デバイスは、エラーが判
断ブロック４１５で検出されるまで、６４ビット・モー
ドで継続的に動作し続ける。エラーが６４ビットのデー
タ伝送に関係している場合、これは、判断ブロック４１
１においてＰＡＲ６４信号がアサートされているかどう
かを見ることによって判断されるが、処理フローは図５
のＢの部分に移動する。

【００４５】次に、図５を参照する。読み出し動作（判
断ブロック４１６）に関連するパリティ・エラーが存在
すると、例えば図３の６４ビットのマスタ２００−１で
あるマスタ・デバイスは、そのＰＥＲＲ＃信号をアサー
トして、その状態レジスタ・ビットをセットする（ステ
ップ４１７）。その後、マスタは、そのＲＥＱ６４＃を
ディセーブルし（ステップ４１８）、エラーをシステム
・ソフトウェアに報告して、ステップ４１９に記載され
ているように、３２ビット・デバイスとしての先のトラ
ンザクションを再開する。

【００４６】更に図５において、検出されたエラーが書
き込み動作に関連している場合には（判断ブロック４２
１）、マスタは、例えば図３の６４ビットのスレーブ２
００−６であるターゲット・デバイスによってアサート
されたＰＥＲＲ＃をサンプリングする。アサートされた
ＰＥＲＲ＃に応答して、マスタは、その状態レジスタ
を、ステップ４２２においてセットする。マスタとター
ゲットとは共に、ステップ４１９における３２ビット・
モードの先のトランザクションに戻ることができる。マ
スタとターゲットとは共に、それぞれの状態レジスタが
リセット（すなわち、クリア）されて、６４ビット動作
が再び始められるまで、３２ビット・モードで動作を続
ける（ステップ４２０、４０５、４０６、４０８、４９
８）。

【００４７】更に図５を参照すると、検出されたエラー
が６４ビットの読み出し及び書き込みトランザクション
に関連しない場合には、処理フローは、図５のＡの位置
に移行し、そしてステップ４２３における「システム・
エラー」のステップに至る。ステップ４２５において、
マスタは、それに応答して割り込み（ＩＲＱ）を生じ、
そのＳＥＲＲ＃信号をアサートする。更に、好ましく
は、マスタは、エラーをシステム・ソフトウェアに報告
して、可能であれば、該エラーを回復する。そうでない
場合には、バス動作は、システム・リセットが行われる
まで、アボートされる。

【００４８】当業者であれば、以上で説明しかつ図面に
示された本発明により、複数のデバイスに結合された拡
張されたバス・システムを介してのデータ伝送に関連す
るエラーを管理する新規な方式が提供されることを、理
解するはずである。６４ビットのトランザクションにお
いてエラーが生じた場合に、コンピュータ・システム１
００をクラッシュさせるのではなく、システムは、拡張
されたビット・デバイスを拡張されていないビット・デ
バイスとして再構成し、以前のトランザクションを非拡
張ビット・モードで再開することによって、フォールト
・トレラントとなることができる。状態レジスタに拡張
されたＰＣＩバスと相互接続されるすべての６４ビット
・デバイスを提供して、その内容を本発明に従って用い
ることにより、システムは、より頑強になることが理解
されよう。

【００４９】本発明の方法及び装置のいくつかの実施例
だけを図面に図解し、説明したが、本発明は、開示され
た実施例に限定されるのではなく、特許請求の範囲に記
載され定義された本発明の技術思想から離れることな
く、多くの再構成、修正及び置き換えが可能であること
を、理解すべきである。例えば、状態レジスタの機能
は、１ビットではなく２以上のビットを用いても達成で
きる。更に、状態レジスタの１ビットを、複数ビットを
記憶することができる入手可能なレジスタに組み入れる
ことも可能である。ＰＣＩバスを用いて本発明の説明を
行ったが、拡張可能なバス幅を有するそれ以外のバスに
拡張可能であることは明らかである。従って、これらす
べての拡張、修正、再構成、置き換え及び組合せは、特
許請求の範囲によって定義される本発明の技術的範囲に
含まれる。

【図面の簡単な説明】

【図１】本発明の開示内容が組み込まれたＰＣＩベース
のコンピュータ・システムのブロック図である。

【図２】従来型のＰＣＩコンプライアント・デバイスに
対する信号ピンとその定義とを説明するための説明図で
ある。

【図３】拡張バス・コンプライアント・デバイスと非拡
張バス・コンプライアント・デバイスとを含む複数の電
子デバイスの間に配置されたＰＣＩバス・システムのブ
ロック図であって、拡張バス・コンプライアント・デバ
イスが、本発明の開示内容に従って修正されている、ブ
ロック図である。

【図４】本発明の開示内容に従って図１のタイプのコン
ピュータ・システムに組み込みことができる例示的なエ
ラー管理方式のフローチャートの一部である。

【図５】図４のフローチャートに続くフローチャートで
ある。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 ＳｔａｔｅＨｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，ＵｎｉｔｅｄＳｔａｔｅｓｏｆＡｍｅｒｉｃａ

Claims

【特許請求の範囲】

【請求項１】プロセッサ、周辺要素、及びメモリを相
互に接続するフォールト・トレラント相互接続装置を有
するコンピュータ・システムにおいて、それぞれが第１のモードで動作可能な第１のグループの
電子デバイスと、それぞれが前記第１のモード及び第２
のモードの一方で動作可能な第２のグループの電子デバ
イスとからなる複数の電子デバイスであって、前記第２
のグループの電子デバイスが、エラーを検出する検出手
段と、該検出手段によって提供される信号に応答して付
勢され該第２のグループの電子デバイスそれぞれに関連
したモード状態の変化を実現する状態手段とを含んでい
る、複数の電子デバイスと、前記複数の電子デバイスの間で電気信号を通信するため
に該電子デバイス間に配置された複数の導電性伝送線を
含むバス構造であって、該複数の導電性伝送線は、第１
のグループの導電性伝送線と第２のグループの導電性伝
送線とを含んでいる、バス構造とからなることを特徴と
するコンピュータ・システム。
【請求項２】請求項１記載のコンピュータ・システム
において、前記状態手段は、状態レジスタを含み、該状態レジスタ
の内容は、前記検出手段によって提供される信号に応答
して変更可能であることを特徴とするコンピュータ・シ
ステム。
【請求項３】請求項１記載のコンピュータ・システム
において、前記第１のモードでは、前記第１のグループの導電性伝
送線が用いられることを特徴とするコンピュータ・シス
テム。
【請求項４】請求項１記載のコンピュータ・システム
において、前記第２のモードでは、前記第１のグループの導電性伝
送線と前記第２のグループの導電性伝送線とが同時に用
いられることを特徴とするコンピュータ・システム。
【請求項５】請求項１記載のコンピュータ・システム
において、前記検出手段は、ビルト-イン-セルフ-テス
トを実現する手段を含み、該ビルト-イン-セルフ-テス
トは、前記第２のグループの電子デバイスの中の１つに
対応して実行されることを特徴とするコンピュータ・シ
ステム。
【請求項６】請求項１記載のコンピュータ・システム
において、前記検出手段は、前記複数の導電性伝送線の１つに結合されているパリテ
ィ・エラー手段と、前記複数の導電性伝送線の１つに結合されているシステ
ム・エラー手段とを備えることを特徴とするコンピュー
タ・システム。
【請求項７】システムにおいて、その一部が非拡張バス・モード及び拡張バス・モードの
一方の動作モードで動作可能な複数のデバイスと、該複数のデバイスを相互に接続し、それらのデバイスの
間でデータ伝送を行う相互接続手段と、前記一部の複数のデバイスの１つによって実現されるデ
ータ伝送に関連するエラーを検出するエラー検出手段
と、前記一部の複数のデバイスのそれぞれに対し、デバイス
に特有のビルト-イン-セルフ-テストを実行する手段
と、前記一部の複数のデバイスの１つに関連する前記動作モ
ードを変更する手段であって、該１つのデバイスはエラ
ーの影響を受けるものである、変更手段とを備えること
を特徴とするシステム。
【請求項８】請求項７記載のシステムにおいて、前記
変更手段は、前記検出手段によって提供される信号に応
答して付勢可能であることを特徴とするシステム。
【請求項９】請求項７記載のシステムにおいて、前記
相互接続手段は、第１のグループの導電性伝送線と第２
のグループの導電性伝送線とを含むことを特徴とするシ
ステム。
【請求項１０】請求項９記載のシステムにおいて、前
記非拡張バス・モードでは、前記第１のグループの導電
性伝送線が用いられることを特徴とするシステム。
【請求項１１】請求項９記載のシステムにおいて、前
記拡張バス・モードでは、前記第１及び第２のグループ
の導電性伝送線が同時に用いられることを特徴とするシ
ステム。
【請求項１２】請求項７記載のシステムにおいて、前
記変更手段は、前記非拡張バス・モード及び前記拡張バ
ス・モードの一方に関連する２進値を記憶する状態手段
を含むことを特徴とするシステム。
【請求項１３】拡張バス部分と非拡張バス部分とを有
するバス・システムを管理する方法であって、前記バス
・システムが、少なくとも１つの拡張バス・コンプライ
アント・デバイスと少なくとも１つの非拡張バス・コン
プライアント・デバイスとの間に配置されており、前記
少なくとも１つの拡張バス・コンプライアント・デバイ
スは、状態レジスタと、ビルト-イン-セルフ-テストを
実行して前記拡張バス部分を介してのデータ伝送に関連
するエラーを検出する検出手段とを含む、管理方法にお
いて、前記少なくとも１つの拡張バス・コンプライアント・デ
バイスにおいて、初期化の際に、ビルト-イン-セルフ-
テストを実行するステップと、前記少なくとも１つの拡張バス・コンプライアント・デ
バイスが前記ビルト-イン-セルフ-テストをパスした場
合には該デバイスを拡張バス・モードで、そうでない場
合には該デバイスを非拡張バス・モードで動作させるス
テップと、前記少なくとも１つの拡張バス・コンプライアント・デ
バイスが前記ビルト−イン−セルフ−テストをパスした
と判断した後にデータ伝送エラーが検出されるまで、該
デバイスを前記拡張バス・モードで継続的に動作させ、
前記データ伝送エラーが検出された時には、前記データ
伝送エラーの発生をオペレーティング・システムに報告
し、前記少なくとも１つの拡張バス・コンプライアント
・デバイスを前記非拡張バス・モードで動作させるステ
ップとを含むことを特徴とする管理方法。
【請求項１４】請求項１３記載の管理方法において、
前記少なくとも１つの拡張バス・コンプライアント・デ
バイスを非拡張バス・モードで動作させるステップは、
前記状態レジスタの内容を変更することを含み、さら
に、前記バス・システムの前記非拡張バス部分を用いる
ステップを含むことを特徴とする管理方法。
【請求項１５】請求項１３記載の管理方法において、
前記少なくとも１つの拡張バス・コンプライアント・デ
バイスを前記拡張バス・モードで動作させるステップ
は、さらに、前記バス・システムの前記拡張バス部分を
前記バス・システムの前記非拡張バス部分と同時に用い
るステップを含むことを特徴とする方法。