JPH10124408A - フレキシブル高速多重化リモート入出力システム - Google Patents

Abstract

(57)【要約】 【課題】 信頼性を持ちつつコストを低減し、自己診断
機能を有し、多重化に任意性を持たせたフレキシブル高
速多重化リモート入出力システムを提供する。 【解決手段】 機器と制御盤との間に二系統の通信路１
４０を設け、両系統通信路の制御盤側には全ての系統の
制御モジュール２２０の出力信号を順番に送信すると共
に受信した入力信号を各系統の制御モジュール２２０に
分配する結合部２１０をそれぞれ設け、両系統通信路の
機器側には入力信号を順番に送信すると共に全ての系統
の制御モジュールから受信した出力信号の中から決定規
則に従って択一を行う拠点部２３０を設け、制御モジュ
ール２２０は両系統通信路の結合部２１０より分配され
た入力信号のどちらかを択一するようにし、入出力デバ
イスには、入力を読み取って両系統通信路の拠点部２３
０に受け渡すと共に両系統通信路の拠点部２３０からの
出力信号のどちらかを択一して出力するインターフェー
ス部２４０を接続した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数系統の入出力
信号を多数決等の決定規則に従って択一採用するように
した多重化システムに係り、特に、信頼性を持ちつつコ
ストを低減し、自己診断機能を有し、多重化に任意性を
持たせたフレキシブル高速多重化リモート入出力システ
ムに関するものである。

【０００２】

【従来の技術】各種の機器からなるプラントにあって
は、機器に装備されるセンサ、アクチュエータ等の入出
力デバイスに対し、その入出力信号により機器を制御す
る制御盤が設けられる。ガスタービン制御のように高度
の信頼性が必要なものには、制御系の一部に不良があっ
ても最終的な制御出力は正しくなるようなフォールトト
レラント性を持たせることがある。このために、機器に
装備されるセンサ、アクチュエータ等の入出力デバイス
に対し、その入出力信号により機器を制御する制御盤に
は制御モジュールを並列に複数系統設け、各系統の入出
力信号を多数決等の決定規則に従って択一採用（ボーテ
ィング）するようにした多重化システムが用いられる。

【０００３】また、制御盤は各種機器が配備されている
場所から遠く隔てた場所に設けられることがあり、この
ためには長距離の通信路が必要となる。

【０００４】

【発明が解決しようとする課題】ところで、従来の多重
化システムでは、例えばそれが三重化システムとする
と、制御モジュールも通信路もそれぞれ三系統を設ける
必要があり、入出力信号の重要度にも無関係に全ての入
出力信号が三系統で処理される。このことはプラントコ
スト或いはシステム構築の簡便性との兼ね合いで考える
と無駄な部分もあるということになる。即ち、それ自体
が高い信頼性を持つ通信路を三系統設けてもメリットは
ないし、重要度の低い入出力デバイスに対しては三系統
もの処理は必要がないからである。

【０００５】また、従来の多重化システムでは、各系統
の入出力信号を択一採用することによって、不良な入出
力信号を排除してはいるが、各系統の各部での不良を発
見するいわゆる自己診断機能は持っていない。従って、
不良の発生は隠蔽され、発見が困難となっている。

【０００６】また、従来の多重化システムには、機器の
側で入出力信号を択一採用するものはない。

【０００７】そこで、本発明の目的は、上記課題を解決
し、信頼性を持ちつつコストを低減し、自己診断機能を
有し、多重化に任意性を持たせたフレキシブル高速多重
化リモート入出力システムを提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明は、プラントの機器に装備されるセンサ、アク
チュエータ等の入出力デバイスに対し、その入出力信号
により機器を制御する制御盤には制御モジュールを並列
に複数系統設け、各系統の入出力信号を多数決等の決定
規則に従って択一採用するようにした多重化システムに
おいて、機器と制御盤との間に二系統の通信路を設け、
両系統通信路の制御盤側には全ての系統の制御モジュー
ルの出力信号を順番に送信すると共に受信した入力信号
を各系統の制御モジュールに分配する結合部をそれぞれ
設け、両系統通信路の機器側には入力信号を順番に送信
すると共に全ての系統の制御モジュールから受信した出
力信号の中から上記決定規則に従って択一を行う拠点部
を設け、上記制御モジュールは両系統通信路の結合部よ
り分配された入力信号のどちらかを択一するようにし、
上記入出力デバイスには、入力を読み取って両系統通信
路の拠点部に受け渡すと共に両系統通信路の拠点部から
の出力信号のどちらかを択一して出力するインターフェ
ース部を接続したものである。

【０００９】上記拠点部は、上記決定規則に従うと共に
当該拠点部における受信チェックの結果を用いて択一採
用を行ってもよい。

【００１０】上記制御モジュールが行う入力信号の択一
採用は、各結合部における受信チェック及び拠点部が行
う自己診断の結果を用いた所定の決定規則に従ってもよ
い。

【００１１】上記インターフェース部が行う出力信号の
択一採用は、各拠点部における受信チェック及び拠点部
が行う自己診断の結果を用いた所定の決定規則に従って
もよい。

【００１２】上記拠点部は、ＣＰＵとＡ／Ｄ変換器とを
備えたアナログ入力基板、ＣＰＵとＤ／Ａ変換器とを備
えたアナログ出力基板、ＣＰＵと二値状態入力のための
入力バッファとを備えたデジタル入力基板及びＣＰＵと
二値制御出力のための出力レジスタとを備えたデジタル
出力基板を有し、各基板毎にＣＰＵの定期的動作確認並
びに、基準レベルのＡ／Ｄ変換入力、Ｄ／Ａ変換器出力
のＡ／Ｄ変換読み取り、強制状態値の入力又は出力レジ
スタの出力読み取りによる自己診断を行い、これらの自
己診断結果を上記インターフェース部及び制御モジュー
ルに伝えてもよい。

【００１３】上記拠点部は、アナログ入力のための複数
段階の基準レベルを有し、これらの基準レベルのＡ／Ｄ
変換値を用いてアナログ入力の自己較正を行うと共に自
己診断を行ってもよい。

【００１４】上記拠点部は、Ｄ／Ａ変換によってアナロ
グ出力が複数段階の所定値になるデジタル較正値を予め
計測し、これらの較正値によりデジタル値を補正してか
らＤ／Ａ変換してもよい。

【００１５】上記通信路を挟む結合部及び拠点部は、互
いに所定時間内に入出力信号のデータを受信するかどう
かの監視及びそのデータの冗長検査により受信チェック
を行ってもよい。

【００１６】上記拠点部は、出力信号を固定の一系統の
み採用するか複数系統から択一採用するかを選択する単
一／多重選択スイッチを有してもよい。

【００１７】

【発明の実施の形態】以下、本発明の一実施形態を添付
図面に基づいて詳述する。

【００１８】図１のシステムは、ガスタービン発電プラ
ントに本発明を適用したものである。このシステムは、
大きくプラント系１１０、制御系１２０、マンマシンイ
ンタフェース系１３０に分かれる。プラント系１１０に
は、ガスタービン本体１１１、発電機１１２、補機類１
１３といった各種機器が置かれると共に、入出力信号を
送受するためのリモートＩ／Ｏジャンクションボックス
（ＪＢ）１１４が置かれる。プラント系１１０から制御
系１２０までの通信路１４０として光ケーブル１１５
が、例えば２Ｋｍにわたって布設される。制御系１２０
には、ガスタービン制御装置制御盤１２１、発電機盤１
２２が置かれる。有人の施設であるマンマシンインタフ
ェース系１３０には、計器類を集合した監視盤１３１、
運転操作用のスイッチ類を配置した運転盤１３２、汎用
コンピュータを利用した正副操作コンソール１３３，１
３４が置かれる。

【００１９】上記システム中から本発明のフレキシブル
高速多重化リモート入出力システム（以下、入出力シス
テムと略す）を取り出して図２に示す。図示のように、
入出力システムは、機器側（プラント系）１１０と制御
盤側（制御系）１２０とに分かれる。両者間の光ケーブ
ルからなる通信路１４０はＡ系，Ｂ系の二系統が設けら
れている。

【００２０】両系統通信路の制御盤側には、結合部２１
０として光信号変換基板２１１が設けられている。ステ
ーションリンクユニット（ＳＬＵ）は、多数の光信号変
換基板２１１を収容する装置である。１つの結合部２１
０には、１つの通信路と全ての系統（ここでは３系統）
の制御モジュール２２０（ＧＣＵ−１，ＧＣＵ−２，Ｇ
ＣＵ−３）とが接続されている。結合部２１０は、３系
統の各制御モジュール２２０の送信順序を決定し、これ
ら制御モジュール２２０から送られてきた信号を光に変
換して通信路１４０に送信することができる。また、結
合部２１０は、通信路１４０より受信した入力信号を３
系統の各制御モジュール２２０に一斉同報により分配す
ることができる。個々の制御モジュール２２０内にはＡ
系，Ｂ系のＶＭＥバス通信基板（Ｒ−ＢＵＳ基板）２２
１が設けられており、Ａ系のＶＭＥバス通信基板２２１
はＡ系の結合部２１０に、Ｂ系のＶＭＥバス通信基板２
２１はＢ系の結合部２１０に接続されている。この他
に、制御モジュール内には、入力信号を用いて制御演算
を行うＣＰＵ基板（メインＣＰＵ）などが設けられる
が、ここでは制御演算の内容等は重要でないので省略し
てある。ここでは、制御モジュール２２０がＡ系，Ｂ系
の両系統通信路の結合部２１０より分配された入力信号
のどちらかを択一採用して制御演算を行うことが要点で
ある。各制御モジュール２２０の１つのＲ−ＢＵＳ基板
２２１は、通信系統が同じ３つの結合部２１０に接続さ
れている。これは、後述する拠点について、３拠点構成
を可能にするための構成である。１つの拠点ごとにＡ
系，Ｂ系それぞれ１つの結合部２１０が設けられてい
る。従って、３拠点構成では、ＳＬＵ内には合計６つの
結合部２１０があることになる。

【００２１】両系統通信路の機器側には、それぞれの通
信路の拠点部２３０として光信号変換基板を含むステー
ション（ＳＴＮ−１Ａ，−１Ｂ，−２Ａ，…）が設けら
れている。このＳＴＮ内には、光信号変換基板２３１の
他にアナログ入力基板（ＡＩ）２３２、アナログ出力基
板（ＡＯ）２３３、デジタル入力基板（ＤＩ）２３４、
デジタル出力基板（ＤＯ）２３５（これらを総称して入
出力基板、入力のみなら入力基板、出力のみなら出力基
板という）が収容されている。３拠点構成では、各拠点
についてＡ系，Ｂ系が有るので、合計６つの拠点部２３
０があることになる。１つの拠点部２３０には、１つの
通信路１４０と１つのインターフェース部２４０とが接
続されている。また、同じ拠点のＡ系，Ｂ系の拠点部２
３０は、同じインターフェース部２４０に接続される。
拠点部２３０とインターフェース部２４０とは、上記４
種の入出力基板を介して接続されている。これらの拠点
部２３０は、アナログ入力基板２３２、デジタル入力基
板２３４の入力信号を定期的に収集し、その入力信号を
通信路１４０に送信することができる。また、通信路１
４０より受信した出力信号が３系統分揃ったら、その中
から所定の決定規則に従って択一を行いアナログ出力基
板２３３、デジタル出力基板２３５に出力することがで
きる。拠点部２３０の光信号変換基板２３１には結合部
２１０の光信号変換基板２１１と同じものを使用するこ
とができる。

【００２２】インターフェースユニット（ＩＦＵ１，Ｉ
ＦＵ２，ＩＦＵ３）によって構成されるインターフェー
ス部２４０は、各種機器の入出力デバイス（図示せず）
に接続されるものである。インターフェース部２４０
は、入出力デバイスの入力を読み取ってＡ系，Ｂ系それ
ぞれの拠点部２３０に受け渡すことができる。また、Ａ
系，Ｂ系の拠点部２３０からの出力信号のどちらかを択
一して入出力デバイスに出力することができる。インタ
ーフェース部２４０内には、アナログ入力インターフェ
ース基板（ＡＩ）２４１、アナログ出力インターフェー
ス基板（ＡＯ）２４２、デジタル入力インターフェース
基板（ＤＩ）２４３、デジタル出力インターフェース基
板（ＤＯ）２４４（これらを総称して入出力インターフ
ェース基板、入力のみなら入力インターフェース基板、
出力のみなら出力インターフェース基板という）が収容
されている。

【００２３】ここで、図１、図２に示した入出力システ
ムの特長をまとめておくと、（１）三重化制御装置（制
御盤側１２０）とプラントサイド（センサ、アクチュエ
ータ等の入出力デバイスを備えた機器側１１０）とを二
重化光伝送路（Ａ系，Ｂ系の通信路１４０）で接続する
ことによって、ワイヤ等の計装コストの削減を図ると共
に信頼性も確保している。

【００２４】（２）各モジュール（基板）毎に自己診断
機能を持たせ、迅速な異常検出・警報出力を可能として
いる。

【００２５】（３）信号の重要度に合わせて三重化（或
いは二重化）、単一化の選択が可能であり、フレキシブ
ルにシステム構築が可能となっている。

【００２６】（４）制御装置のメインＣＰＵからの入出
力インターフェースには、ＶＭＥバスのデュアルポート
メモリ方式を採用して簡素化を図っている。

【００２７】また、個別の基板の特色は、以下の通りで
ある。

【００２８】（１）ＶＭＥバス通信基板（Ｒ−ＢＵＳ基
板）２２１ 制御盤内にはＶＭＥラックが設けられており、ＶＭＥバ
ス通信基板２２１はＶＭＥラックに挿入して使用され
る。同じＶＭＥラックにはメインＣＰＵが挿入されてお
り、ＶＭＥバス通信基板２２１はメインＣＰＵとのデー
タ（入出力信号）の受け渡しを行うことができる。二重
化通信のために、Ａ系用とＢ系用との２枚のＶＭＥバス
通信基板２２１が使用される。１枚のＶＭＥバス通信基
板２２１で３拠点の構成が可能である。ＶＭＥバス通信
基板，２２１とメインＣＰＵとのインターフェースは、
メインＣＰＵから見てデュアルポートメモリになってお
り、このメモリに書き込んだデータは出力信号として機
器側に伝送される。また、機器側から伝送されてきた入
力信号のデータはメモリにセットされる。メインＣＰＵ
はメモリから入力信号のデータを読み出して制御演算に
使用する。

【００２９】（２）光信号変換基板２１１，２３１ 制御盤側、機器側のそれぞれに配置され、ＶＭＥバス通
信基板（制御盤側）２２１又は入出力基板（機器側）か
ら受けたデータを光信号に変換して相手側に送信する。
送信時には、送信する基板の送信順序を規定する送信ア
ービトレーションを行う。また、光信号として受信した
データは電気信号に変換し、ＶＭＥバス通信基板又は入
出力基板に受け渡す。

【００３０】（３）入出力基板 入出力基板には、アナログ入力基板２３２、アナログ出
力基板２３３、デジタル入力基板２３４、デジタル出力
基板２３５がある。いずれの入出力基板にもＣＰＵが設
けられている。また、アナログ入力基板２３２にはＡ／
Ｄ変換器、アナログ出力基板２３３にはＤ／Ａ変換器、
デジタル入力基板２３４には二値状態入力のための入力
バッファ、デジタル出力基板２３５には二値制御出力の
ための出力レジスタが設けられている。入出力基板は、
入出力インターフェース基板を介し入出力デバイスとの
入出力を行い、光信号変換基板との受け渡しを行う。

【００３１】次に、入出力信号の流れを説明する。

【００３２】まず、３つの制御モジュール（三重化制御
装置）と拠点の入出力基板との間での入出力信号の流れ
を説明する。図３に示されるように、Ａ系において（Ｂ
系でも同じ）アナログ入力基板（ＡＩ）２３２、デジタ
ル入力基板（ＤＩ）２３４からの入力信号は、同報通信
により制御モジュール（ＧＣＵ−１，−２，−３）２２
０に送信される。一方、制御モジュール（ＧＣＵ−１，
−２，−３）２２０の出力信号のうちアナログ出力値
（アナログ出力のためのデジタル値）は指定されたアナ
ログ出力基板（ＡＯ）２３３に送信される。入力信号は
同報通信であったが、出力信号は受信先アドレスを指定
した通信となる。アナログ出力基板（ＡＯ）２３３では
各制御モジュールからの３つのアナログ出力値が揃うの
で、これらを所定の決定規則（ボーティングルール）に
従って択一する。ボーティングルールは、表１に示すよ
うになっている。

【００３３】

【表１】

【００３４】アナログ値の場合、３データ受信時には中
間値が採用され、２データ受信時にはフェイルセーフ側
の値が採用される。デジタル値の場合、３データ受信時
には多数決による値が採用され、２データ受信時にはフ
ェイルセーフ側の値が採用される。いずれの場合も、１
データ受信時にはそのデータ、受信データ無しの場合は
前回値が採用される。ただし、１データ以下受信時につ
いては、この決定規則による出力は表１のとおりである
が、受信チェックにおいてデータ受信の異常と判定さ
れ、結果的に出力が行われないこともある。

【００３５】次に、二重化通信による入力信号の流れを
説明する。図４に示されるように、入出力デバイスの状
態や値は入力インターフェース基板を介し、Ａ系、Ｂ系
それぞれの入出力基板、例えばアナログ入力基板（Ａ
Ｉ）２３２に入力され、その入力信号はそれぞれの通信
路を介して制御モジュールのＶＭＥバス通信基板２２１
に送信される。ＣＰＵ基板２２２では、入力処理として
各々のデュアルポートメモリ（ＤＰＭ）からＡ系、Ｂ系
の入力信号を読み出し、表２の選択ルールに従い入力信
号を択一採用する。

【００３６】

【表２】

【００３７】表２中、正常／異常は、受信チェック及び
自己診断結果に基づくものである。詳細は後述するが、
受信チェック結果は入力信号の受信が正しく行われたか
どうかを示し、自己診断結果は入出力基板からＶＭＥバ
ス通信基板２２１までの各々の基板が正しく動作してい
るかを示す。表２から判るように、Ａ系、Ｂ系の入力信
号のうち正常な通信系の入力信号が採用されるが、両方
正常のときはＡ系が優先される。

【００３８】次に、二重化通信による出力信号の流れを
説明する。図５に示されるように、制御モジュールのＣ
ＰＵ基板２２２からＡ系、Ｂ系のＶＭＥバス通信基板２
２１に同じ出力信号が渡され、その出力信号はそれぞれ
の通信路を介して入出力基板、例えばアナログ出力基板
（ＡＯ）２３３に送信され、さらに出力インターフェー
ス基板に送信される。このとき入出力基板から出力イン
ターフェース基板に対し、出力信号に加えて選択信号が
出力される。この選択信号は、正常／異常の二値を取
り、その値は受信チェック及び自己診断結果に基づくも
のである。受信チェック結果は出力信号の受信が正しく
行われたかどうかを示し、自己診断結果は、光信号変換
基板及び入出力基板が正しく動作しているかを示す。入
出力インターフェース基板では、表３の選択ルールに従
い出力信号を択一採用して入出力デバイスに出力する。

【００３９】

【表３】

【００４０】表３から判るように、Ａ系、Ｂ系の入力信
号のうち正常な通信系の入力信号が採用されるが、両方
正常のときはＡ系が優先される。

【００４１】受信チェックは、通信路を挟む結合部及び
拠点部の光信号変換基板が行うもので、時間監視、即ち
互いに所定時間内に入出力信号のデータを受信するかど
うかの監視と、冗長検査とがある。時間監視については
自己診断の詳細に併せて説明する。冗長検査には、公知
のＣＲＣ検査が用いられる。また、チェックサムによる
検査も併用される。

【００４２】次に、自己診断、時間監視及び自己較正の
詳細を説明する。

【００４３】ＶＭＥバス通信基板（ＣＰＵ動作確認） 図６に示されるように、ＶＭＥバス通信基板２２１では
ＣＰＵの定期的動作確認が行われる。即ち、ＶＭＥバス
通信基板上のＣＰＵ２２１１が実行する制御プログラム
から例えば１０ｍｓｅｃ周期でリセットパルスが出力さ
れ、ウォッチドッグタイマ２２１２をリセットする。リ
セットパルスが出力されないとき、ウォッチドッグタイ
マ２２１２は１５ｍｓｅｃでタイムアップとなり、ＶＭ
Ｅバス２２３に異常ステータスが出力される。この異常
ステータスは、同一ＶＭＥラック中のＣＰＵ基板２２２
が読み取りＤＯ基板２２４に出力する。ＤＯ基板２２４
は、ＶＭＥラック挿入側のスロットＬＥＤ２２５を点灯
させると共に制御盤１２１正面扉のモジュール異常ラン
プ１２１１を点灯させる。なお、ＶＭＥバス通信基板２
２１には３つのＣＰＵ２２１１が搭載されているので、
ウォッチドッグタイマ２２１２も３つ設けられ、３者の
出力の論理和が異常ステータスとなる。

【００４４】入出力基板（ＣＰＵ動作確認） 図７に示されるように、各入出力基板にはそれぞれＣＰ
Ｕ２３０１が搭載されている。このＣＰＵ２３０１に対
してもウォッチドッグタイマ２３０２が設けられてい
る。各入出力基板の異常ステータスは、いったんデジタ
ル入力基板２３４に渡され、デジタル入力基板より光信
号変換基板２３１，２１１及び通信路経由でＶＭＥバス
通信基板２２１に伝送され、さらにＶＭＥバス２２３経
由で制御モジュールのＣＰＵ基板２２２に通知される。
ＣＰＵ基板２２２からは操作コンソール１３３，１３４
にイベントメッセージが送信される。

【００４５】アナログ入力基板 図８に示されるように、アナログ入力基板２３２にはＡ
／Ｄ変換器（ＡＤＣ）２３２１が設けられている。この
Ａ／Ｄ変換器２３２１は入出力デバイスからのアナログ
入力の他に基準レベルが読み取れるようになっている。
基準レベルは、アナログ入力基板内の基準電圧１０ｖを
ラダー抵抗回路２３２２で複数等分し、各分点の電圧を
それぞれ基準電圧としてアナログスイッチ２３２３で切
り替え入力できるようになっている。ここでは基準電圧
は、１０，８，６，４，２ｖである。アナログスイッチ
２３２３の後段に−２演算器及び×１．２５演算器が挿
入されているので、Ａ／Ｄ変換器２３２１には１０，
７．５，５，２．５，０ｖが入力される。このようにし
て読み取った基準レベルのデジタル値に対し、ＣＰＵ２
３２４には固定のデジタル基準値が用意されており、両
者の差が所定の許容範囲にあるかどうか判定される。こ
こでは、各レベルの比較結果が論理和されて異常ステー
タスとなる。この異常ステータスは、いったんデジタル
入力基板２３４に渡され、デジタル入力基板２３４より
光信号変換基板２３１，２１１及び通信路経由でＶＭＥ
バス通信基板２２１に伝送され、さらにＶＭＥバス２２
３経由で制御モジュールのＣＰＵ基板２２２に通知され
る。ＣＰＵ基板２２２からは操作コンソール１３３，１
３４にイベントメッセージが送信される。

【００４６】アナログ出力基板 図９に示されるように、アナログ出力基板２３３には複
数個のＤ／Ａ変換器２３３１が設けられている。そし
て、これらのＤ／Ａ変換器出力を切り替えて読み取るこ
とのできるループバックテスト用のＡ／Ｄ変換器２３３
２が設けられている。ＣＰＵ２３３３は、Ｄ／Ａ変換器
２３３１の出力をＡ／Ｄ変換器２３３２によって読み取
り、出力したデジタル値と読み取ったデジタル値との差
が所定の許容範囲にあるかどうか判定する。異常ステー
タスは、いったんデジタル入力基板２３４に渡され、デ
ジタル入力基板２３４より光信号変換基板、通信路経由
でＶＭＥバス通信基板２２１に伝送され、さらにＶＭＥ
バス経由で制御モジュールのＣＰＵ基板２２２に通知さ
れる。ＣＰＵ基板２２２からは操作コンソール１３３，
１３４にイベントメッセージが送信される。

【００４７】デジタル入力基板 図１０に示されるように、デジタル入力基板２３４には
二値状態入力のための入力バッファ２３４１が設けられ
ている。この入力のラインには、電圧側と接地側とにそ
れぞれ短絡用トランジスタ２３４２，２３４３が設けら
れている。ＣＰＵ２３４４は、入出力デバイスからの入
力の周期の合間に、全状態入力を強制的にオンオフす
る。このタイミングで読み取った強制状態値が強制した
とおりになっていなければ異常と判定する。異常ステー
タスは、デジタル入力基板（自基板、又は別途基板）２
３４に渡され、デジタル入力基板２３４より光信号変換
基板、通信路経由でＶＭＥバス通信基板２２１に伝送さ
れ、さらにＶＭＥバス経由で制御モジュールのＣＰＵ基
板２２２に通知される。ＣＰＵ基板２２２からは操作コ
ンソール１３３，１３４にイベントメッセージが送信さ
れる。

【００４８】デジタル出力基板 図１１に示されるように、デジタル出力基板２３５に
は、二値制御出力のための出力レジスタ２３５１が設け
られている。出力レジスタ２３５１の出力はループバッ
クして読み取れるようになっている。ＣＰＵ２３５２
は、出力した二値制御出力とループバックして読み取っ
た内容との比較が一致しなければ異常と判定する。異常
ステータスは、いったんデジタル入力基板２３４に渡さ
れ、デジタル入力基板２３４より光信号変換基板、通信
路経由でＶＭＥバス通信基板２２１に伝送され、さらに
ＶＭＥバス経由で制御モジュールのＣＰＵ基板２２２に
通知される。ＣＰＵ基板２２２からは操作コンソール１
３３，１３４にイベントメッセージが送信される。

【００４９】なお、図７〜図１１において、各入出力基
板の異常ステータスは、いったんデジタル入力基板２３
４に渡されるが、この異常ステータスは自己診断結果と
して受信チェック結果と共に選択信号となり、出力イン
ターフェース基板に対して出力される。このように、自
己診断結果はインターフェース部２４０及び制御盤１２
０のそれぞれで利用されることになる。また、各入出力
基板において自己診断は入出力の周期の合間に行われる
ので、自己診断を行ったことによる入出力時間の遅れは
生じない。

【００５０】ＶＭＥバス通信基板（受信時間監視） 図１２に示されるように、ＶＭＥバス通信基板２２１に
は受信オーバータイム監視回路２２１３が設けられてい
る。受信オーバータイム監視回路２２１３は、機器側か
らの伝送周期２０ｍｓｅｃに対し２００ｍｓｅｃの期限
を設定し、この期限内に受信がなければデュアルポート
メモリ２２１４に異常ステータスを立ち上げ、この異常
ステータスを同一ＶＭＥラック中のＣＰＵ基板２２２が
読み取りＤＯ基板２２４に出力する。ＤＯ基板２２４
は、制御盤正面扉の通信異常ランプ１２１２を点灯させ
ることもある。また、ＣＰＵ基板２２２からは操作コン
ソール１３３，１４４にアラームメッセージが送信され
る。

【００５１】光信号変換基板（受信時間監視） 図１３に示されるように、光信号変換基板２１１，２３
１には受信オーバータイム監視回路２００１，２００２
が設けられている。受信オーバータイム監視回路は、電
気信号側と光信号とにそれぞれ設けられている。予めジ
ャンパ端子アレイ２００３，２００４のジャンパによっ
て期限が設定されている。一度受信があってからこの期
限内に次の受信がなければ異常ステータスを立ち上げ、
この異常ステータスを制御モジュール２２０中のデジタ
ル入力基板又は拠点部２３０中のデジタル入力基板に渡
す。ＣＰＵ基板はデジタル入力基板の入力を読み取っ
て、操作コンソールにイベントメッセージを送信する。

【００５２】デジタル出力基板（受信時間監視） 図１４に示されるように、デジタル出力基板２３５には
伝送異常検出ロジック２３５３が組み込まれている。伝
送異常検出ロジック２３５３は、３系統の制御モジュー
ルからの出力信号について、それぞれパラメータ設定さ
れた期限を有し、この期限内に次の受信がなければ、そ
の系統を伝送異常とし、１つ以上の系統が伝送異常なら
ばＬＥＤを点灯、２つ以上の系統が伝送異常ならば異常
ステータスを出す。異常ステータスは、いったんデジタ
ル入力基板２３４に渡され、デジタル入力基板２３４よ
り光信号変換基板、通信路経由でＶＭＥバス通信基板２
２１に伝送され、さらにＶＭＥバス経由で制御モジュー
ルのＣＰＵ基板２２２に通知される。ＣＰＵ基板２２２
からは操作コンソールにイベントメッセージが送信され
る。制御モジュールが単一の場合は、その系統が伝送異
常ならば直ちに異常ステータスを出す。

【００５３】アナログ入力基板（アナログ入力自己較
正） 図８において既に説明したように、アナログ入力基板２
３２のＡ／Ｄ変換器２３２１はラダー抵抗回路２３２２
による複数の基準レベル（基準電圧、１０，８，６，
４，２ｖ）が読み取れるようになっている。これらの基
準レベルのＡ／Ｄ変換値を用いてアナログ入力の自己較
正を行う。このためには、予め（例えばアナログ入力基
板を制作した時点で）ラダー抵抗回路２３２２による基
準電圧を計測器により厳密に測定し、その厳密測定値に
対する理想的なＡ／Ｄ変換値を計算して電気的消去可能
な読み出し専用メモリ（ＥＥＰＲＯＭ、図示せず）に書
き込んでおく。ＣＰＵ２３２４は、上記厳密測定値に対
する理想的なＡ／Ｄ変換値により折れ線データを作成
し、入出力デバイスからのアナログ入力のＡ／Ｄ変換値
を折れ線データに当てはめ、補正する。

【００５４】アナログ出力基板（アナログ出力自己較
正） 前記アナログ入力基板の自己較正と同様に複数点のデー
タによる折れ線近似を用いる。このために、図９に示し
たアナログ出力基板２３３において、Ｄ／Ａ変換器２３
３１に対しデジタル値を最小分解能きざみで最小値から
最大値まで増加させて出力し、それぞれの値ごとにルー
プバックテスト用のＡ／Ｄ変換器２３３２で読み取り、
これを予め求めてある係数により出力電流に換算し、出
力電流が複数の値、例えば４，８，１２，１６，２０ｍ
Ａになるときの各出力デジタル値を較正値としてＥＥＰ
ＲＯＭに書き込んでおく。この複数の較正値は、実際に
入出力デバイスへ出力したいアナログ値を得るために必
要なデジタル値を求める折れ線データを形成する。ＣＰ
Ｕ２３３４は、出力したいデジタル値を上記折れ線デー
タに当てはめて補正し、補正されたデジタル値をＤ／Ａ
変換器２３３１に出力する。

【００５５】次に、単一／多重選択について説明する。

【００５６】図１５〜図１８に単一／多重選択の各種形
態を示す。まず、図１５のものは、３系統の制御モジュ
ール（ＧＣＵ−１，ＧＣＵ−２，ＧＣＵ−３）と単一の
制御モジュール（ＤＡＵ）との計４つの制御モジュール
２２０を使用している。拠点部２３０のアナログ出力基
板２３３及びデジタル出力基板２３５には、制御モジュ
ールに対応する４つの受信部３１０が設けられ、各制御
モジュール２２０から受信部３１０へ出力信号のデータ
が送信されるようになっている。各受信部３１０は、各
々ＣＲＣチェック部３１１、タイムアウト監視部３１
２、受信メモリ３１３を備えている。受信メモリ３１３
の取り出し側には、ボーティングスイッチ３２１、単一
／多重選択スイッチ３２２が設けられている。拠点部２
３０から各制御モジュール２２０に対しては入力信号等
からなるステータスが同報通信により送信されるように
なっている。ボーティングスイッチ３２１は今までに述
べたように決定規則に従って択一採用する機能を素子と
して表現したものである。各制御モジュールは、各々タ
イムアウト監視部４１１、複数チャネルのメモリ４１２
を備えている。これによると、３系統の制御モジュール
（ＧＣＵ−１，ＧＣＵ−２，ＧＣＵ−３）からの三重系
出力は拠点部２３０のボーティングスイッチ３２１にお
いてチャネルごとに択一された後、単一／多重選択スイ
ッチ３２２に渡される。他方、一重系出力はそのまま単
一／多重選択スイッチ３２２に渡される。三重系か一重
系かの選択は単一／多重選択スイッチ３２２においてチ
ャネルごとに行われる。このようにして選ばれた出力が
アナログ出力インタフェース基板（ＡＯ）２４２、デジ
タル出力インタフェース基板（ＤＯ）２４４に出力され
る。

【００５７】図１６のものは、単一の制御モジュール
（ＤＡＵ）からの出力信号が使用されず、代わりに３つ
の制御モジュール（ＧＣＵ−１，ＧＣＵ−２，ＧＣＵ−
３）からの出力信号のうちのひとつが一重系出力に使用
される。従って、単一の制御モジュール（ＤＡＵ）用の
受信メモリも使用されず、三重系出力用の受信メモリ３
１３の取り出し側のひとつが単一／多重選択スイッチ３
２２に接続されている。拠点部２３０から各制御モジュ
ール２２０に対しては入力信号等からなるステータスが
同報通信により送信される。

【００５８】図１７のものは、単一の制御モジュール
（ＤＡＵ）からの出力信号のみが使用される。従って、
三重系出力用のメモリ（斜線付きの部分）が使用されな
い。単一／多重選択スイッチ３２２は固定である。制御
モジュール（ＤＡＵ）からの一重系出力は、そのままア
ナログ出力インタフェース基板（ＡＯ）２４２、デジタ
ル出力インタフェース基板（ＤＯ）２４４に出力され
る。拠点部２３０から各制御モジュール２２０に対して
は入力信号等からなるステータスが同報通信により送信
される。

【００５９】図１８のものは、一重系出力を２系統使用
するものである。それぞれ単一の制御モジュール（ＤＡ
Ｕ，ＧＣＵ）が設けられ、拠点部２３０には対応する２
つの受信部３１０が設けられる。両一重系の選択は選択
スイッチ３２２においてチャネルごとに行われる。拠点
部２３０から各制御モジュール２２０に対しては入力信
号等からなるステータスが同報通信により送信される。

【００６０】図１５〜図１８の各種形態は任意に選択で
きる。このようにして多重化は、入出力の重要度に鑑み
多様に設定することができる。

【００６１】

【発明の効果】本発明は次の如き優れた効果を発揮す
る。

【００６２】（１）多重化された制御系に対し通信路は
二系統でよいので、通信路のコストを低減することがで
きる。

【００６３】（２）制御盤側で受信チェックや自己診断
の結果を用いて入力信号を択一するようにしたので、フ
ォールトトレラント性を確保することができる。

【００６４】（３）機器側で受信チェックや自己診断の
結果を用いて出力信号を択一するようにしたので、フォ
ールトトレラント性を確保することができる。

【００６５】（４）個々の入出力基板でＣＰＵと入出力
素子について自己診断を行うようにしたので、的確に異
常を検出できると共に、その自己診断結果により択一さ
れる入出力信号の信頼性を高めることができる。

【００６６】（５）複数段階の基準レベルによりアナロ
グ入力の自己較正及び自己診断を行うので、精密な測定
値が得られ、かつその測定値の信頼性は高い。

【００６７】（６）受信の時間監視とデータの冗長検査
とにより受信チェックを行うので、通信の信頼性を高め
ることができる。

【００６８】（７）単一か多重かの選択ができるので、
入出力信号の重要度に応じた任意の多重化が可能とな
る。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すガスタービン発電プ
ラントの構成図である。

【図２】図１のプラントにおけるフレキシブル高速多重
化リモート入出力システムの基本構成図である。

【図３】本発明の三重化制御装置と拠点との間の入出力
信号の流れを示す図である。

【図４】本発明の二重化通信による入力信号の流れを示
す図である。

【図５】本発明の二重化通信による出力信号の流れを示
す図である。

【図６】本発明のＶＭＥバス通信基板におけるＣＰＵ動
作確認のための回路構成図である。

【図７】本発明の各入出力基板におけるＣＰＵ動作確認
のための回路構成図である。

【図８】本発明のアナログ入力基板における基準レベル
のＡ／Ｄ変換入力のための回路構成図である。

【図９】本発明のアナログ出力基板におけるループバッ
クテストのための回路構成図である。

【図１０】本発明のデジタル入力基板における強制状態
値入力のための回路構成図である。

【図１１】本発明のデジタル出力基板におけるループバ
ックテストのための回路構成図である。

【図１２】本発明のＶＭＥバス通信基板における受信時
間監視のための回路構成図である。

【図１３】本発明の光信号変換基板における受信時間監
視のための回路構成図である。

【図１４】本発明のデジタル出力基板における受信時間
監視のための回路構成図である。

【図１５】本発明の単一／多重選択の一形態による入出
力信号の流れを示す図である。

【図１６】本発明の単一／多重選択の一形態による入出
力信号の流れを示す図である。

【図１７】本発明の単一／多重選択の一形態による入出
力信号の流れを示す図である。

【図１８】本発明の単一／多重選択の一形態による入出
力信号の流れを示す図である。

【符号の説明】

１１０ 機器側（プラント系） １２０ 制御盤側（制御系） １４０ 通信路 ２１０ 結合部 ２２０ 制御モジュール ２３０ 拠点部 ２４０ インターフェース部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 富沢 正明 東京都江東区豊洲三丁目１番15号 石川島 播磨重工業株式会社東二テクニカルセンタ ー内 (72)発明者 石井 正美 東京都江東区豊洲三丁目１番15号 石川島 播磨重工業株式会社東二テクニカルセンタ ー内 (72)発明者 出川 定男 東京都江東区豊洲三丁目１番15号 石川島 播磨重工業株式会社東二テクニカルセンタ ー内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 プラントの機器に装備されるセンサ、ア
   クチュエータ等の入出力デバイスに対し、その入出力信
   号により機器を制御する制御盤には制御モジュールを並
   列に複数系統設け、各系統の入出力信号を多数決等の決
   定規則に従って択一採用するようにした多重化システム
   において、機器と制御盤との間に二系統の通信路を設
   け、両系統通信路の制御盤側には全ての系統の制御モジ
   ュールの出力信号を順番に送信すると共に受信した入力
   信号を各系統の制御モジュールに分配する結合部をそれ
   ぞれ設け、両系統通信路の機器側には入力信号を順番に
   送信すると共に全ての系統の制御モジュールから受信し
   た出力信号の中から上記決定規則に従って択一を行う拠
   点部を設け、上記制御モジュールは両系統通信路の結合
   部より分配された入力信号のどちらかを択一するように
   し、上記入出力デバイスには、入力を読み取って両系統
   通信路の拠点部に受け渡すと共に両系統通信路の拠点部
   からの出力信号のどちらかを択一して出力するインター
   フェース部を接続したことを特徴とするフレキシブル高
   速多重化リモート入出力システム。
2. 【請求項２】 上記拠点部は、上記決定規則に従うと共
   に当該拠点部における受信チェックの結果を用いて択一
   採用を行うことを特徴とする請求項１記載のフレキシブ
   ル高速多重化リモート入出力システム。
3. 【請求項３】 上記制御モジュールが行う入力信号の択
   一採用は、各結合部における受信チェック及び拠点部が
   行う自己診断の結果を用いた所定の決定規則に従うこと
   を特徴とする請求項１又は２記載のフレキシブル高速多
   重化リモート入出力システム。
4. 【請求項４】 上記インターフェース部が行う出力信号
   の択一採用は、各拠点部における受信チェック及び拠点
   部が行う自己診断の結果を用いた所定の決定規則に従う
   ことを特徴とする請求項１〜３記載のフレキシブル高速
   多重化リモート入出力システム。
5. 【請求項５】 上記拠点部は、ＣＰＵとＡ／Ｄ変換器と
   を備えたアナログ入力基板、ＣＰＵとＤ／Ａ変換器とを
   備えたアナログ出力基板、ＣＰＵと二値状態入力のため
   の入力バッファとを備えたデジタル入力基板及びＣＰＵ
   と二値制御出力のための出力レジスタとを備えたデジタ
   ル出力基板を有し、各基板毎にＣＰＵの定期的動作確認
   並びに、基準レベルのＡ／Ｄ変換入力、Ｄ／Ａ変換器出
   力のＡ／Ｄ変換読み取り、強制状態値の入力又は出力レ
   ジスタの出力読み取りによる自己診断を行い、これらの
   自己診断結果を上記インターフェース部及び制御モジュ
   ールに伝えることを特徴とする請求項１〜４いずれか記
   載のフレキシブル高速多重化リモート入出力システム。
6. 【請求項６】 上記拠点部は、アナログ入力のための複
   数段階の基準レベルを有し、これらの基準レベルのＡ／
   Ｄ変換値を用いてアナログ入力の自己較正を行うと共に
   自己診断を行うことを特徴とする請求項１〜５いずれか
   記載のフレキシブル高速多重化リモート入出力システ
   ム。
7. 【請求項７】 上記拠点部は、Ｄ／Ａ変換によってアナ
   ログ出力が複数段階の所定値になるデジタル較正値を予
   め計測し、これらの較正値によりデジタル値を補正して
   からＤ／Ａ変換することを特徴とする請求項１〜６いず
   れか記載のフレキシブル高速多重化リモート入出力シス
   テム。
8. 【請求項８】 上記通信路を挟む結合部及び拠点部は、
   互いに所定時間内に入出力信号のデータを受信するかど
   うかの監視及びそのデータの冗長検査により受信チェッ
   クを行うことを特徴とする請求項１〜７いずれか記載の
   フレキシブル高速多重化リモート入出力システム。
9. 【請求項９】 上記拠点部は、出力信号を固定の一系統
   のみ採用するか複数系統から択一採用するかを選択する
   単一／多重選択スイッチを有することを特徴とする請求
   項１〜８いずれか記載のフレキシブル高速多重化リモー
   ト入出力システム。