JPH1012477A - Lamination ceramics electronic component - Google Patents
Lamination ceramics electronic componentInfo
- Publication number
- JPH1012477A JPH1012477A JP16591896A JP16591896A JPH1012477A JP H1012477 A JPH1012477 A JP H1012477A JP 16591896 A JP16591896 A JP 16591896A JP 16591896 A JP16591896 A JP 16591896A JP H1012477 A JPH1012477 A JP H1012477A
- Authority
- JP
- Japan
- Prior art keywords
- max
- internal electrode
- ceramic
- electronic component
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、セラミック層を
介して複数の内部電極が積層されてなるセラミック積層
体を備える積層セラミック電子部品に関するもので、特
に、内部電極の厚みの適正化を図るための技術に関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer ceramic electronic component having a ceramic laminate in which a plurality of internal electrodes are laminated via a ceramic layer, and more particularly to a method for optimizing the thickness of internal electrodes. Technology.
【0002】[0002]
【従来の技術】図1には、この発明にとって興味ある積
層セラミック電子部品の一例としての積層セラミックコ
ンデンサのためのセラミック積層体1が示されている。
セラミック積層体1は、L方向寸法、W方向寸法および
T方向寸法を有している。図2には、図1に示したセラ
ミック積層体1のL方向寸法およびT方向寸法によって
規定されるLT面を研磨して、セラミック積層体1に備
える複数の内部電極2を露出させた状態が示されてい
る。2. Description of the Related Art FIG. 1 shows a ceramic laminate 1 for a multilayer ceramic capacitor as an example of a multilayer ceramic electronic component of interest to the present invention.
The ceramic laminate 1 has an L-direction dimension, a W-direction dimension, and a T-direction dimension. FIG. 2 shows a state in which a plurality of internal electrodes 2 provided on the ceramic laminate 1 are exposed by polishing the LT surface defined by the dimensions in the L and T directions of the ceramic laminate 1 shown in FIG. It is shown.
【0003】セラミック積層体1において、複数の内部
電極2は、セラミック層3を介して積層されている。こ
れら内部電極2には、セラミック積層体1の対向する端
面4および5のいずれか一方にまで引き出されるもの
と、いずれか他方にまで引き出されるものとがあり、こ
れらは交互に配置されている。このようなセラミック積
層体1を用いて積層セラミックコンデンサとするため、
セラミック積層体1の端面4および5をそれぞれ覆うよ
うに、図示しない外部電極が形成される。内部電極2
は、これら外部電極のいずれかに接続される。In a ceramic laminate 1, a plurality of internal electrodes 2 are laminated via a ceramic layer 3. Some of these internal electrodes 2 are drawn out to one of the opposing end faces 4 and 5 of the ceramic laminate 1, and others are drawn out to the other, and these are arranged alternately. In order to form a multilayer ceramic capacitor using such a ceramic laminate 1,
External electrodes (not shown) are formed so as to cover end surfaces 4 and 5 of ceramic laminate 1, respectively. Internal electrode 2
Are connected to any of these external electrodes.
【0004】上述したセラミック積層体1を得るため、
セラミック粉末と有機バインダ等の有機物とを含有する
セラミックグリーンシートが用意される。このセラミッ
クグリーンシートは、セラミック層3となるものであ
る。他方、内部電極2を形成するため、貴金属(白金、
パラジウム、銀、等)または卑金属(ニッケル、銅、
等)の粉末と有機物とを含有する導電性ペーストが用意
される。次いで、セラミックグリーンシート上に、導電
性ペーストを所定のパターンをもって付与する工程、お
よび、このような複数のセラミックグリーンシートを積
層する工程を経て、生のセラミック積層体1が得られ
る。In order to obtain the above-mentioned ceramic laminate 1,
A ceramic green sheet containing a ceramic powder and an organic substance such as an organic binder is prepared. This ceramic green sheet becomes the ceramic layer 3. On the other hand, noble metals (platinum,
Palladium, silver, etc.) or base metals (nickel, copper,
Etc.) and a conductive paste containing an organic substance. Next, a raw ceramic laminate 1 is obtained through a step of applying a conductive paste in a predetermined pattern on the ceramic green sheets and a step of laminating such a plurality of ceramic green sheets.
【0005】その後、この生のセラミック積層体1は、
まず、脱バインダ工程で脱脂され、有機物が除去され、
次いで、貴金属を含有する導電性ペーストの場合には、
酸化雰囲気下で、卑金属を含有する導電性ペーストの場
合には、還元雰囲気下で焼成される。[0005] Thereafter, the raw ceramic laminate 1 is
First, it is degreased in the binder removal process, organic matter is removed,
Next, in the case of a conductive paste containing a noble metal,
In the case of a conductive paste containing a base metal in an oxidizing atmosphere, firing is performed in a reducing atmosphere.
【0006】このようにして、焼成後のセラミック積層
体1が得られる。上述の焼成工程において、有機物が除
去された後は、導電性ペーストに含まれる金属粉末は7
00〜1100℃の温度範囲で焼結し、また、セラミッ
クグリーンシートに含まれるセラミック粉末は1200
〜1400℃の温度範囲で焼結する。そして、これらの
焼結時に、金属粉末およびセラミック粉末は、それぞ
れ、見掛け上、収縮する。In this way, a fired ceramic laminate 1 is obtained. In the above-described firing step, after the organic substances are removed, the metal powder contained in the conductive paste is reduced to 7%.
Sintered in a temperature range of 00 to 1100 ° C., and the ceramic powder contained in the ceramic green sheet is 1200
Sinter in a temperature range of 11400 ° C. At the time of sintering, the metal powder and the ceramic powder apparently shrink, respectively.
【0007】[0007]
【発明が解決しようとする課題】上述の金属粉末の収縮
度合いが大き過ぎる場合には、得られたセラミック積層
体1において、内部電極2の切れを引き起こし、有効な
電極面積が減少し、得られる静電容量が小さくなる、と
いう問題に遭遇する。When the degree of shrinkage of the above-mentioned metal powder is too large, the internal electrode 2 is cut off in the obtained ceramic laminate 1 and the effective electrode area is reduced. One encounters the problem of reduced capacitance.
【0008】他方、セラミックの収縮は、上述した金属
の収縮が完了した後から始まる。このセラミックの収縮
は、切れを引き起こした内部電極2を再び接続状態に回
復させるように作用するが、セラミックの収縮度合いが
小さいと、内部電極2を接続状態に回復させるには至ら
ず、静電容量の回復も望めない。On the other hand, the shrinkage of the ceramic starts after the above-described shrinkage of the metal is completed. The shrinkage of the ceramic acts to restore the internal electrode 2 that has caused the disconnection to the connected state again. However, if the degree of shrinkage of the ceramic is small, the internal electrode 2 cannot be restored to the connected state, and the electrostatic force cannot be restored. There is no hope of recovering the capacity.
【0009】そこで、この発明の目的は、内部電極の切
れを引き起こしにくくし、また、切れを引き起こした内
部電極の接続状態への回復をもたらしやすい条件を備え
る、積層セラミック電子部品を提供しようとすることで
ある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a multilayer ceramic electronic component that has a condition that makes it difficult for the internal electrode to be cut and that easily recovers the connection state of the internal electrode that has caused the cut. That is.
【0010】[0010]
【課題を解決するための手段】この発明は、セラミック
層を介して複数の内部電極が積層されてなるセラミック
積層体を備える積層セラミック電子部品に向けられるも
のであって、上述した技術的課題を解決するため、内部
電極の厚みの最大寸法をtMAX とし、同じく最小寸法を
tMIN としたとき、tMAX /tMIN が、tMAX /tMIN
≦10の範囲にあるように選んだことを特徴とするもの
である。SUMMARY OF THE INVENTION The present invention is directed to a multilayer ceramic electronic component having a ceramic laminate in which a plurality of internal electrodes are laminated via a ceramic layer. To solve the problem, when the maximum dimension of the thickness of the internal electrode is t MAX and the minimum dimension is t MIN , t MAX / t MIN becomes t MAX / t MIN.
The selection is made to be within the range of ≦ 10.
【0011】この発明において、好ましくは、tMAX が
tMAX ≦4.0μm、tMIN がtMIN ≧0.3μmの各
範囲にあるように選ばれる。[0011] In the present invention, preferably, t MAX is t MAX ≦ 4.0μm, t MIN is selected so that the respective ranges of t MIN ≧ 0.3 [mu] m.
【0012】[0012]
【発明の実施の形態】この発明は、セラミック層を介し
て複数の内部電極が積層されてなるセラミック積層体を
備える積層セラミック電子部品であれば、積層セラミッ
クコンデンサに限らず、たとえば積層セラミックバリス
タ等の他の積層セラミック電子部品にも等しく適用する
ことができる。以下に、この発明の実施形態の説明を、
前述した図1および図2に示したセラミック積層体1を
用いて構成される積層セラミックコンデンサに関連して
行なう。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention is not limited to a multilayer ceramic capacitor, but is applicable to a multilayer ceramic varistor and the like, as long as it is a multilayer ceramic electronic component having a ceramic laminate in which a plurality of internal electrodes are laminated via a ceramic layer. The present invention can be equally applied to other multilayer ceramic electronic components. Hereinafter, the description of the embodiment of the present invention,
This is performed in connection with the multilayer ceramic capacitor formed using the ceramic laminate 1 shown in FIGS. 1 and 2 described above.
【0013】図1に示したセラミック積層体1のLT面
を研磨して、セラミック積層体1の内部にある内部電極
2を露出させて示した図2において、円III で囲んだ部
分の拡大図が図3に示されている。図3に示すように、
任意の内部電極2の厚みを測定し、その厚みの最大寸法
をtMAX とし、同じく最小寸法をtMIN としたとき、t
MAX /tMIN が、tMAX /tMIN ≦10の範囲にあるよ
うに選ばれる。また、より好ましくは、tMAX がtMAX
≦4.0μm、tMIN がtMIN ≧0.3μmの各範囲に
あるように選ばれる。FIG. 2 is an enlarged view of a portion surrounded by a circle III in FIG. 2 in which the LT surface of the ceramic laminate 1 shown in FIG. 1 is polished to expose the internal electrodes 2 inside the ceramic laminate 1. Is shown in FIG. As shown in FIG.
When the thickness of an arbitrary internal electrode 2 is measured and the maximum dimension of the thickness is defined as t MAX and the minimum dimension is defined as t MIN , t
MAX / t MIN is chosen to be in the range t MAX / t MIN ≦ 10. Further, more preferably, t MAX is t MAX
≦ 4.0 μm, and t MIN is selected to be in each range of t MIN ≧ 0.3 μm.
【0014】このような内部電極2の厚みの最大寸法t
MAX および最小寸法tMIN に関する条件は、後述する実
験から求められたものであるが、この実験において、こ
れら条件が積層セラミックコンデンサの取得静電容量お
よびデラミネーション発生率と相関関係を有しているこ
とが見出されたのである。すなわち、実験により得られ
た積層セラミックコンデンサにおいて、取得静電容量に
関して優れていたものが、結果として、tMAX /tMIN
≦10、およびtMIN ≧0.3μmの各条件を満たし、
また、取得静電容量およびデラミネーション発生率に関
して優れていたものが、結果として、tMAX /tMIN ≦
10、およびtMAX ≦4.0μmの各条件を満たしてい
た。The maximum dimension t of the thickness of such an internal electrode 2
The conditions regarding MAX and the minimum dimension t MIN were obtained from experiments described later. In these experiments, these conditions have a correlation with the obtained capacitance and the delamination occurrence rate of the multilayer ceramic capacitor. It was found. That is, among the multilayer ceramic capacitors obtained by the experiment, those which were excellent with respect to the obtained capacitance, as a result, t MAX / t MIN
≦ 10, and t MIN ≧ 0.3 μm,
Moreover, what was excellent with respect to the acquired capacitance and the delamination occurrence rate, as a result, t MAX / t MIN ≦
10, and each condition of t MAX ≦ 4.0 μm was satisfied.
【0015】以下に説明する実験では、内部電極2を形
成するための導電性ペーストにおける金属含有率を変え
たり(実験例1)、セラミック層3を形成するためのセ
ラミックグリーンシートにおけるバインダ、可塑剤、分
散剤等を含む有機物の添加比率を変えたり(実験例2)
して、種々の積層セラミックコンデンサを製造し、これ
ら積層セラミックコンデンサの静電容量およびデラミネ
ーション発生率を評価するとともに、図2および図3に
示すように、内部電極2を露出させた状態として、t
MAX 、およびtMIN を測定し、かつtMAX /tMIN を求
めた。In the experiments described below, the metal content in the conductive paste for forming the internal electrodes 2 was changed (Experimental Example 1), and the binder and plasticizer in the ceramic green sheet for forming the ceramic layer 3 were used. Changing the addition ratio of organic substances including water, dispersants, etc. (Experimental example 2)
Then, various multilayer ceramic capacitors were manufactured, the capacitance and the delamination occurrence rate of these multilayer ceramic capacitors were evaluated, and as shown in FIGS. 2 and 3, the internal electrodes 2 were exposed, t
MAX and t MIN were measured and t MAX / t MIN was determined.
【0016】(実験例1)この実験例1は、内部電極を
形成するための導電性ペーストにおける金属含有率が、
経験則で45〜65wt%に選ばれていたが、これをベ
ースとして、結果から、内部電極の切れを生じない最適
値の範囲を決めようとするものである。(Experimental Example 1) In Experimental Example 1, the metal content in the conductive paste for forming the internal electrode was:
Although it was selected to be 45 to 65 wt% by empirical rules, based on this result, the range of the optimum value that does not cause disconnection of the internal electrode is determined from the result.
【0017】内部電極を形成するための導電性ペースト
における金属含有率〔wt%〕を、以下の表1に示すよ
うに、種々に変えて試料1〜11を作製し、得られた各
試料のtMIN 〔μm〕、tMAX 〔μm〕、tMAX /t
MIN 、静電容量の平均値〔nF〕およびばらつき
〔%〕、ならびにデラミネーション発生率〔%〕をそれ
ぞれ求め、かつ、総合評価を〇(良好)、△(あまり良
好でない)、×(不良)の3段階で示した。なお、セラ
ミックグリーンシートの有機物添加比率については、各
試料とも、13wt%と一定とした。Samples 1 to 11 were prepared by changing the metal content [wt%] in the conductive paste for forming the internal electrodes as shown in Table 1 below. t MIN [μm], t MAX [μm], t MAX / t
MIN , the average value [nF] and the variation [%] of the capacitance, and the delamination occurrence rate [%] are obtained, and the overall evaluation is 〇 (good), △ (not very good), × (bad). In three stages. The organic substance addition ratio of the ceramic green sheet was constant at 13 wt% for each sample.
【0018】[0018]
【表1】 [Table 1]
【0019】表1に示すように、試料1〜3では、t
MAX /tMIN が10を超えており、この場合には、小さ
な静電容量しか得られていない。特に、試料1および2
のように、tMAX /tMIN が10を大幅に超えるものに
ついては、静電容量がかなり小さく、総合評価が「×」
とされている。また、試料1〜3では、金属含有率が3
5wt%以下であり、そのため、tMIN が0.3μm未
満となっている。このことが、静電容量の低下を招く原
因となっていると考えられる。As shown in Table 1, in samples 1 to 3, t
MAX / t MIN exceeds 10, and in this case, only a small capacitance is obtained. In particular, samples 1 and 2
In the case of t MAX / t MIN greatly exceeding 10, as in the above, the capacitance is considerably small, and the overall evaluation is “×”.
It has been. In samples 1 to 3, the metal content was 3%.
5 wt% or less, so that t MIN is less than 0.3 μm. This is considered to be the cause of the decrease in capacitance.
【0020】これに対して、tMAX /tMIN ≦10とな
る試料4〜11については、大きな静電容量が得られて
おり、しかもそのばらつきも小さい。このことから、大
きな静電容量、すなわち所望の静電容量の確保のために
は、tMAX /tMIN ≦10の条件を満たすように、内部
電極のための導電性ペーストの金属含有量を選べばよい
ことがわかる。そして、tMIN に関しては、試料4〜1
1は、tMIN ≧0.3μmの条件を満たしている。On the other hand, for the samples 4 to 11 satisfying t MAX / t MIN ≦ 10, a large capacitance is obtained and the variation is small. From this, in order to secure a large capacitance, that is, a desired capacitance, the metal content of the conductive paste for the internal electrode can be selected so as to satisfy the condition of t MAX / t MIN ≦ 10. It turns out that it is good. For t MIN , samples 4-1
No. 1 satisfies the condition of t MIN ≧ 0.3 μm.
【0021】なお、試料10および11のように、金属
含有量が70wt%以上となると、内部電極とセラミッ
ク層との間での収縮率の差が大きくなり、デラミネーシ
ョンが発生する。特に、試料11のように、金属含有率
が80wt%になると、デラミネーション発生率が24
%にまで達し、総合評価は「×」となる。これら試料1
0および11のtMAX に注目すると、いずれも4.0μ
mを超えており、したがって、tMAX ≦4.0μmの条
件を満たすことがより好ましいといえる。When the metal content is 70 wt% or more, as in the samples 10 and 11, the difference in shrinkage between the internal electrode and the ceramic layer increases, and delamination occurs. In particular, when the metal content is 80 wt% as in Sample 11, the delamination occurrence rate is 24%.
%, And the overall evaluation is "x". These samples 1
Focusing on t MAX of 0 and 11, both 4.0 μm
m, and therefore it is more preferable to satisfy the condition of t MAX ≦ 4.0 μm.
【0022】これらのことから、内部電極のための導電
性ペーストの金属含有量は、試料4〜9のように、40
wt%〜65wt%の範囲にあることが好ましいといえ
る。From these facts, the metal content of the conductive paste for the internal electrode was 40% as in Samples 4 to 9.
It can be said that the content is preferably in the range of wt% to 65 wt%.
【0023】(実験例2)この実験例2は、セラミック
グリーンシート中の有機物量を増やすことによって、つ
まり、セラミックグリーンシートの密度を下げることに
よって、セラミックグリーンシートの収縮率を大きくす
れば、内部電極の切れを回復させ得ることを確認しよう
とするものである。(Experimental Example 2) In Experimental Example 2, if the shrinkage of the ceramic green sheet is increased by increasing the amount of organic substances in the ceramic green sheet, that is, by decreasing the density of the ceramic green sheet, It is intended to confirm that the cut of the electrode can be recovered.
【0024】セラミックグリーンシートにおける、バイ
ンダ、可塑剤および分散剤を含む有機物の添加比率〔w
t%〕を、以下の表2に示すように、種々に変えて試料
12〜24を作製し、得られた各試料のtMIN 〔μ
m〕、tMAX 〔μm〕、tMAX /tMIN 、静電容量の平
均値〔nF〕およびばらつき〔%〕、ならびにデラミネ
ーション発生率〔%〕をそれぞれ求め、かつ、総合評価
を〇(良好)、△(あまり良好でない)、×(不良)の
3段階で示した。なお、内部電極のための導電性ペース
トの金属含有率については、各試料とも、50wt%と
一定とした。In the ceramic green sheet, the addition ratio [w of an organic substance including a binder, a plasticizer and a dispersant]
t%] was varied as shown in Table 2 below to prepare samples 12 to 24, and t MIN [μ
m], t MAX [μm], t MAX / t MIN , the average value [nF] and variation [%] of the capacitance, and the delamination occurrence rate [%], respectively. ), Δ (not very good), and × (bad). The metal content of the conductive paste for the internal electrode was fixed at 50 wt% in each sample.
【0025】[0025]
【表2】 [Table 2]
【0026】表2に示すように、試料12〜24のすべ
てが、tMAX /tMIN ≦10の条件を満たしている。As shown in Table 2, all of the samples 12 to 24 satisfy the condition of t MAX / t MIN ≦ 10.
【0027】しかしながら、試料12および13のよう
に、tMIN が0.3μm未満となるものについては、静
電容量がかなり小さく、総合評価が「×」とされてい
る。また、tMIN が0.32μmとなる試料3について
も、静電容量が比較的小さく、総合評価が「△」とされ
ている。However, for samples 12 and 13 having t MIN less than 0.3 μm, the capacitance is considerably small and the overall evaluation is “x”. Also, the sample 3 having a t MIN of 0.32 μm has a relatively small capacitance, and the overall evaluation is “△”.
【0028】他方、試料22〜24のように、tMAX が
4.0μmを超えるものについては、デラミネーション
が発生している。ここで、デラミネーション発生率が1
%の試料22では総合評価が「△」とされ、デラミネー
ション発生率が8%および14%である試料23および
24では総合評価が「×」とされる。On the other hand, delamination has occurred in samples 22 to 24 having t MAX exceeding 4.0 μm. Here, the delamination occurrence rate is 1
%, The overall evaluation is “Δ”, and the samples 23 and 24 with delamination occurrence rates of 8% and 14% are “X”.
【0029】これに対して、試料15〜21は、十分な
静電容量が得られ、しかもそのばらつきも小さく、かつ
デラミネーションの発生もない。これらのことから、セ
ラミックグリーンシートの有機物添加比率は、試料15
〜21のように、10wt%〜16wt%の範囲にある
ことが好ましいといえる。On the other hand, the samples 15 to 21 have a sufficient capacitance, a small variation, and no delamination. From these facts, the organic substance addition ratio of the ceramic green sheet was in accordance with Sample 15
It can be said that it is preferable to be in the range of 10 wt% to 16 wt% as in the case of 21.
【0030】[0030]
【発明の効果】このように、この発明によれば、内部電
極のための導電性ペーストの金属含有率およびセラミッ
クグリーンシートの有機物添加比率を選んで、結果とし
て、tMAX /tMIN がtMAX /tMIN ≦10の範囲とな
るように、より好ましくは、この条件を満たした上で、
tMAX ≦4.0μm、およびtMIN ≧0.3μmとなる
ように、内部電極の厚みの最大寸法tMAX および最小寸
法tMIN に関する条件を選ぶことにより、所望の静電容
量が得られ、しかもそのばらつきも小さく、デラミネー
ションの発生が抑えられた、積層セラミック電子部品を
得ることができる。As described above, according to the present invention, the metal content of the conductive paste for the internal electrode and the organic material addition ratio of the ceramic green sheet are selected, and as a result, t MAX / t MIN becomes t MAX. / T MIN ≦ 10, more preferably, satisfying this condition.
A desired capacitance can be obtained by selecting conditions for the maximum size t MAX and the minimum size t MIN of the thickness of the internal electrode so that t MAX ≦ 4.0 μm and t MIN ≧ 0.3 μm. It is possible to obtain a multilayer ceramic electronic component in which the variation is small and the occurrence of delamination is suppressed.
【図1】この発明にとって興味ある積層セラミック電子
部品の一例としての積層セラミックコンデンサに備える
セラミック積層体1の外観を示す斜視図である。FIG. 1 is a perspective view showing the appearance of a ceramic laminate 1 provided in a multilayer ceramic capacitor as an example of a multilayer ceramic electronic component that is of interest to the present invention.
【図2】図1に示したセラミック積層体1のLT面を研
磨して内部電極2を露出させた状態を示す斜視図であ
る。FIG. 2 is a perspective view showing a state in which an LT surface of the ceramic laminate 1 shown in FIG. 1 is polished to expose an internal electrode 2;
【図3】図2の円III で囲んだ部分を示す拡大図であ
る。FIG. 3 is an enlarged view showing a portion surrounded by a circle III in FIG. 2;
1 セラミック積層体 2 内部電極 3 セラミック層 tMAX 内部電極の厚みの最大寸法 tMIN 内部電極の厚みの最小寸法DESCRIPTION OF SYMBOLS 1 Ceramic laminated body 2 Internal electrode 3 Ceramic layer t MAX Maximum dimension of internal electrode thickness t MIN Minimum dimension of internal electrode thickness
Claims (2)
積層されてなるセラミック積層体を備える積層セラミッ
ク電子部品において、 前記内部電極の厚みの最大寸法をtMAX とし、同じく最
小寸法をtMIN としたとき、tMAX /tMIN が、tMAX
/tMIN ≦10の範囲にあることを特徴とする、積層セ
ラミック電子部品。1. A multilayer ceramic electronic component comprising a ceramic laminate in which a plurality of internal electrodes are stacked via a ceramic layer, wherein the maximum dimension of the thickness of the internal electrodes is t MAX , and the minimum dimension is t MIN . Then, t MAX / t MIN becomes t MAX
/ T MIN ≦ 10, wherein the multilayer ceramic electronic component is characterized in that:
tMIN ≧0.3μmの各範囲にあることを特徴とする、
請求項1に記載の積層セラミック電子部品。2. The method according to claim 1, wherein t MAX is in a range of t MAX ≦ 4.0 μm, and t MIN is in a range of t MIN ≧ 0.3 μm.
The multilayer ceramic electronic component according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16591896A JPH1012477A (en) | 1996-06-26 | 1996-06-26 | Lamination ceramics electronic component |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16591896A JPH1012477A (en) | 1996-06-26 | 1996-06-26 | Lamination ceramics electronic component |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012477A true JPH1012477A (en) | 1998-01-16 |
Family
ID=15821494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16591896A Pending JPH1012477A (en) | 1996-06-26 | 1996-06-26 | Lamination ceramics electronic component |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012477A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102903519A (en) * | 2011-07-28 | 2013-01-30 | 三星电机株式会社 | Multilayer ceramic electronic component |
| JPWO2013175945A1 (en) * | 2012-05-24 | 2016-01-12 | 株式会社村田製作所 | Multilayer ceramic electronic components |
| KR20170094109A (en) * | 2017-08-03 | 2017-08-17 | 삼성전기주식회사 | Laminated ceramic electronic parts |
| KR20180034376A (en) * | 2018-03-28 | 2018-04-04 | 삼성전기주식회사 | Laminated ceramic electronic parts |
-
1996
- 1996-06-26 JP JP16591896A patent/JPH1012477A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102903519A (en) * | 2011-07-28 | 2013-01-30 | 三星电机株式会社 | Multilayer ceramic electronic component |
| JP2013030754A (en) * | 2011-07-28 | 2013-02-07 | Samsung Electro-Mechanics Co Ltd | Multilayer ceramic electronic component |
| US8488297B2 (en) | 2011-07-28 | 2013-07-16 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic electronic component |
| US9490069B2 (en) | 2011-07-28 | 2016-11-08 | Samsung Electro-Mechanics Co., Ltd. | Multilayer ceramic electronic component |
| JPWO2013175945A1 (en) * | 2012-05-24 | 2016-01-12 | 株式会社村田製作所 | Multilayer ceramic electronic components |
| KR20170094109A (en) * | 2017-08-03 | 2017-08-17 | 삼성전기주식회사 | Laminated ceramic electronic parts |
| KR20180034376A (en) * | 2018-03-28 | 2018-04-04 | 삼성전기주식회사 | Laminated ceramic electronic parts |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10176923B2 (en) | Ceramic electronic component and method of producing the same | |
| KR100745494B1 (en) | Laminate type ceramic electronic component and method of producing the same | |
| US10141114B2 (en) | Multi-layer ceramic capacitor and method of producing the same | |
| CN115512970A (en) | Ceramic electronic device | |
| JP5206440B2 (en) | Ceramic electronic components | |
| TWI270092B (en) | Stack capacitor and the manufacturing method thereof | |
| JP6769055B2 (en) | Manufacturing method of multilayer ceramic capacitors | |
| JP2024101063A (en) | Multilayer ceramic electronic component | |
| JPS63169014A (en) | Method of forming external electrode terminal of chip capacitor | |
| JP2014082435A (en) | Multi-layered ceramic electronic component and method of manufacturing the same | |
| KR20140147371A (en) | Multilayer ceramic electronic component | |
| KR20130111752A (en) | Conductive paste composition for internal electrode and multilayer ceramic electronic component containing the same | |
| WO2003073443A1 (en) | Method for manufacturing multilayer ceramic electronic component | |
| CN110808165B (en) | Multilayer ceramic electronic component and method for manufacturing the same | |
| JP2022105266A (en) | Laminated electronic component | |
| JP2019204817A (en) | Method of manufacturing multilayer ceramic electronic component | |
| JP3944144B2 (en) | Ceramic electronic component and method for manufacturing the same | |
| JPH11354374A (en) | Laminated ceramic electronic parts, manufacture thereof, and conductive paste for forming internal electrodes | |
| JPH1012477A (en) | Lamination ceramics electronic component | |
| JPH0582387A (en) | Manufacture of laminated ceramic capacitor | |
| JPH10270283A (en) | Manufacture of multilayer ceramic electronic component | |
| JPH08115845A (en) | Monolithic ceramic capacitors | |
| JP2000012375A (en) | Laminated ceramic electronic component | |
| JP3962714B2 (en) | Manufacturing method of ceramic electronic component | |
| JP2018195655A (en) | Method for manufacturing multilayer ceramic electronic component |