JPH10125080A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ブートブロック構成の半導体記憶装置にオート
消去モードを導入する場合に、オート消去に際して消去
対象となるブロック毎にブロックサイズに対応したブロ
ックアドレスを生成するとともにブロック内部のメモリ
セルを選択するためのブロック内部セルアドレスを発生
し得るアドレス回路系を実現する。 【解決手段】メモリセルアレイ１０が不均一なサイズを
含む複数個の分割ブロックＢＫ０〜ＢＫ１０に分割され
た半導体記憶装置において、メモリセルアレイのうちの
データ消去の対象となるセルアレイ領域の複数のブロッ
クをブロック単位としてブロック毎にシリアルに指定し
て自動的に消去させるオート消去に際して、消去対象と
なるブロック毎にブロックサイズに対応したブロックア
ドレスを生成するとともにブロック内部のメモリセルを
選択するためのブロック内部セルアドレスを発生させる
アドレス発生回路４３とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にメモリセルアレイの分割ブロックのサイズが
不均一なブートブロック構成を有する半導体記憶装置に
おけるアドレス発生回路に係り、例えばＮＯＲ型フラッ
シュＥＥＰＲＯＭのような一括消去型の電気的消去・再
書込み可能な半導体メモリなどに使用されるものであ
る。

【０００２】

【従来の技術】現在注目を集めているフラッシュＥＥＰ
ＲＯＭでは、書き替え可能なセルアレイ領域がブロック
単位に分割されている製品が多くなっている。さらに、
データの書込みや消去の処理をメモリチップ内部で自動
的に実行し、処理結果の良否（パスあるいはフェイル）
を表わす信号を出力して使用者に知らせるオート書込み
やオート消去の採用が主流となっている。

【０００３】このようなフラッシュＥＥＰＲＯＭであっ
て、記憶容量が１Ｍバイトや４Ｍバイトの従来の製品
は、セルアレイの分割ブロックのサイズが同じである均
等ブロック構成を有し、また、読み出し用の電源電圧Ｖ
ccを供給する通常の外部電源と書込み・消去用の電源電
圧Ｖpp（例えば１２Ｖ）を供給する書込み・消去専用の
外部電源を用いる二電源方式を採用している。この書込
み・消去専用の外部電源が全てのメモリセルを同時に消
去させるのに必要な電流供給能力を持たせることによ
り、消去させたい領域の複数のブロックをまとめて消去
させることも可能であった。

【０００４】ところで、最近のフラッシュＥＥＰＲＯＭ
では、セルアレイの分割ブロックのサイズが不均一であ
るブートブロック構成を有し、さらに、前記書込み・消
去専用の外部電源を用いない単一源方式を採用した製品
に対する要求が増えている。

【０００５】このような製品では、メモリに内蔵された
昇圧回路でデータ書き替え時に読み出し用電源電圧Ｖcc
以上の高電圧を発生させる必要があり、前記昇圧回路に
全てのメモリセルを同時に消去させるのに必要な電流供
給能力を持たせようとすると、昇圧回路の消費電力が非
常に大きくなるので、低消費電力が要求される製品に対
しては不利になる。

【０００６】そこで、上記昇圧回路の消費電力を抑制す
るためには、消去させたいセルアレイ領域をブロック単
位とし、消去させたい複数のブロックをブロック毎にシ
リアルに自動的に消去（オート消去）させればよい。

【０００７】しかし、ブートブロック構成のフラッシュ
ＥＥＰＲＯＭにオート消去モードを導入しようとする
と、消去させたい複数のブロックに不均一なサイズのブ
ロックが混在する場合があるので、オート消去に際して
消去させたい分割ブロックのサイズに応じてブロック内
部のメモリセルの選択アドレスを発生させるようにアド
レス回路系を工夫する必要がある。

【０００８】

【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたもので、ブートブロック構成の半導体記
憶装置にオート消去モードを導入する場合に、オート消
去に際して消去対象となるブロック毎にブロックサイズ
に対応したブロックアドレスを生成するとともにブロッ
ク内部のメモリセルを選択するためのブロック内部セル
アドレスを発生し得るアドレス回路系を有する半導体記
憶装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明の半導体記憶装置
は、不均一なサイズを含むように分割された複数個の分
割ブロックを有するメモリセルアレイと、前記メモリセ
ルアレイのうちのデータ消去の対象となるセルアレイ領
域の複数のブロックをブロック単位としてブロック毎に
シリアルに指定して自動的に消去させるオート消去に際
して、消去対象となるブロック毎にブロックサイズに対
応したブロックアドレスを生成するとともにブロック内
部のメモリセルを選択するためのブロック内部セルアド
レスを発生させるアドレス発生回路とを具備することを
特徴とする。

【００１０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るブートブロック（不均一分割ブロック）
構成を有する４ＭバイトＮＯＲ型フラッシュＥＥＰＲＯ
Ｍのパターンレイアウトの一例を示している。

【００１１】なお、本例のフラッシュＥＥＰＲＯＭは、
外部電源から供給される読み出し動作用の電圧を昇圧し
て書込み・消去用の電圧を生成する昇圧回路を内蔵した
単一源方式と、データを消去の対象となるセルアレイ領
域の複数のブロックをブロック単位としてブロック毎に
シリアルに指定して自動的に消去させるオート消去モー
ドを採用している。

【００１２】そして、本発明では、オート消去に際し
て、消去対象となるブロック毎にブロックサイズに対応
したブロックアドレスを生成するとともにブロック内部
のメモリセルを選択するためのブロック内部セルアドレ
スを発生させるアドレス発生機能を有する。

【００１３】図１において、メモリセルアレイ１０は、
それぞれ６４Ｋバイトの７個のブロックＢＫ０〜ＢＫ６
に分割されており、３２Ｋバイトの１個のブロックＢＫ
７と、１６Ｋバイトの１個のブロックＢＫ１０と、それ
ぞれ８Ｋバイトの２個のブロックＢＫ８、ＢＫ９とに分
割されている。

【００１４】この場合、ブロックＢＫ０〜ＢＫ３はロウ
方向に並んで第１の領域１０１を形成しており、残りの
ブロックＢＫ４〜ＢＫ１０はロウ方向に並んで第２の領
域１０２を形成している。

【００１５】前記第１の領域１０１の各ブロックＢＫ０
〜ＢＫ３のロウ選択を二重ワード線方式により行うため
の構成として、第１の領域１０１のロウ方向の一端側に
第１のメインロウデコーダ１１１が配置され、各ブロッ
クＢＫ０〜ＢＫ３のロウ方向の一端側に第１のサブロウ
デコーダ１２１が配置されている。

【００１６】同様に、前記第２の領域１０２の各ブロッ
クＢＫ４〜ＢＫ１０のロウ選択を二重ワード線方式によ
り行うための構成として、第２の領域１０２のロウ方向
の一端側に第２のメインロウデコーダ１１２が配置さ
れ、各ブロックＢＫ４〜ＢＫ１０のロウ方向の一端側に
第２のサブロウデコーダ１２２が配置されている。

【００１７】また、第１の領域１０１の各ブロックＢＫ
０〜ＢＫ３と第２の領域１０２の各ブロックＢＫ４〜Ｂ
Ｋ１０とはカラム方向に並んでおり、上記両領域間にお
いて、第１の領域１０１のカラム方向の一端側には第１
のカラムセレクタ１３１が配置され、第２の領域１０２
のカラム方向の一端側には第２のカラムセレクタ１３２
が配置され、上記両カラムセレクタ間にカラムデコーダ
１４が配置されている。

【００１８】図２は、図１中のメモリセルアレイ１０に
おけるノア接続されたセル群の一部を取り出して示して
いる。１本のビット線ＢＬに複数のＥＥＰＲＯＭセル用
の積層ゲート構造を有するＭＯＳトランジスタＱの各ド
レインが共通接続されており、上記複数のトランジスタ
Ｑの各制御ゲートに複数のワード線ＷＬが対応して接続
されており、上記複数のトランジスタＱの各ソースが共
通ソース線ＳＬに接続されている。

【００１９】図３は、図１のフラッシュＥＥＰＲＯＭに
おけるブロックアドレスの割り付けの一例を示してい
る。図３において、それぞれ６４Ｋバイトの７個のブロ
ックＢＫ０〜ＢＫ６のブロック選択を行うためのブロッ
クアドレスとして、１８ビットのアドレス信号Ａ17〜Ａ
0 のうちの上位３ビットＡ17〜Ａ15の組み合わせが使用
され、これらのブロック内セルの選択を行うためのブロ
ック内部セルアドレスとして残りの１５ビットＡ14〜Ａ
0 が使用される。

【００２０】３２Ｋバイトの１個のブロックＢＫ７の選
択を行うためのブロックアドレスとして上位４ビットＡ
17〜Ａ14の組み合わせ（Ａ17〜Ａ15は全て“１”、Ａ14
は“０”）が使用され、そのブロック内セルの選択を行
うためのブロック内部セルアドレスとして残りの１４ビ
ットＡ13〜Ａ0 が使用される。

【００２１】１６Ｋバイトの１個のブロックＢＫ１０の
選択を行うためのブロックアドレスとして上位５ビット
Ａ17〜Ａ13の組み合わせ（Ａ17〜Ａ13が全て“１”）が
使用され、そのブロック内セルの選択を行うためのブロ
ック内部セルアドレスとして残りの１３ビットＡ12〜Ａ
0 が使用される。

【００２２】それぞれ８Ｋバイトの２個のブロックＢＫ
８、ＢＫ９の選択を行うためのブロックアドレスとして
上位６ビットＡ17〜Ａ12の組み合わせ（Ａ17〜Ａ14は全
て“１”、Ａ13は“０”、Ａ12は“０”または“１”）
が使用され、これらのブロック内セルの選択を行うため
のブロック内部セルアドレスとして残りの１２ビットＡ
11〜Ａ0 が使用される。

【００２３】図４は、図１のフラッシュＥＥＰＲＯＭの
オート消去モードにおけるシーケンスの一例を示すフロ
ーチャートである。まず、消去させたいブロックについ
て、ブロック内の１ワード単位での書込み処理・書込み
ベリファイ処理を全てのアドレスに対して実行するよう
に繰り返す。この書込み・ベリファイ処理は、図２中に
示したようなノア接続を有するＮＯＲ型フラッシュＥＥ
ＰＲＯＭに対して消去を行う際にセルの過消去が生じる
ことを予防するための処理である。

【００２４】次に、消去させたいセルアレイ領域をブロ
ック単位とし、消去させたいブロック毎に１ワード単位
での消去処理・消去ベリファイ処理を全てのアドレスに
対して実行するように繰り返すことにより、消去させた
い複数のブロックをブロック毎にシリアルに自動的に消
去する。

【００２５】この際、図１のフラッシュＥＥＰＲＯＭに
おけるアドレス回路系は、消去対象となるブロック毎に
ブロックサイズに対応したブロックアドレスを生成する
とともにブロック内部のメモリセルを選択するためのブ
ロック内部セルアドレスを自動的に発生させる機能を有
する。

【００２６】図５は、図１のフラッシュＥＥＰＲＯＭに
おけるアドレス回路系を示すブロック図である。アドレ
ス入力端子（パッド）４１に外部から入力する外部アド
レス信号はアドレスバッファ回路４２に入力する。

【００２７】アドレス発生回路４３は、前記メモリセル
アレイのうちのデータ消去の対象となるセルアレイ領域
の複数のブロックに対してブロック単位としてブロック
毎にシリアルに指定して自動的に消去させるオート消去
に際して、消去対象となるブロック毎にブロックサイズ
に対応したブロックアドレスを生成するとともにブロッ
ク内部のメモリセルを選択するためのブロック内部セル
アドレスを発生させるものであり、本例ではアドレスカ
ウンタ５１、ロジック回路５２およびアドレス合成回路
５３により構成されている。

【００２８】前記アドレスバッファ回路４２から出力す
るアドレス信号とアドレス発生回路４３から出力するア
ドレス信号とは選択回路４４に入力し、通常動作時には
アドレスバッファ回路４２から出力するアドレス信号が
選択され、オート消去動作時にはアドレス発生回路４３
から出力するアドレス信号が選択され、この選択された
アドレス信号はアドレスデコーダ（前記各ロウデコー
ダ、カラムデコーダ）に入力する。

【００２９】図６は、図５中のアドレス発生回路４３の
一例を示す回路図である。図７は、図６中のアドレスカ
ウンタ５１の出力信号の一部、ロジック回路５２の内部
論理信号の一部、アドレス合成回路５３の出力信号の一
部の論理レベルと消去指定されたブロックとの対応関係
の一例を示す図である。

【００３０】前記アドレスカウンタ５１は、１９段のフ
リップフロップ回路ＦＦ０〜ＦＦ１８からなり、カウン
ト動作に伴って出力信号ＡC18 〜ＡC0がオール“０”か
らオール“１”まで変化する。

【００３１】ロジック回路５２は、上記アドレスカウン
タ５１の出力信号のうち所定の上位ビット信号ＡC18 〜
ＡC12 を処理し、消去対象となるブロックのブロックサ
イズに応じて固定のブロックアドレスを出力するもので
ある。

【００３２】アドレス合成回路５３は、前記ロジック回
路５２から出力する固定のブロックアドレス信号を上位
ビットとし、前記アドレスカウンタ５１の出力信号のう
ちの可変の所定の下位ビット信号からなる前記ブロック
内部セルアドレスを下位ビットとしてアドレス信号ＡDD
17〜ＡDD0 を合成するものである。

【００３３】次に、図６中のロジック回路５２の構成お
よび動作を詳細に説明する。前記アドレス信号ＡC17 お
よびＡC18 は二入力ノアゲート６１に入力し、このノア
ゲート６１の出力がインバータ６２により反転されて論
理信号ＡL17 となり、この論理信号ＡL17 が二段のイン
バータ６３、６４により波形整形された後にアドレス信
号ＡDD17として使用される。

【００３４】前記アドレス信号ＡC16 およびＡC18 は二
入力ノアゲート６５に入力し、このノアゲート６５の出
力がインバータ６６により反転されて論理信号ＡL16 と
なり、この論理信号ＡL16 が二段のインバータ６７、６
８により波形整形された後にアドレス信号ＡDD16として
使用される。

【００３５】前記アドレス信号ＡC15 およびＡC18 は二
入力ノアゲート６９に入力し、このノアゲート６９の出
力はインバータ７０により反転されて論理信号ＡL15 と
なり、この論理信号ＡL15 が二段のインバータ７１、７
２により波形整形された後にアドレス信号ＡDD15として
使用される。

【００３６】第１のアドレス切替回路９１は、消去指定
されたブロックに応じて後述するように生成される論理
信号ＢL14 が制御信号として入力し、前記アドレス信号
ＡC14 および後述するように生成される論理信号ＡL14
のいずれかを選択する。

【００３７】この場合、上記論理信号ＡL14 は、消去指
定されたブロックがＢＫ７である場合には論理レベルが
“０”、消去指定されたブロックがＢＫ８〜ＢＫ１０の
いずれかである場合には論理レベルが“１”になる。

【００３８】また、前記論理信号ＢL14 は、消去指定さ
れたブロックがＢＫ０〜ＢＫ６のいずれかである場合に
は論理レベルが“１”になって可変のアドレス信号ＡC1
4 を選択し、消去指定されたブロックがＢＫ７〜ＢＫ１
０のいずれかである場合には論理レベルが“０”になっ
て論理信号ＡL14 を選択し、この選択された出力がアド
レス信号ＡDD14として使用される。

【００３９】なお、前記論理信号ＡL14 を生成する回路
は、前記アドレス信号ＡC18 を波形整形する二段のイン
バータ７３、７４と、この二段のインバータの出力をさ
らに波形整形する二段のインバータ７５、７６とを有す
る。

【００４０】また、前記論理信号ＢL14 を生成する回路
は、前記論理信号ＡL17 、ＡL16 、ＡL15 が入力する三
入力ナンドゲート７７と、このナンドゲート７７の出力
を波形整形する二段のインバータ７８、７９とを有す
る。

【００４１】第２のアドレス切替回路９２は、消去指定
されたブロックに応じて後述するように生成される論理
信号ＢL13 が制御信号として入力し、前記アドレス信号
ＡC13 および後述するように生成される論理信号ＡL13
のいずれかを選択する。

【００４２】この場合、上記論理信号ＡL13 は、消去指
定されたブロックがＢＫ８〜ＢＫ９のいずれかである場
合には論理レベルが“０”、消去指定されたブロックが
ＢＫ１０である場合には論理レベルが“１”になる。

【００４３】また、前記論理信号ＢL13 は、消去指定さ
れたブロックがＢＫ０〜ＢＫ７のいずれかである場合に
は論理レベルが“１”になって可変のアドレス信号ＡC1
3 を選択し、消去指定されたブロックがＢＫ８〜ＢＫ１
０のいずれかである場合には論理レベルが“０”になっ
て論理信号ＡL13 を選択し、この選択された出力がアド
レス信号ＡDD13として使用される。

【００４４】前記論理信号ＡL13 を生成する回路は、前
記アドレス信号ＡC16 およびＡC18が入力する二入力ナ
ンドゲート８０と、このナンドゲート８０の出力を反転
するインバータ８１と、このインバータ８１の出力を波
形整形する二段のインバータ８２、８３とを有する。

【００４５】また、前記論理信号ＢL13 を生成する回路
は、前記アドレス信号ＡC18 を波形整形する前記二段の
インバータ７３、７４の出力が入力するインバータ８４
と、前記論理信号ＡL17 、ＡL16 、ＡL15 が入力する前
記三入力ナンドゲート７７の出力が入力する前記インバ
ータ７８と、前記２つのインバータ８４、７８の各出力
が入力する二入力ナンドゲート８５と、このナンドゲー
ト８５の出力Ｂ16および前記論理信号ＡL14 が入力する
二入力ノアゲート８６とを有する。

【００４６】第３のアドレス切替回路９３は、消去指定
されたブロックに応じて後述するように生成される論理
信号ＢL12 が制御信号として入力し、前記アドレス信号
ＡC12 および後述するように生成される論理信号ＡL12
のいずれかを選択する。

【００４７】この場合、上記論理信号ＡL12 は、消去指
定されたブロックがＢＫ８である場合には論理レベルが
“０”、消去指定されたブロックがＢＫ９である場合に
は論理レベルが“１”になる。

【００４８】また、前記論理信号ＢL12 は、消去指定さ
れたブロックがＢＫ０〜ＢＫ７、ＢＫ１０のいずれかで
ある場合には論理レベルが“１”になって可変のアドレ
ス信号ＡC12 を選択し、消去指定されたブロックがＢＫ
８、ＢＫ９のいずれかである場合には論理レベルが
“０”になって論理信号ＡL12 を選択し、この選択され
た出力がアドレス信号ＡDD12として使用される。

【００４９】前記論理信号ＡL12 を生成する回路は、前
記アドレス信号ＡC15 およびＡC18が入力する前記二入
力ナンドゲート８７と、このナンドゲート８７の出力を
反転するインバータ８８と、このインバータ８８の出力
を波形整形する二段のインバータ８９、９０とを有す
る。

【００５０】また、前記論理信号ＢL12 を生成する回路
は、前記論理信号ＡL17 、ＡL16 、ＡL15 が入力する前
記三入力ナンドゲート７７と、このナンドゲート７７の
出力が入力する前記インバータ７８と、前記アドレス信
号ＡC16 およびＡC18 が入力する前記二入力ナンドゲー
ト８０と、このこのナンドゲート８０の出力が入力する
前記インバータ８１と、このインバータ８１の出力が入
力するインバータ９４と、前記アドレス信号ＡC18 を波
形整形する前記二段のインバータ７３、７４の出力およ
び前記２つのインバータ７８、９４の各出力が入力する
三入力ナンドゲート９５とを有する。

【００５１】次に、図５中のアドレス発生回路４３の動
作について、図６および図７を参照しながら説明する。
前記アドレスカウンタ５１の出力信号ＡC17 〜ＡC0が変
化している間に、ブロックアドレスＡDD17〜ＡDD15の組
み合わせに応じてブロックＢＫ０〜ＢＫ６を順次指定
し、この時の前記ブロック内部セルアドレスＡDD14〜Ａ
DD0 として上記アドレスカウンタ５１の出力信号のうち
の下位ビット信号ＡC14 〜ＡC0を出力する。

【００５２】次に、前記アドレスカウンタ５１の出力信
号ＡC18 が“０”から“１”に変化した後にアドレスカ
ウンタ５１の出力信号ＡC17 〜ＡC0が変化している間
に、ブロックアドレスＡDD17〜ＡDD12の組み合わせに応
じてブロックＢＫ７〜ＢＫ１０を順次指定し、この時の
前記ブロック内部セルアドレスＡDD13〜ＡDD0 あるいは
ＡDD12〜ＡDD0 あるいはＡDD11〜ＡDD0 として前記アド
レスカウンタ５１の出力信号のうちの下位ビット信号Ａ
C13 〜ＡC0あるいはＡC12 〜ＡC0あるいはＡC11〜ＡC
を出力する。

【００５３】図８は、図５中のアドレスカウンタ回路の
一段分を取り出して一例を示しており、この回路自体は
よく知られているのでその詳細な説明は省略する。図９
は、図５中のアドレス切替回路の１つを取り出して一例
を示しており、この回路自体はよく知られているのでそ
の詳細な説明は省略する。

【００５４】

【発明の効果】上述したように本発明によれば、ブート
ブロック構成の半導体記憶装置にオート消去モードを導
入する場合に、オート消去に際して消去対象となるブロ
ック毎にブロックサイズに対応したブロックアドレスを
生成するとともにブロック内部のメモリセルを選択する
ためのブロック内部セルアドレスを発生し得るアドレス
回路系を有する半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るブートブロッ
ク構成を有する４ＭバイトＮＯＲ型フラッシュＥＥＰＲ
ＯＭのパターンレイアウトの一例を示すブロック図。

【図２】図１中のメモリセルアレイにおけるノア接続さ
れたセル群の一部を取り出して示す回路図。

【図３】図１のフラッシュＥＥＰＲＯＭにおけるブロッ
クアドレスの割り付けの一例を示す図。

【図４】図１のフラッシュＥＥＰＲＯＭのオート消去モ
ードにおけるシーケンスの一例を示すフローチャート。

【図５】図１のフラッシュＥＥＰＲＯＭにおけるアドレ
ス回路系を示すブロック図。

【図６】図５中のアドレス発生回路の一例を示す回路
図。

【図７】図６中のアドレスカウンタの出力信号、ロジッ
ク回路の内部信号の論理レベルと消去指定されたブロッ
クとの対応関係の一例を示す図。

【図８】図５中のアドレスカウンタ回路の一段分を取り
出して一例を示す回路図。

【図９】図５中のアドレス切替回路の１つを取り出して
一例を示す回路図。

【符号の説明】

１０…メモリセルアレイ、 １０１…第１の領域、 １０２…第２の領域、 １１１…第１のメインロウデコーダ、 １１２…第２のメインロウデコーダ、 １２１…第１のサブロウデコーダ、 １２２…第２のサブロウデコーダ、 １３１…第１のカラムセレクタ、 １３２…第２のカラムセレクタ、 １４…カラムデコーダ、 ＢＫ０〜ＢＫ１０…分割ブロック、 ４１…アドレス入力端子（パッド）、 ４２…アドレスバッファ回路、 ４３…アドレス発生回路、 ４４…選択回路、 ５１…アドレスカウンタ、 ５２…ロジック回路、 ５３…アドレス合成回路、 ９１〜９３…アドレス切替回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 不均一なブロックサイズを含むように分
   割された複数個の分割ブロックを有するメモリセルアレ
   イと、 前記メモリセルアレイのうちのデータ消去の対象となる
   セルアレイ領域の複数のブロックをブロック単位として
   ブロック毎にシリアルに指定して自動的に消去させるオ
   ート消去に際して、前記消去対象となるブロック毎にブ
   ロックサイズに対応したブロックアドレスを生成すると
   ともにブロック内部のメモリセルを選択するためのブロ
   ック内部セルアドレスを発生させるアドレス発生回路と
   を具備することを特徴とする半導体記憶装置。
2. 【請求項２】 さらに、アドレス入力端子に外部から入
   力する外部アドレス信号が入力するアドレス入力バッフ
   ァ回路と、 前記アドレス入力バッファ回路から出力するアドレス信
   号と前記アドレス発生回路から出力するアドレス信号と
   が入力し、通常動作時には前記アドレス入力バッファ回
   路から出力するアドレス信号を選択し、オート消去動作
   時にはアドレス発生回路から出力するアドレス信号を選
   択する選択回路と、 前記選択回路で選択されたアドレス信号が入力するアド
   レスデコーダとを具備することを特徴とする請求項１に
   記載の半導体記憶装置。
3. 【請求項３】 前記アドレス発生回路は、複数ビットの
   アドレス信号を生成するためのアドレスカウンタと、 前記アドレスカウンタの出力信号のうち所定の上位ビッ
   ト信号を処理し、消去対象となるブロックのブロックサ
   イズに応じてブロックアドレスを出力するロジック回路
   と、 前記ロジック回路から出力する固定のブロックアドレス
   信号を上位ビットとし、前記アドレスカウンタの出力信
   号のうちの可変の所定の下位ビット信号からなる前記ブ
   ロック内部セルアドレスを下位ビットとして合成するア
   ドレス合成回路とを具備することを特徴とする請求項１
   または２記載の半導体記憶装置。
4. 【請求項４】 前記ロジック回路は、消去対象となるブ
   ロックのブロックサイズに応じて、所定の論理レベルに
   設定される論理信号または前記アドレスカウンタから出
   力する複数ビットのアドレス信号のうちで前記不均一な
   ブロックサイズに関連するビット信号を選択する切替回
   路を具備することを特徴とする請求項３記載の半導体記
   憶装置。
5. 【請求項５】 前記半導体記憶装置はフラッシュＥＥＰ
   ＲＯＭであり、 前記メモリセルアレイは、前記複数個の分割ブロックの
   一部がロウ方向に並んで配置された第１の領域および前
   記複数個の分割ブロックのうちの残りの分割ブロックが
   ロウ方向に並ぶとともに前記第１の領域とはカラム方向
   に並んで配置された第２の領域に区分されており、 さらに、前記第１の領域において各ブロックのロウ方向
   の一端側に対応して配置された複数個の第１のサブロウ
   デコーダと、前記第１の領域のロウ方向の一端側に配置
   された第１のメインロウデコーダと、前記第２の領域に
   おいて各ブロックのロウ方向の一端側に対応して配置さ
   れた複数個の第２のサブロウデコーダと、前記第２の領
   域のロウ方向の一端側に配置された第２のメインロウデ
   コーダと、前記第１の領域および第２の領域の領域間に
   おいて前記第１の領域のカラム方向の一端側に配置され
   た第１のカラムセレクタおよび前記第２の領域のカラム
   方向の一端側に配置された第２のカラムセレクタと、前
   記第１のカラムセレクタおよび第２のカラムセレクタの
   間に配置されたセンスアンプと、外部電源から供給され
   る読み出し動作用の電圧を昇圧して書込み・消去用の電
   圧を生成する昇圧回路とを具備することを特徴とする請
   求項１乃至４のいずれか１項に記載の半導体記憶装置。