JPH1012566A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1012566A JPH1012566A JP15972496A JP15972496A JPH1012566A JP H1012566 A JPH1012566 A JP H1012566A JP 15972496 A JP15972496 A JP 15972496A JP 15972496 A JP15972496 A JP 15972496A JP H1012566 A JPH1012566 A JP H1012566A
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Abstract
(57)【要約】
【課題】 コンタクトホールの形成に際しその下部の拡
散領域へのオーバーエッチングを防ぎ、拡散領域のコン
タクト付近からの電気的リークや拡散領域の抵抗増大が
抑えられた半導体装置を提供する。 【解決手段】 半導体基板上の、エッチングレートが異
なる複数の絶縁膜からなる多層膜に接続孔を形成する工
程を有する半導体装置の製造方法において、前記多層膜
の中でエッチングレートが大きく異なる膜を先にエッチ
ングして該膜にコンタクトサイズより大きめの窓を形成
し、その後にエッチングレートがほぼ等しい他の複数の
膜を同時にエッチングして接続孔を形成することを特徴
とする半導体装置の製造方法。
散領域へのオーバーエッチングを防ぎ、拡散領域のコン
タクト付近からの電気的リークや拡散領域の抵抗増大が
抑えられた半導体装置を提供する。 【解決手段】 半導体基板上の、エッチングレートが異
なる複数の絶縁膜からなる多層膜に接続孔を形成する工
程を有する半導体装置の製造方法において、前記多層膜
の中でエッチングレートが大きく異なる膜を先にエッチ
ングして該膜にコンタクトサイズより大きめの窓を形成
し、その後にエッチングレートがほぼ等しい他の複数の
膜を同時にエッチングして接続孔を形成することを特徴
とする半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に微細なコンタクトホールの開
孔方法に特徴がある半導体装置の製造方法に関する。
その製造方法に関し、特に微細なコンタクトホールの開
孔方法に特徴がある半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造は、まず、半導
体基板（１）上に、ゲート酸化膜（２）及びゲート電極
（３）を形成した後、イオン注入により拡散領域（４）
を形成する。次に、この拡散領域、ゲート酸化膜、及び
該ゲート電極が形成された基板上にＣＶＤ法によってシ
リコン酸化膜（５）を厚さ５００Å程度に成膜し、その
上にＬＰ−ＣＶＤ法等によってシリコン窒化膜（６）を
厚さ５００Å程度に成膜する。この窒化膜は、素子の信
頼性、特に水分等の浸入による素子特性の変動を防止す
るために設けている。続いてこの上に、ＣＶＤ法等によ
りＢＰＳＧ膜などの下地絶縁膜（９）を厚さ８０００Å
程度に成膜する（図２（ａ））。次いで、ＣＭＰ法また
はＳＯＧ（ｓｉｌｉｃａｔｅ ｏｆ ｇｌａｓｓ）塗布
膜形成−エッチバック法などの平坦化技術によって、こ
の下地絶縁膜上を平坦化する。
体基板（１）上に、ゲート酸化膜（２）及びゲート電極
（３）を形成した後、イオン注入により拡散領域（４）
を形成する。次に、この拡散領域、ゲート酸化膜、及び
該ゲート電極が形成された基板上にＣＶＤ法によってシ
リコン酸化膜（５）を厚さ５００Å程度に成膜し、その
上にＬＰ−ＣＶＤ法等によってシリコン窒化膜（６）を
厚さ５００Å程度に成膜する。この窒化膜は、素子の信
頼性、特に水分等の浸入による素子特性の変動を防止す
るために設けている。続いてこの上に、ＣＶＤ法等によ
りＢＰＳＧ膜などの下地絶縁膜（９）を厚さ８０００Å
程度に成膜する（図２（ａ））。次いで、ＣＭＰ法また
はＳＯＧ（ｓｉｌｉｃａｔｅ ｏｆ ｇｌａｓｓ）塗布
膜形成−エッチバック法などの平坦化技術によって、こ
の下地絶縁膜上を平坦化する。
【０００３】次に、リソグラフィーにより、所望のコン
タクトパターンを有するレジスト（７）を形成し（図２
（ｂ））、これをマスクとして下地絶縁膜にドライエッ
チングを行いコンタクトホール（接続孔）を形成した
後、レジストを剥離する。その後、微細化に伴いマージ
ンをとることが厳しくなる拡散領域−コンタクト領域マ
ージンを確保するために、コンタクト領域へイオン注入
を行い、コンタクトイオン注入領域（８）を形成する
（図２（ｃ））。これは、拡散領域のコンタクト付近か
らの電気的リークの防止、および拡散領域の抵抗の低減
を目的としている。
タクトパターンを有するレジスト（７）を形成し（図２
（ｂ））、これをマスクとして下地絶縁膜にドライエッ
チングを行いコンタクトホール（接続孔）を形成した
後、レジストを剥離する。その後、微細化に伴いマージ
ンをとることが厳しくなる拡散領域−コンタクト領域マ
ージンを確保するために、コンタクト領域へイオン注入
を行い、コンタクトイオン注入領域（８）を形成する
（図２（ｃ））。これは、拡散領域のコンタクト付近か
らの電気的リークの防止、および拡散領域の抵抗の低減
を目的としている。
【０００４】最後に、第１の配線層（１０）をスパッタ
により形成し（図２（ｄ））、リソグラフィー及びドラ
イエッチング技術により、所望の第１の配線層のパター
ンを形成する。
により形成し（図２（ｄ））、リソグラフィー及びドラ
イエッチング技術により、所望の第１の配線層のパター
ンを形成する。
【０００５】
【発明が解決しようとする課題】上記の半導体装置の製
造方法では、コンタクトホールを、下地絶縁膜・窒化膜
・酸化膜を同時にエッチングして形成している。しかし
その際、シリコン窒化膜のエッチングレートが遅いため
（シリコン酸化膜のエッチングレートの１／３程度）、
シリコン窒化膜の膜厚のバラツキに対してエッチング時
間を長くし、開口マージンを大きくする必要がある。例
えば、下地絶縁膜の厚さが８０００Åで、シリコン窒化
膜の厚さが４００〜６００Åの間でばらつくとすると、
下地絶縁膜を基準として約８％（２００Å／８０００Å
×３×１００％）のエッチング量差が生じる。さらに、
パターン依存性すなわちマイクロローディング効果によ
る大面積パターンと小面積パターン間のシリコン窒化膜
のエッチングレート差が約２〜５倍になることを考慮す
ると１６〜４０％のオーバーエッチング量となる。ま
た、Ｓｉと酸化膜との選択比が１：１０程度であり、上
記例においては拡散領域が約１３０〜３２０Å削られる
ことになり、拡散領域のコンタクト付近からのリーク電
流や拡散領域の抵抗が増大するという問題があった。
造方法では、コンタクトホールを、下地絶縁膜・窒化膜
・酸化膜を同時にエッチングして形成している。しかし
その際、シリコン窒化膜のエッチングレートが遅いため
（シリコン酸化膜のエッチングレートの１／３程度）、
シリコン窒化膜の膜厚のバラツキに対してエッチング時
間を長くし、開口マージンを大きくする必要がある。例
えば、下地絶縁膜の厚さが８０００Åで、シリコン窒化
膜の厚さが４００〜６００Åの間でばらつくとすると、
下地絶縁膜を基準として約８％（２００Å／８０００Å
×３×１００％）のエッチング量差が生じる。さらに、
パターン依存性すなわちマイクロローディング効果によ
る大面積パターンと小面積パターン間のシリコン窒化膜
のエッチングレート差が約２〜５倍になることを考慮す
ると１６〜４０％のオーバーエッチング量となる。ま
た、Ｓｉと酸化膜との選択比が１：１０程度であり、上
記例においては拡散領域が約１３０〜３２０Å削られる
ことになり、拡散領域のコンタクト付近からのリーク電
流や拡散領域の抵抗が増大するという問題があった。
【０００６】そこで本発明の目的は、コンタクトホール
の形成に際しその下部の拡散領域へのオーバーエッチン
グを防ぎ、拡散領域のコンタクト付近からの電気的リー
クや拡散領域の抵抗増大が抑えられた半導体装置、及び
その製造方法を提供することである。
の形成に際しその下部の拡散領域へのオーバーエッチン
グを防ぎ、拡散領域のコンタクト付近からの電気的リー
クや拡散領域の抵抗増大が抑えられた半導体装置、及び
その製造方法を提供することである。
【０００７】
【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。
を達成するために種々の検討を重ねた結果、本発明を完
成した。
【０００８】第１の発明は、半導体基板上に、エッチン
グレートが異なる複数の絶縁膜からなる多層膜を有し、
該多層膜に接続孔を有する半導体装置であって、前記多
層膜の中でエッチングレートが大きく異なる膜はコンタ
クトサイズより大きい開口部を有し、該開口部の内部に
はエッチングレートがほぼ等しい他の複数の膜の一部が
設けられ、前記接続孔はエッチングレートがほぼ等しい
他の複数の膜に設けられていることを特徴とする半導体
装置に関する。
グレートが異なる複数の絶縁膜からなる多層膜を有し、
該多層膜に接続孔を有する半導体装置であって、前記多
層膜の中でエッチングレートが大きく異なる膜はコンタ
クトサイズより大きい開口部を有し、該開口部の内部に
はエッチングレートがほぼ等しい他の複数の膜の一部が
設けられ、前記接続孔はエッチングレートがほぼ等しい
他の複数の膜に設けられていることを特徴とする半導体
装置に関する。
【０００９】第２の発明は、多層膜が、シリコン酸化
膜、及び該シリコン酸化膜とエッチングレートが大きく
異なるシリコン窒化膜あるいはシリコン窒化酸化膜を含
む第１の発明の半導体装置に関する。
膜、及び該シリコン酸化膜とエッチングレートが大きく
異なるシリコン窒化膜あるいはシリコン窒化酸化膜を含
む第１の発明の半導体装置に関する。
【００１０】第３の発明は、半導体基板上の、エッチン
グレートが異なる複数の絶縁膜からなる多層膜に接続孔
を形成する工程を有する半導体装置の製造方法におい
て、前記多層膜の中でエッチングレートが大きく異なる
膜を先にエッチングし、その後にエッチングレートがほ
ぼ等しい他の複数の膜を同時にエッチングして接続孔を
形成することを特徴とする半導体装置の製造方法に関す
る。
グレートが異なる複数の絶縁膜からなる多層膜に接続孔
を形成する工程を有する半導体装置の製造方法におい
て、前記多層膜の中でエッチングレートが大きく異なる
膜を先にエッチングし、その後にエッチングレートがほ
ぼ等しい他の複数の膜を同時にエッチングして接続孔を
形成することを特徴とする半導体装置の製造方法に関す
る。
【００１１】第４の発明は、半導体基板上の、エッチン
グレートが異なる複数の絶縁膜からなる多層膜に接続孔
を形成する工程を有する半導体装置の製造方法におい
て、前記多層膜の中でエッチングレートが大きく異なる
膜を先にエッチングして該膜にコンタクトサイズより大
きめの窓を形成し、その後にエッチングレートがほぼ等
しい他の複数の膜を同時にエッチングして接続孔を形成
することを特徴とする半導体装置の製造方法に関する。
グレートが異なる複数の絶縁膜からなる多層膜に接続孔
を形成する工程を有する半導体装置の製造方法におい
て、前記多層膜の中でエッチングレートが大きく異なる
膜を先にエッチングして該膜にコンタクトサイズより大
きめの窓を形成し、その後にエッチングレートがほぼ等
しい他の複数の膜を同時にエッチングして接続孔を形成
することを特徴とする半導体装置の製造方法に関する。
【００１２】第５の発明は、多層膜が、シリコン酸化
膜、及び該シリコン酸化膜とエッチングレートが大きく
異なるシリコン窒化膜あるいはシリコン窒化酸化膜を含
む第３又は第４の発明の半導体装置の製造方法に関す
る。
膜、及び該シリコン酸化膜とエッチングレートが大きく
異なるシリコン窒化膜あるいはシリコン窒化酸化膜を含
む第３又は第４の発明の半導体装置の製造方法に関す
る。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を挙げ
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１４】実施形態１ 図１（ａ）〜（ｄ）は、本発明の一実施形態を断面図に
より示したＣＭＯＳＦＥＴの製造工程図である。まず、
公知の技術を用いて、半導体基板（１）上を熱酸化によ
りゲート酸化し、その上にゲート電極材料をスパッタ
し、次いでリソグラフィー及びドライエッチング技術に
よりゲート酸化膜（２）及びゲート電極（３）を形成す
る。その後、イオン注入により深さ１０００Å程度の拡
散領域（４）を形成する。次に、この拡散領域、ゲート
酸化膜、及び該ゲート電極が形成された基板上にＣＶＤ
法によってシリコン酸化膜（５）を厚さ５００Å程度に
成膜し、その上にＬＰ−ＣＶＤ法等によってＳｉ3Ｎ4シ
リコン窒化膜（６）を厚さ５００Å程度に成膜する。続
いてレジスト（７）を塗布する（図１（ａ））。
より示したＣＭＯＳＦＥＴの製造工程図である。まず、
公知の技術を用いて、半導体基板（１）上を熱酸化によ
りゲート酸化し、その上にゲート電極材料をスパッタ
し、次いでリソグラフィー及びドライエッチング技術に
よりゲート酸化膜（２）及びゲート電極（３）を形成す
る。その後、イオン注入により深さ１０００Å程度の拡
散領域（４）を形成する。次に、この拡散領域、ゲート
酸化膜、及び該ゲート電極が形成された基板上にＣＶＤ
法によってシリコン酸化膜（５）を厚さ５００Å程度に
成膜し、その上にＬＰ−ＣＶＤ法等によってＳｉ3Ｎ4シ
リコン窒化膜（６）を厚さ５００Å程度に成膜する。続
いてレジスト（７）を塗布する（図１（ａ））。
【００１５】このレジストにリソグラフィーによって、
０．５μｍ角のコンタクトホールの形成パターンより
０．１〜０．２μｍ程度オーバーサイズの窓を開けるた
めのパターニングを行い、次いで窓開けした領域のシリ
コン窒化膜をウェット或いはドライエッチング技術によ
り除去する。ここで、コンタクトサイズより大きめの窓
を形成するのは、コンタクトホールの開孔時にシリコン
窒化膜がコンタクト内に存在しないようにするためであ
り、目ズレマージンを考慮したためである。
０．５μｍ角のコンタクトホールの形成パターンより
０．１〜０．２μｍ程度オーバーサイズの窓を開けるた
めのパターニングを行い、次いで窓開けした領域のシリ
コン窒化膜をウェット或いはドライエッチング技術によ
り除去する。ここで、コンタクトサイズより大きめの窓
を形成するのは、コンタクトホールの開孔時にシリコン
窒化膜がコンタクト内に存在しないようにするためであ
り、目ズレマージンを考慮したためである。
【００１６】さらに、拡散層からのリーク電流および拡
散領域の抵抗を下げるために、例えば、ＮＭＯＳであれ
ばＰ（リン）等を、ＰＭＯＳであればＢＦ3を、それぞ
れ加速電圧７０ＫｅＶ（５００Åの酸化膜を透過する程
度の加速電圧）、ドーズ量１Ｅ１５ｃｍ-2程度でイオン
注入を行い、その後、レジストの剥離を行う（図１
（ｂ））。
散領域の抵抗を下げるために、例えば、ＮＭＯＳであれ
ばＰ（リン）等を、ＰＭＯＳであればＢＦ3を、それぞ
れ加速電圧７０ＫｅＶ（５００Åの酸化膜を透過する程
度の加速電圧）、ドーズ量１Ｅ１５ｃｍ-2程度でイオン
注入を行い、その後、レジストの剥離を行う（図１
（ｂ））。
【００１７】この上に、ＣＶＤ法等によりＢＰＳＧ膜な
どの下地絶縁膜（９）を厚さ８０００Åに成膜する（図
１（ｃ））。その後、ＣＭＰ法またはＳＯＧ塗布膜形成
−エッチバック法等の平坦化技術により、この下地絶縁
膜上を平坦化する。
どの下地絶縁膜（９）を厚さ８０００Åに成膜する（図
１（ｃ））。その後、ＣＭＰ法またはＳＯＧ塗布膜形成
−エッチバック法等の平坦化技術により、この下地絶縁
膜上を平坦化する。
【００１８】次に、リソグラフィー及びドライエッチン
グ技術により下地絶縁膜にコンタクトホールを形成す
る。
グ技術により下地絶縁膜にコンタクトホールを形成す
る。
【００１９】最後に第１の配線層（１０）をスパッタに
より形成し（図１（ｄ））、リソグラフィー及びドライ
エッチング技術により、所望の第１の配線層のパターン
を形成する。
より形成し（図１（ｄ））、リソグラフィー及びドライ
エッチング技術により、所望の第１の配線層のパターン
を形成する。
【００２０】実施形態２ 本実施形態は、実施形態１におけるシリコン窒化膜
（６）の代わりに、厚さ５００ÅのＳｉＯＮ膜を設けた
以外は、実施形態１と同様にして製造した。
（６）の代わりに、厚さ５００ÅのＳｉＯＮ膜を設けた
以外は、実施形態１と同様にして製造した。
【００２１】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法は、エッチングレートの異なる
膜に先に窓を形成し、その後に、エッチングレ−トがほ
ぼ同じである多層膜をエッチングしてコンタクトホール
を形成するため、コンタクトホール下部の拡散領域への
オーバーエッチングを抑えることができる。その結果、
拡散領域のコンタクト付近からのリーク電流が低減さ
れ、及び拡散領域の抵抗が低減された半導体装置を得る
ことができる。また、半導体装置の微細化に必要である
コンタクトイオン注入領域を形成している場合でもＰＲ
数は増加しない。さらに、本発明の製造方法によれば歩
留まりも向上する。
の半導体装置の製造方法は、エッチングレートの異なる
膜に先に窓を形成し、その後に、エッチングレ−トがほ
ぼ同じである多層膜をエッチングしてコンタクトホール
を形成するため、コンタクトホール下部の拡散領域への
オーバーエッチングを抑えることができる。その結果、
拡散領域のコンタクト付近からのリーク電流が低減さ
れ、及び拡散領域の抵抗が低減された半導体装置を得る
ことができる。また、半導体装置の微細化に必要である
コンタクトイオン注入領域を形成している場合でもＰＲ
数は増加しない。さらに、本発明の製造方法によれば歩
留まりも向上する。
【００２２】また、本発明の半導体装置はその構成によ
り、コンタクトホールの形成に際し、その下部の拡散領
域にダメージを与えず、電気的リークや拡散領域の抵抗
増大を抑えることができる。
り、コンタクトホールの形成に際し、その下部の拡散領
域にダメージを与えず、電気的リークや拡散領域の抵抗
増大を抑えることができる。
【図１】本発明の半導体装置の製造工程図である。
【図２】従来の半導体装置の製造工程図である。
１ 半導体基板 ２ ゲート酸化膜 ３ ゲート電極 ４ 拡散領域 ５ シリコン酸化膜 ６ シリコン窒化膜 ７ レジスト ８ コンタクトイオン注入領域 ９ 下地絶縁膜 １０ 第１の配線
Claims (5)
- 【請求項１】 半導体基板上に、エッチングレートが異
なる複数の絶縁膜からなる多層膜を有し、該多層膜に接
続孔を有する半導体装置であって、前記多層膜の中でエ
ッチングレートが大きく異なる膜はコンタクトサイズよ
り大きい開口部を有し、該開口部の内部にはエッチング
レートがほぼ等しい他の複数の膜の一部が設けられ、前
記接続孔はエッチングレートがほぼ等しい他の複数の膜
に設けられていることを特徴とする半導体装置。 - 【請求項２】 多層膜が、シリコン酸化膜、及び該シリ
コン酸化膜とエッチングレートが大きく異なるシリコン
窒化膜あるいはシリコン窒化酸化膜を含む請求項１記載
の半導体装置。 - 【請求項３】 半導体基板上の、エッチングレートが異
なる複数の絶縁膜からなる多層膜に接続孔を形成する工
程を有する半導体装置の製造方法において、前記多層膜
の中でエッチングレートが大きく異なる膜を先にエッチ
ングし、その後にエッチングレートがほぼ等しい他の複
数の膜を同時にエッチングして接続孔を形成することを
特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板上の、エッチングレートが異
なる複数の絶縁膜からなる多層膜に接続孔を形成する工
程を有する半導体装置の製造方法において、前記多層膜
の中でエッチングレートが大きく異なる膜を先にエッチ
ングして該膜にコンタクトサイズより大きめの窓を形成
し、その後にエッチングレートがほぼ等しい他の複数の
膜を同時にエッチングして接続孔を形成することを特徴
とする半導体装置の製造方法。 - 【請求項５】 多層膜が、シリコン酸化膜、及び該シリ
コン酸化膜とエッチングレートが大きく異なるシリコン
窒化膜あるいはシリコン窒化酸化膜を含む請求項３又は
４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15972496A JPH1012566A (ja) | 1996-06-20 | 1996-06-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15972496A JPH1012566A (ja) | 1996-06-20 | 1996-06-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012566A true JPH1012566A (ja) | 1998-01-16 |
Family
ID=15699900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15972496A Pending JPH1012566A (ja) | 1996-06-20 | 1996-06-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012566A (ja) |
-
1996
- 1996-06-20 JP JP15972496A patent/JPH1012566A/ja active Pending
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