JPH10125794A

JPH10125794A - Ｉｄｄｑ異常を有する故障ブロック特定化方式

Info

Publication number: JPH10125794A
Application number: JP8297599A
Authority: JP
Inventors: Katsu Sanada; 克眞田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-10-18
Filing date: 1996-10-18
Publication date: 1998-05-15
Anticipated expiration: 2016-10-18
Also published as: JP3161345B2

Abstract

(57)【要約】【課題】出力端子異常の有無に関係なく故障個所を絞り
込むことが可能となり、各種の故障モードを有する、リ
ーク電流値の大きさに関係ない故障箇所を絞り込むこと
が可能とするＣＭＯＳＬＳＩの故障箇所の特定化方式の
提供。【解決手段】基本的論理回路記（ブロック）述によるＬ
ＳＩの論理回路情報と、Ｉｄｄｑ異常が発生する論理動
作テストベクタ情報を用いて、各ブロック毎に演算処理
を行いながら故障ブロックを絞り込み、さらに故障ブロ
ックの位置を規格化してＬＳＩ画面上に表示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＭＯＳ（相補型Ｍ
ＯＳ）半導体集積回路（ＬＳＩ）の故障箇所検出技術に
関し、特に、静止状態電源電流の発生有無のテストベク
タにおける内部回路の論理状態を比較することにより故
障ブロックを抽出し、当該箇所を表示することにより故
障箇所を特定化する方式に関する。

【０００２】

【従来の技術】ＣＡＤ（計算機支援型設計）を利用した
シミュレーションに基づくＬＳＩの故障個所を絞り込む
という従来の方法は、ＬＳＩの出力端子における異常の
発生に関する情報をもとに、故障箇所を推定するもので
あった。

【０００３】その第１の方法は、故障辞書（Fault Dict
ionary）の作成による故障シミュレーションを行うもの
であり、この方法はＬＳＩの内部回路の各ブロックに故
障を定義しながら、異常が発覚する出力端子、出力値、
そしてテストパターン番号を、実際の故障品のデータと
比較することにより、故障個所を推定するものである。

【０００４】より詳細には、図２２に示すように、ＬＳ
Ｉを構成するブロックに故障を定義した回路と、正常な
回路間の論理シミュレーションによる論理を比較するこ
とにより、実際の故障品での異常発生出力端子、出力
値、そしてテストパターン番号の一致を比べることによ
り故障定義位置を抽出する。すなわち、図２２を参照し
て、故障定義1502を導入したＬＳＩの論理接続情報1503
に対して、テストベクタ1504を入力して論理シミュレー
ション1501を行い、正常なＬＳＩの論理接続情報1505に
対して同一のテストベクタ1504を入力して論理シミュレ
ーション1501′を行い、双方の論理シミュレーション結
果を比較手段1506で比較し、不一致の場合に、故障定義
1502にて定義した故障が検出される。

【０００５】第２の方法は、「バックトレース方法」と
称するもので、異常が発覚した出力端子、出力値、そし
てテストパターン番号をもとに、出力端子から入力端子
方向へ論理を逆にトレースする方法である。すなわち、
ＬＳＩの入力端子より所定の信号を入力したとき、出力
端子から出力する信号が期待値と異なっていたとき、そ
の出力値と期待値との相違を利用して、出力端子側から
入力端子側へ向かって内部に拡散していく信号中から故
障を伝搬している信号を抽出し、故障個所を推定し、そ
の箇所に故障を定義して、再度、論理シミュレーション
を行うことにより、実際の故障との一致を検証する方法
である。

【０００６】そして、ＬＳＩの故障箇所の特定化するに
は、ＬＳＩの複数の出力異常箇所を調査し、これらの組
み合わせにより、疑似故障信号を限定しながら、故障箇
所を絞り込んでいくのが一般的であった。

【０００７】

【発明が解決しようとする課題】しかしながら、上記し
た従来の方法は、いずれも、被検出対象のＬＳＩにおけ
る電気回路の論理構成を理解した上でなければ、故障箇
所を絞り込めないため、以下の問題があった。

【０００８】まず、第１の方法である故障辞書作成によ
り故障シミュレーション方法にて扱える故障モデルは、
単一縮退故障（Ｓtuck-at-0、Ｓtuck-at-1）のみであ
り、多重縮退故障やオープン故障はシミュレーションで
きないため、故障モードの特定化という点からは、一般
的ではなかった（すなわち検出可能な故障範囲が単一縮
退故障のみとされ汎用性に乏しい）。

【０００９】なぜならば、故障シミュレーションにて扱
う故障は、モデル化された論理故障のみだからである。

【００１０】さらに、この第１の方法においては、ＬＳ
Ｉの回路を構成するすべての信号線に対して、故障を定
義していかなければならないため、膨大なデータ量とな
り、実用的ではなかった。

【００１１】すなわち、定義する故障数（Ｖ０）はＬＳ
Ｉを構成する回路素子数（Ｌ）の３乗から４乗に比例す
ると言われている。

【００１２】

【数１】

【００１３】また第２の方法である、バックトレース方
法は、出力端子異常の情報のみをデータとして使用する
ため、回路内部にいくつの故障が発生しているか判断す
ることができず、従って、多重故障は扱えない。

【００１４】仮に多重値が判明したとしても、出力端子
での情報だけからは、どの出力情報が各故障箇所に対応
するか見当がつかないため、バックトレースによる膨大
な疑似故障のみが検出されることになり、絞り込みは全
くの不可能とされている。

【００１５】さらにバックトレース方法は、回路内部の
順序回路の存在が大きな問題となっている。

【００１６】論理回路は、大きく分けて、２つの回路か
ら構成される。すなわち順序回路と組み合わせ回路であ
る。

【００１７】順序回路間に挟まれた組み合わせ回路を１
つの独立した回路と考えて、その独立系の中で出力から
入力側へバックトレースしながら故障を伝搬していると
思われる信号を、シミュレーションにより、ある程度抽
出することはできるが、順序回路はフィードバックルー
プを考慮しなければならないため、故障を伝搬する信号
を抽出することは困難である。

【００１８】すなわち、順序回路において、“ある時刻
における出力の論理は、それ以前の時刻に印加された入
力情報に依存する回路”であるため、順序回路に入力す
る信号がフィードバックループとして構成されていた
時、問題となる。

【００１９】より詳細には、図２３を参照して、例えば
順序回路ＳＣ１の出力端子に出力する信号の経路は、そ
のタイミングを（ｎ）とした時、順序回路ＳＣ１の入力
信号としては、タイミング（ｎ−１）における信号が入
力しており、さらに、その入力信号は、フィードバック
ループを構成する順序回路ＳＣ１自身の出力に依存して
いる。さらに、順序回路ＳＣ１の入力信号は、タイミン
グ（ｎ−２）における入力信号にも依存するという複雑
な関係となる。

【００２０】従って、タイミング（ｎ）において、組み
合わせ回路1中に故障を検出しても、その状態は、順序
回路の入力のタイミングにあたる（ｎ−１）におけるパ
ターンに依存しており、さらにその状態は再度、前段の
組み合わせ回路を介した順序回路自身に依存してくる。

【００２１】すなわち、論理に注目したバックトレース
検証は、上述したようなフィードバックの組み合わせが
複数個存在した時、各順序回路間に存在する組み合わせ
回路は故障の伝搬を何度も繰り返すため、故障の伝搬追
跡が困難となり、現状では実用化は不可能とされてい
る。

【００２２】このため、バックトレース方法は、その手
法のみで、故障箇所や故障ブロックを絞り込むことを諦
め、替わってＥＢＴ（Ｅlectron Ｂeam Ｔester；電子
ビームテスタ）のような、物理解析方法とリンクさせ
た、非接触による電位コントラスト像や論理動作波形の
取得により、疑似故障箇所を故障候補から消去してい
く、という方法を採らざるを得なかったというのが、実
状である。

【００２３】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、ＣＭＯＳＬＳＩに
おいて、出力端子異常の有無に関係なく、故障個所を特
定化することを可能とする故障箇所特定化方法を提供す
ることにある。

【００２４】また本発明は、各種の故障モードを有す
る、リーク電流値の大きさに関係ない故障箇所を絞り込
むことを可能とし、さらに最終的に絞り込まれた故障内
蔵ブロックの位置を瞬時に識別でき、故障原因を迅速に
解析できるようにした故障箇所特定化方式を提供するこ
ともその目的としている。

【００２５】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＬＳＩにて発生したＩｄｄｑ異常を有す
る故障ブロックを抽出する抽出手段と、抽出された前記
故障ブロックの位置を表示する手段と、を有する、こと
を特徴とする。

【００２６】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。まず、本発明の原理を説明する。ＣＭＯＳ
論理回路は、回路内部に物理欠陥を有すると、一般的傾
向として、“Ｉｄｄｑ（Ｑuiesent Ｖdd Ｓupply Ｃurr
ent）”と称する、静止状態電源電流に異常値が現れ
る。このＩｄｄｑ異常は、ＬＳＩ回路内部の物理故障を
外部に顕在化させるシグナル（信号）とみなすことがで
きる。このＩｄｄｑの詳細は、例えば本発明者による論
文（Ｍ.Ｓanada, “Ｅvaluation and Ｄetection of Ｃ
ＭＯＳ−ＬＳＩ with Ａbnormal Ｉddq”Ｍicroelectro
nics and Ｒeliability,Ｖol.35, Ｎo.3, pp.619-629,
1995）の記載が参照される。本発明は、ＣＭＯＳ論理回
路の上述した性質を利用して完成されたものである。

【００２７】通常、ゲートアレイ品に代表されるＡＳＩ
Ｃ（Ａpplication Ｓpecific Ｉntegrated Ｃircuits）
は、予め用意された「ブロック」と称する基本的な論理
を構成する回路を組み合わせることにより、所望の電気
回路（電子回路）を構成することにより、実現されてい
る。

【００２８】そして、本発明は、その好ましい実施の形
態において、ＣＭＯＳＬＳＩにおける故障箇所の絞り込
み方法に、上述した設計方法を利用したものであり、Ｌ
ＳＩの入力端子より入力するテストベクタに従って変化
する、「ブロック」と称するＬＳＩを構成する基本的論
理回路単位での論理動作情報と、そのテストベクタ毎に
「Ｉｄｄｑ」と称するＬＳＩの論理動作の静止状態での
リーク電流の値が所定値を超えるテストベクタ番号を用
いて、ブロック毎に各ブロックに、後述される演算処理
を行うことにより、Ｉｄｄｑ異常を含有する故障ブロッ
ク抽出し、該故障ブロックを、ＬＳＩ全体像中の該当配
置箇所に表示するものである。

【００２９】そして、上記各ブロック毎の論理動作状態
は、ＬＳＩの入力端子より入力するテストベクタに同期
して変化する各ブロック毎の論理をシミュレーションに
より抽出した、テストベクタ毎の各ブロックの入力の論
理の組合せからなる。

【００３０】ブロック毎に故障ブロックを抽出する論理
演算処理は、回路の種類、すなわち、組合せ回路と順序
回路において異なる。

【００３１】まず、組合せ回路における演算処理につい
ては、各ブロック毎に、Ｉｄｄｑ異常が発生するテスト
ベクタ番号と、Ｉｄｄｑ異常が発生しないテストベクタ
番号におけるテストベクタの比較において、これらのテ
ストベクタ間に一致がみられないブロックを故障ブロッ
クとして、抽出することにより、故障ブロックを抽出す
る。

【００３２】順序回路における演算処理は、各ブロック
毎に、テストベクタ毎に検出されるＩｄｄｑ異常が連続
して発生するテストベクタ番号におけるテストベクタ群
とＩｄｄｑ異常が発生しない任意の連続したテストベク
タ番号におけるテストベクタ間の比較において、それら
のテストベクタ群に一致がみられないブロックを故障ブ
ロックとして抽出する。

【００３３】さらに、本発明は、その好ましい実施の形
態において、故障ブロックの抽出は、組合せ回路と順序
回路とを分離し、大規模な回路に対しては、組合せ回路
と順序回路を分離を保ちながら、階層別の分割を行うこ
とにより、大規模から中規模、そして基本的論理回路単
位にまで故障ブロック候補を絞り込んでいくものであ
る。

【００３４】次に、本発明は、その好ましい実施の形態
において、故障ブロックをＬＳＩ全体像中の該当配置箇
所に表示する表示方法として、ＬＳＩを構成するブロッ
クにおいてブロック内の回路素子群、及び、これらの回
路素子群を接続する配線をすべて囲む最小の矩形を、当
該ブロックのサイズとして、予め定められた各ブロック
の原点座標を、ＬＳＩ上に配置された各ブロックの物理
座標に、一致させることにより、上述した演算処理によ
り抽出された故障ブロックを、ＬＳＩ上の該当する箇所
に表示させる。

【００３５】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。

【００３６】上記したように、ＣＭＯＳ論理回路は回路
内部に物理欠陥を有すると、一般的傾向として“Ｉｄｄ
ｑ（Ｑuiesent Ｖdd Ｓupply Ｃurrent）”と称する論
理の静止状態における電源電流に異常値が現れる。

【００３７】図１は、ＬＳＩにおいて物理故障の存在に
より貫通電流が発生する様子を模式的に示した図であ
る。すなわち、ＬＳＩの内部に物理故障が存在すると、
任意のテストベクタにより設定された論理により、その
物理故障を介して、又は、物理故障の影響を受けて、高
位側電源Ｖｄｄから低位側電源ＧＮＤへの貫通電流が発
生する。

【００３８】そして、この物理故障を介した論理が、テ
ストベクタの進行と共に、出力端子へ伝搬して、出力異
常が発生するモードと、出力異常が発生しないモード
の、２種類のモードがある。

【００３９】この違いは、図２に示すように、物理故障
を介して発生するＩｄｄｑ異常箇所の回路の出力論理
が、スレッショールド値（Ｖｔｈ）に対して、高いか低
いかに、よるものである。すなわち、図２（ｂ）に示す
ように、出力“Ｌ”の期待値に対して、Ｉｄｄｑ異常回
路（図２（ｃ）参照）の出力（ＯＵＴ）の電圧値（ロウ
レベル出力電圧ＶＯＬ）が、スレッショールド値（Ｖｔ
ｈ）よりも低ければ、正常論理として出力へ伝搬し、Ｉ
ｄｄｑ異常回路のロウレベル出力電圧値（ＶＯＬ）がス
レッショールド値（Ｖｔｈ）よりも高ければ、論理異常
として出力端子へ伝搬し、出力異常として検出される。

【００４０】また図２（ａ）に示すように、出力“Ｈ”
期待値に対して、Ｉｄｄｑ異常回路（図２（ｃ）参照）
の出力値（ハイレベル出力電圧ＶＯＨ）が、スレッショ
ールド値（Ｖｔｈ）よりも低ければ、論理異常として出
力端子へ伝搬し、出力異常として検出され、Ｉｄｄｑ異
常回路のハイレベル出力電圧値（ＶＯＨ）がスレッショ
ールド値（Ｖｔｈ）よりも高ければ、正常論理として出
力へ正常伝搬する。

【００４１】本実施例においては、これら両モードに対
して、有効な故障箇所の絞り込み方法を実現したもので
あり、このＩｄｄｑ異常現象を利用して故障発生箇所を
特定化する。

【００４２】通常、ゲートアレイ品に代表されるＡＳＩ
Ｃ（Ａpplication Ｓpecific Ｉntegrated Ｃircuits）
の設計は予め準備された“ブロック”と称する基本的な
論理を構成する回路を組み合わせることにより所望の電
気回路を実現する設計方法である。

【００４３】このようなＡＳＩＣのＣＭＯＳ回路内部に
存在する故障箇所の絞り込みは、テストベクタ毎に変化
する各ブロックの論理シミュレーション情報と、Ｉｄｄ
ｑ異常を発生させるテストベクタ番号を用いることで可
能となる。以下に詳細に説明する。

【００４４】図３は、本発明の一実施例におけるＩｄｄ
ｑ異常を有する故障ブロックの表示方式を模式的に示し
た図である。パーソナルコンピュータ（「ＰＣ」とい
う）又はエンジニアリングワークステーション（「ＥＷ
Ｓ」という）等の計算機システム３５のＣＲＴ等ディス
プレイ装置の画面３４上に表示されたＬＳＩ３２の全体
図は、以下に説明する論理情報と、テストベクタ情報
と、を入力することにより、テストベクタ情報の変化に
応じて、同期して変化する、各ブロックの論理情報に沿
って絞り込まれていく、疑似故障ブロックが規格化され
て表示され、テストベクタの進捗とともに疑似故障ブロ
ックの候補が絞られていく様子をモニタできる。

【００４５】内部回路を構成する各ブロックの規格化表
示について、図４を参照して説明する。

【００４６】まずＬＳＩを構成する各ブロックのサイズ
は、当該ブロックを構成する半導体素子群と、これらの
素子群を接続することにより電気回路を構成する、配線
の最外領域を、矩形として囲ったサイズである。そし
て、この規格化された各ブロックの原点は、設計方針に
おいて、任意箇所が決定されており、またＬＳＩの設計
において、各ブロックの配置情報が決定されるため、規
格化された各ブロックは、ＬＳＩ上に容易に割り当てる
ことが可能である。図４（ｂ）は、図４（ａ）におい
て、ブロック内の回路素子群及びこれらの回路素子群を
接続する配線をすべて囲む最小の矩形（規格化されたブ
ロックに対応）を示している。

【００４７】図５は、本発明の一実施例において、故障
ブロックを絞り込む処理フローを模式的に示す図であ
る。

【００４８】図５を参照すると、ＬＳＩ５１０の論理動
作をテストするために準備されたテストベクタ５０１
は、テストベクタ毎に変化する、ＬＳＩ５１０を構成す
る各ブロック毎の論理情報とテストベクタ毎のＩｄｄｑ
異常の有無情報を検出するために用いられる。

【００４９】まず、テストベクタ毎に変化する各ブロッ
クの論理情報は、ＬＳＩ回路検証のための論理シミュレ
ーション５０２により抽出される。論理シミュレーショ
ン５０２はＬＳＩの入力端子から入力するテストベクタ
５０１に対応して出力端子に出力する期待値を検証す
る、論理検証のためのツールである。

【００５０】論理シミュレーションによる検証過程にお
いて、同時に入力テストベクタに同期して動作するブロ
ック毎の論理も検証されている。

【００５１】従って、「ダンプ処理」と称するＬＳＩを
構成する各ブロックのテキスト名（論理シミュレーショ
ンによるシミュレーション結果情報）を指定することに
より、テストベクタ毎の各ブロックの論理情報を出力す
ることができる（図５の５０３参照）。

【００５２】その際、ＬＳＩテスタ５０６にて実際にＬ
ＳＩ５１０にテストパターンを印加してＩｄｄｑを測定
し、Ｉｄｄｑ異常のテストパターンを検出し、この情報
を基に、論理シミュレーション結果のダンプリストを抽
出し、この抽出結果に対して、演算処理を施し（図５の
５０４参照）、故障ブロックの抽出を行い（図５の５０
５）、故障ブロックを絞り込んだ結果、表示装置の画面
上にＬＳＩ上での故障ブロックの位置を表示する（図５
の５０９参照）。なお、図５において、５０８の各層の
外周はＬＳＩを模式的に示しており、各層中の例えば６
×６の矩形は規格化されたブロックを表しており、これ
ら複数の層はテストベクトル毎のＬＳＩを模式的に表し
ている。

【００５３】従来、実行される回路検証は、ＬＳＩの内
部回路の論理とともに、各ブロックから出力する論理の
時間的変化をシミュレーションするのが一般的である。
このため、ＬＳＩの内部回路を構成する各ブロックの入
力論理はほとんど注目することがなかった。

【００５４】本発明の実施例においては、故障ブロック
の特定化は、ＬＳＩの内部回路を構成する各ブロックの
入力論理が、テストベクタ毎に、どのように変化するか
をシミュレーションし、各ブロックの入力論理情報とし
て抽出し、後述する演算処理に用いられる。ここで、各
ブロックの入力論理情報を用いる理由を、図６に示す２
入力ＮＡＮＤ回路を用いて説明する。

【００５５】図６（ａ）を参照して、２入力ＮＡＮＤ回
路は、電源端子ＶＤＤと出力端子ＯＵＴ間に並列に接続
され入力ＩＮ１、ＩＮ２をゲート入力とする２つのＰ型
ＭＯＳトランジスタＰＭ１、ＰＭ２と、出力端子ＯＵＴ
と接地端子ＧＮＤ間に直列接続された２つのＮ型ＭＯＳ
トランジスタＮＭ１、ＮＭ２と、を備えて構成される。
図６（ｂ）の真理値表より明らかなように、図６（ａ）
の２入力ＮＡＮＤ回路の入力の組合わせは４通りある
が、そのうち、３通りの入力の組合わせ、（ＩＮ１、Ｉ
Ｎ２）＝（Ｈ、Ｌ）、（Ｌ、Ｈ）、（Ｌ、Ｌ）は、出力
がいずれも“Ｈ”で同じである。

【００５６】出力の期待値をみる限り、変化はわからな
いが、入力をみたとき、明らかに入力値の変化に対し
て、内部論理が変化していることになり、各ブロックの
入力論理情報が重要であることがわかる。

【００５７】図７は、上述したテストベクタ毎のＩｄｄ
ｑ異常有無情報を示すグラフであり、Ｘ軸はテストベク
タ番号（以下「ＴＶno.」で示す）、Ｙ軸はＩｄｄｑ値
を示す。正常なＬＳＩのＩｄｄｑ値は規格値以下（例え
ば、正常状態において回路に貫通電流が発生しない時は
１μＡ以下）であるのに対して、Ｉｄｄｑ異常品は、規
格値の数百倍から数千倍異常の貫通電流が流れる。図７
では、Ｉｄｄｑ異常のテストベクトル番号をａ、ｂ、ｃ
で示している。なお、図７においては、ＴＶno.
（ａ）、（ｂ）、（ｃ）において、同じ値のＩｄｄｑ異
常が発生している。

【００５８】次に、本発明の一実施例における、故障ブ
ロック絞り込みのための方法について説明する。

【００５９】図８は、本発明の一実施例による故障ブロ
ックを絞り込むための原理を模式的に示した図である。
図８を参照すると、複数のブロックＢ１、Ｂ２、Ｂ３、
…、Ｂｎ、…にて構成されるＬＳＩ８０１の入力端子よ
りテストベクタ８０２を入力する。その入力論理は、こ
れらのブロックで論理を展開しながら、出力端子に至
る。

【００６０】上述したダンプ処理（図５の５０３参照）
により、各ブロックのテストベクタ毎の論理状態が抽出
される。この様子は、図８において、各ブロック毎のダ
ンプリスト８１０₁〜８１０_nとして示される。各ブロッ
ク毎のダンプリスト８１０₁〜８１０_nにおいて、ＴＶ
１、ＴＶ２、…はテストベクタ番号及び該番号のベクタ
を示している。

【００６１】ところで、ＬＳＩにてテストベクタ毎に検
出されるＩｄｄｑ値は、テストベクタ毎の各ブロック
（Ｂ１、Ｂ２、Ｂ３、…、Ｂｎ、…）に発生するＩｄｄ
ｑ値の合計であり、通常、規格値以内に収まっている。

【００６２】しかしながら、物理故障を内蔵しているブ
ロックが存在すると、そのブロックに発生する異常電流
値が、ＬＳＩでのＩｄｄｑ値異常として検出されること
になる。

【００６３】上述したＩｄｄｑ値異常が発生しているテ
ストベクタ番号ＴＶno.（ａ）、（ｂ）、（ｃ）は、各
ブロック毎のダンプリスト８１０₁〜８１０_nにおけるＴ
Ｖno.（ａ）、（ｂ）、（ｃ）にも対応している。

【００６４】従って、各ブロックにおいて、Ｉｄｄｑ異
常表示されたテストベクタと、正常状態でのテストベク
タの入力論理を、比較する（これについては後述する）
ことにより、Ｉｄｄｑ異常を内蔵するブロックを抽出す
ることができる。

【００６５】次に、本発明の一実施例において、Ｉｄｄ
ｑ異常を内蔵するブロックを抽出する方法について説明
する。

【００６６】ＡＳＩＣを構成するブロックは大きく２種
類の回路に分類される。組合せ回路と順序回路である。
このうち、組合せ回路は、そのブロックの入力端子に信
号が印加されるとその論理が内部の回路を介して直接出
力してくる回路形式であり、基本ゲート（ＡＮＤ、Ｏ
Ｒ、ＮＡＮＤ、インバータ回路等）からＡＬＵ（算術論
理演算ユニット）やＡＤＤＥＲ（加算）回路等の大きな
規模の回路まである。

【００６７】また順序回路は、クロック信号に同期して
データが一旦回路内部に蓄えられ、次のクロック信号で
出力するといった出力を行う回路形式であり、フリップ
・フロップ、レジスタ回路やラッチ回路等がある。本発
明の一実施例においては、以下に説明するように、これ
ら２種類の回路の故障診断は異なった方式で行われる。

【００６８】まず、組合せ回路に対する故障ブロックの
抽出方式について、図９から図１２を参照して説明す
る。図９、図１０は、９入力端子を有する組合せ回路に
おいてダンプリストとして抽出された内容の一例を示す
図である。簡単のために、テストベクタ番号がａという
１箇所のテストベクタにおいてのみ、Ｉｄｄｑ異常が発
生したものとする。

【００６９】テストベクタ番号ａ（これを「ＴＶno.
（ａ）」と記す）における入力論理情報は（０１１１１
０００１）であり、このブロックに物理故障が内蔵して
いるかどうかを調査するために以下の演算を行う。

【００７０】図９に示すように、ＴＶno.（ａ）以外
の、Ｉｄｄｑ値が正常なテストベクタにおいて、ＴＶn
o.（ａ）と同じ入力論理（０１１１１０００１）が存在
したとき、このブロックは、物理故障を内蔵していない
ものと判定される。なんとなれば、組合せ回路は、任意
の入力論理に対して、常に、１つの内部論理しか許され
ないためである。従って、ＴＶno.（ａ）と同じ入力論
理が、正常のテストベクタにある時は、そのブロックは
正常と判断される。

【００７１】さらに、この判断は、ブロックが物理故障
を内蔵するか、又は、内蔵しないかという選択肢に対し
て、ＴＶno.（ａ）と同じ入力論理を有する正常のテス
トベクタは、正常な論理状態であるという事実が優先さ
れる、ことから導き出される。

【００７２】以上から、ＴＶno.（ａ）でのテストベク
タにおいて、Ｉｄｄｑ異常が発生しているが、正常なＩ
ｄｄｑ値を示すテストベクタにＴＶno.（ａ）と同一の
ベクタがある場合、当該ブロックは物理故障を含まない
ものと判断される。

【００７３】次に、図１０に示すように、ＴＶno.
（ａ）以外の、Ｉｄｄｑ値が正常なテストベクタにおい
て、ＴＶno.（ａ）と同じ入力論理（０１１１１０００
１）が存在しない時、このブロックは物理故障を内蔵し
ているとして抽出される。なんとなれば、上記と同様
に、組合せ回路は、任意の入力論理に対して常に１つの
内部論理しか許されないためであり、唯一、そのテスト
ベクタのみが、Ｉｄｄｑ異常を発生しており、その現象
を否定する事実が存在しないからである。

【００７４】同様に、同一の入力論理状態が異なるテス
トベクタにおいて、複数個発生した場合も、物理故障を
内蔵しているかどうかの判定は、図９、図１０に例示し
た場合と同様である。

【００７５】図１１、図１２は、９入力端子を有する組
合せ回路において、ＴＶno.（ａ）、（ｂ）、（ｃ）と
いう３箇所のテストベクタにおいて、Ｉｄｄｑ異常が発
生したものであり、さらにそれらの入力論理は、順に、
（０１１１１０００１）、（００１１１０００１）、
（０００１１０００１）というように互いに異なる状態
であったとする。

【００７６】このブロックが物理故障を内蔵しているか
どうかの調査は、基本的に、図９、及び図１０を参照し
て説明した、単一のテストベクタでのＩｄｄｑ異常発生
の場合と同様である。

【００７７】すなわち、ＴＶno.（ａ）、ＴＶno.
（ｂ）、ＴＶno.（ｃ）が各々独立したテストベクタと
して、それらのテストベクタと同一の入力論理が正常な
テストベクタに存在するかどうかを調査することで判定
する。

【００７８】まず、図１１に示すように、Ｉｄｄｑ異常
が発生した各テストベクタＴＶno.（ａ）、（ｂ）、
（ｃ）の各々に対して、Ｉｄｄｑ値が正常なテストベク
タにおいて各テストベクタＴＶno.（ａ）、（ｂ）、
（ｃ）と同じ入力論理（０１１１１０００１）、（００
１１１０００１）、（０００１１０００１）の少なくと
もどれか１つ以上存在したとき、このブロックは物理故
障を内蔵していないものと判定される。なんとなれば、
上記したように、組合せ回路は任意の入力論理に対して
常に１つの内部論理しか許されず、従って、Ｉｄｄｑ異
常のテストベクタと同じ入力論理が正常のテストベクタ
にある時はそのブロックは正常と判断されるからであ
る。

【００７９】すなわち、あるブロックにおいて、３つの
異なる入力論理を有するテストベクタが、１つの故障に
対するＩｄｄｑ異常（図７の同一Ｉｄｄｑ異常値参照）
を発生させているものと仮定する。

【００８０】このことは、図１３に模式的に示した、テ
ストベクタと故障箇所との関係から明らかなように、Ｌ
ＳＩにおいて３つの異なるＩｄｄｑ異常を発生する入力
論理に対応するテストベクタＴＶno.（ａ）、（ｂ）、
（ｃ）は、ブロックを構成する内部回路中の一箇所の故
障箇所に対して、Ｉｄｄｑ異常を発生させる、同一の論
理を設定していることを意味する。なお、図１３には、
単一故障箇所（黒星印で示す）に対して異なった複数の
テストベクタによりＩｄｄｑ異常が発生される際の、テ
ストベクタとブロック内の信号伝搬経路を模式的に示し
ている。

【００８１】従って、上述した３つの入力論理のうちの
少なくとも１つにおいて、正常なテストベクタの入力論
理と同一のものが存在するということは、故障箇所に対
して設定される論理でＩｄｄｑ異常が発生していないこ
とを意味し、さらには異なる３つの入力論理に対してＩ
ｄｄｑ異常を発生していないと解釈されるため、上記仮
定に対して矛盾を生じる。

【００８２】このため、少なくとも１つの入力論理と同
一の入力論理が存在した時、このブロックは物理故障を
内蔵していないと判定される。

【００８３】次に、図１２に示すように、Ｉｄｄｑ値が
正常なテストベクタにおいて、各テストベクタＴＶno.
（ａ）、（ｂ）、（ｃ）のどの入力論理とも、同一の入
力論理が存在しない時、このブロックは、物理故障を内
蔵しているものと判定される。

【００８４】さらに、このデータは、後述する、ブロッ
ク内部のトランジスタレベルの故障箇所の絞り込みにお
いて大変重要なデータとなる。

【００８５】次に、順序回路に対する故障ブロックの抽
出方式について、図１４から図１７を参照して説明す
る。

【００８６】図１４、図１５は、５入力端子を有する順
序回路において抽出されたダンプリストを示している。

【００８７】図１４においては、ＴＶno.（４１）、
（４２）という連続したテストベクタにおいてＩｄｄｑ
異常が発生している。そして、その入力論理群と同じ入
力論理群が正常なテストベクタに存在する時、このブロ
ックは物理故障を内蔵していないものと判定される。

【００８８】さらに、図１５に示すように、その入力論
理群ＴＶno.（４１）、（４２）同じ入力論理群が正常
なテストベクタに存在しない時、このブロックには物理
故障が内蔵されているものと判定される。

【００８９】図１６、図１７は、５入力端子を有する順
序回路において抽出されたダンプリストを示している。

【００９０】図１６に示すように、｛ＴＶno.（４
１）、（４２）｝、及び｛ＴＶno.（５１）、（５
２）、（５３）、（５４）｝という連続した２箇所のテ
ストベクタにおいて、Ｉｄｄｑ異常が発生している。こ
れらの入力論理群の１つ以上に対して、同じ入力論理群
が正常なＩｄｄｑ値を示すテストベクタに存在する時
（Ｉｄｄｑ異常のテストベクタ５１〜５４と同一の入力
論理のテストベクタ１０２〜１０５はＩｄｄｑ正常）、
このブロックは物理故障を内蔵していないものと判定さ
れる。

【００９１】さらに、図１７に示すように、これらの入
力論理群と同じ入力論理群が正常なテストベクタに存在
しない時、このブロックは物理故障が内蔵していると判
定される。

【００９２】この判断理由を、図１８に示した、基本的
な順序回路であるＤ型フリップ・フロップ（「Ｄ型Ｆ／
Ｆ」を略記する）を参照して以下に説明する。

【００９３】図１８は、１個のインバータ回路、２個の
２入力ＡＮＤ回路、及び、２個の２入力ＮＯＲ回路から
構成される２入力及び２出力の端子群を有するＤ型フリ
ップフロップの構成を示している。Ｄはデータ端子、Ｃ
ＬＫはクロック端子、Ｑ、Ｑ^*は出力端子、相補出力端
子を示している。図１９は、図１８に示したＤ型フリッ
プフロップの真理値表を示す。

【００９４】このＤ型Ｆ／Ｆにおいて、Ｑ出力側２入力
ＮＯＲ回路ＮＯＲ１が“Ｈ”出力になった時、Ｉｄｄｑ
異常が発生したとすると、この異常は、図１９に示す論
理テーブル表のテストベクタＴＶno.（６）、（７）、
（１０）、（１１）、（１２）、（１３）においてＩｄ
ｄｑ異常が発生する。

【００９５】このうち、ＴＶno.（７）、（１１）、
（１３）に注目したとき、同様な入力論理が、ＴＶno.
（３）、（５）、（９）においても設定されている。し
かしながら、これらＴＶno.（３）、（５）、（９）の
入力論理においては、Ｉｄｄｑ異常は発生していない。

【００９６】この理由として、順序回路は、クロック信
号に同期して、データが一旦回路内部に蓄えられ、次の
クロック信号で出力するという回路形式のためである。

【００９７】すなわち、図１９に示す論理テーブル表か
ら明らかなように、テストベクタＴＶno.（７）、（１
１）、（１３）において保持されている論理は、正転出
力Ｑ側の２入力ＮＯＲ回路ＮＯＲ１が“Ｈ”、及び反転
出力Ｑ^*側の２入力ＮＯＲ回路ＮＯＲ２が“Ｌ”出力と
なった論理であるのに対し、テストベクタ（３）、
（５）、（９）において保持されている論理は、正転出
力Ｑ側の２入力ＮＯＲ回路ＮＯＲ１が“Ｌ”、及び反転
出力Ｑ^*側２入力ＮＯＲ回路ＮＯＲ２が“Ｈ”出力とな
った論理であるためである。

【００９８】従って、Ｑ出力側２入力ＮＯＲ回路ＮＯＲ
１が“Ｈ”出力になった時、Ｉｄｄｑ異常が発生する状
態は、テストベクタＴＶno.（７）、（１１）、（１
３）での保持状態で異常として、検出されている。

【００９９】このように、順序回路における故障箇所検
出の方式はＤ型Ｆ／Ｆへの論理の設定と保持状態の入力
論理を、１つの組合せ群テストベクタ｛ＴＶno.
（６）、（７）｝及び｛ＴＶno.（１０）、（１１）、
（１２）、（１３）｝として調査しなければならない。
すなわち、順序回路の故障箇所検出の方式は以前の入力
論理との組合せの群が正常なテストベクタでの入力論理
の中に存在するかどうか調査しなければ、そのブロック
に故障が存在するかどうかの判定がなされないことにな
る。

【０１００】図２０は、本発明の一実施例において、Ｌ
ＳＩを、階層別に分割し、故障ブロックを絞り込む方式
を模式的に示す図である。

【０１０１】階層別ブロック構成は、設計時に使用され
る「ライブラリ」と称する、予め用意されている、基本
的な回路構成されたブロックの単位で、解析を行う方式
が一般的であるが、大規模化されたＬＳＩにおいては、
膨大なブロック数となることが予測される。

【０１０２】従って、任意の大きさに再分割して、ＬＳ
Ｉ内部のブロック構成を変える必要がある。その際、ブ
ロック構成で注意すべきことは、１つの階層単位の中に
組合せ回路と順序回路を区別して階層分割しなければな
らないことである。

【０１０３】その理由は、上述した通り、組合せ回路と
順序回路での演算処理の方式が異なるためである。

【０１０４】図２０を参照すると、階層分割Ａにおいて
組合せ回路と順序回路が混在しているため、順序回路を
境にして、組合せ回路を、分割しやすい階層構成（ａ
１、ａ２、ａ３）として故障箇所の絞り込みを行ってい
る。

【０１０５】次に、故障が発生しているとして抽出され
た階層ブロックａ１において、階層ブロックａ１を構成
する階層構成（ｂ１、ｂ２、ｂ３）にて、故障箇所の絞
り込みを行う。

【０１０６】そして最後に、最小単位である、「基本的
回路構成」であるブロックｂ２を抽出する。

【０１０７】以上説明したように、本発明の一実施例に
おいては、故障ブロックの抽出はテストベクタ毎のＬＳ
Ｉを構成している「ブロック」と称する基本的な論理を
有する回路単位の入力論理の変化情報と、Ｉｄｄｑ異常
を有するＬＳＩのＩｄｄｑ異常有無のテストベクタ番号
情報から、上記した演算処理により、故障ブロックを抽
出することができる。

【０１０８】本発明の一実施例における、故障ブロック
の抽出方式において、効率的な方法は、図２１に示すよ
うに、Ｉｄｄｑ異常が発覚している全テストベクタまた
は一部のテストベクタでの、各ブロックの入力論理情報
から、これらのテストベクタに共通の入力論理を有する
疑似ブロックを抽出し、次にＩｄｄｑが正常なテストベ
クタでの各ブロックの入力論理と共通な入力論理を有す
るブロックを除去することにより、迅速な故障ブロック
特定の実現が可能となる。この様子は、上述した、表示
装置におけるＬＳＩ上での障個ブロックの位置表示方式
（図５参照）により、画面上でモニタできる。

【０１０９】

【発明の効果】以上説明したように、本発明によれば、
ＣＭＯＳＬＳＩの故障個所の特定に際して、Ｉｄｄｑ異
常が発生したという現象を用いて、直接、故障箇所候補
を絞り込むようにしたものであり、この方法は、以下に
示す６つの大きな効果を奏する。

【０１１０】（１）第１の効果は、出力端子異常の有無
に関係なく、故障箇所を絞り込める、ということであ
る。これは本発明の最も顕著な効果である。

【０１１１】（２）第２の効果は、容易に故障箇所を絞
り込むことを可能とする、ということである。

【０１１２】すなわち、本発明によれば、ＬＳＩの故障
ブロックの特定に際して、ＬＳＩ設計段階での検証ツー
ルとして用いる論理シミュレーションを基にした各ブロ
ック毎のダンプリストと、Ｉｄｄｑ異常が発生したテス
トベクタ番号のみのデータを用意すればよいため、回路
が解らなくても、簡単に故障箇所を絞り込むことができ
る。

【０１１３】さらに、上述したデータは、故障品のＩｄ
ｄｑ異常が発生したテストベクタ番号のみでよいため、
実際の故障品がなくても、故障の解析が可能であるとい
う利点も有している。

【０１１４】（３）第３の効果は、単一縮退故障と共
に、多重縮退故障や、オープン故障等の物理故障を検出
することができる、ということである。

【０１１５】多重故障である複数のＩｄｄｑ異常が発生
した場合、まず各故障箇所に対して流れる貫通電流は一
定であるため、テストベクタに対するＩｄｄｑ値を読み
とるだけで、何個の故障箇所が発生しているかの識別が
でき、さらに、その各々に対して演算処理が可能なた
め、容易に多重故障を検出できる。

【０１１６】さらに、Ｉｄｄｑ異常として発覚するオー
プン故障は、その箇所の論理が、オープン故障を介し
て、貫通電流を発生し、本発明においては、Ｉｄｄｑ異
常の発生の有無は、印加される論理に依存するため、上
述したように、容易に解析できるためである。

【０１１７】（４）第４の効果は、処理の高速化が可能
である、ということである。本発明の方法は、コンピュ
ータが得意とする演算処理のみで行えるため、高速に処
理が可能である。また、ＬＳＩが大規模になったとして
も、ＬＳＩを分割したブロック単位での演算が可能とさ
れており、コンピュータ容量の影響を受けないという利
点を有している。

【０１１８】（５）第５の効果は、通常のＬＳＩの解析
で問題となる、順序回路のフィードバックループが、本
発明においては、全く問題がないという、ことである。

【０１１９】すなわち、本発明においては、Ｉｄｄｑ異
常が発生したという現象のみから、基本的論理回路単位
の検索を行うことにより、自動的に故障箇所を絞り込み
を行うことが可能とされているため、順序回路のフィー
ドバックループや、加算器の繰り返しループは、本発明
においては、特に問題とする必要がないためである。

【０１２０】（６）第６の効果は、本発明の適用は、Ｉ
ｄｄｑ異常値の大きさに関係しない、ということであ
る。

【０１２１】すなわち、本発明において、故障解析に必
要なデータは、Ｉｄｄｑ異常が発生したテストベクタ番
号であり、Ｉｄｄｑ異常値の大きさには関係しないた
め、正常品とわずかな差の現れるサンプルにおいても、
その発生箇所を絞り込むことが可能となる。

【０１２２】（７）第７の効果は、順序回路において、
Ｉｄｄｑ異常の検出による故障箇所の特定化は、異常が
発生したテストベクタを抽出すればよく、さらに、内部
の論理設定が以前のテストベクタに依存している時に
は、そのテストベクタとＩｄｄｑ異常のテストベクタで
の入力論理の組合せを単位とし、その組合せの有無を他
のテストベクタでの論理の組合せから探索すればよいた
め、従来の出力端子異常から出発する、バックトレース
による故障箇所の絞り込み方式のように、論理の繰り返
しを心配する必要はまったくない。

【０１２３】（８）第８の効果は、故障箇所を内蔵した
ブロックを抽出する演算処理は、各ブロックの規格化表
示により、テストベクタの変化に従って、逐次モニタす
ることができる、ということである。

【０１２４】さらに最終的に絞り込まれた故障内蔵ブロ
ックの位置を瞬時に識別でき、そのデータを故障解析装
置に転送することにより、ナビゲーションを瞬時に行
え、故障原因を迅速に解析できる。

【０１２５】（９）第９の効果は、故障ブロック特定
は、完全なソフトウェアによる演算処理にて実行でき、
故障サンプルを、直接、使用しない。本発明において
は、サンプルは、故障解析装置に装着しておき、結果が
出力されると、その座標を転送し、あるいは解析装置に
入力して、迅速に故障原因の絞り込みを行うことができ
る、ということである。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するための図であり、
物理故障の存在による貫通電流発生の様子を模式的に示
す図である。

【図２】本発明の一実施例を説明するための図であり、
物理故障を介して発生するＩｄｄｑ異常箇所がＬＳＩの
出力端子へ及ぼす影響を模式的に示す図である。

【図３】本発明の一実施例における、Ｉｄｄｑ異常を有
する故障ブロックの表示方式を示す概略図である。

【図４】本発明の一実施例を説明するための図であり、
内部回路を構成する各ブロックの規格化表示（ブロック
と最小矩形）を模式的に説明するための図である。

【図５】本発明の一実施例における、故障ブロックを絞
り込む処理フローを模式的に示す図である。

【図６】本発明の一実施例を説明するための図である。

【図７】本発明の一実施例を説明するための図でありテ
ストベクタ番号に対してＩｄｄｑ異常が発生する状態を
示すグラフである。

【図８】本発明の一実施例における、故障ブロックを絞
り込むための原理を模式的に示す図である。

【図９】本発明の一実施例において、組合せ回路に対す
る故障ブロックの抽出方式を説明するための図であり、
９入力端子を有する組合せ回路にて１箇所のテストベク
タにてＩｄｄｑ異常が発生した場合のダンプリストの一
例を示す図であり、ブロックが故障を内蔵していない例
を説明するための図である。

【図１０】本発明の一実施例において、組合せ回路に対
する故障ブロックの抽出方式を説明するための図であ
り、９入力端子を有する組合せ回路にて１箇所のテスト
ベクタにてＩｄｄｑ異常が発生した場合のダンプリスト
の一例を示す図であり、ブロックが故障を内蔵している
例を説明するための図である。

【図１１】本発明の一実施例において、組合せ回路に対
する故障ブロックの抽出方式を説明する図であり、入力
端子を有する組合せ回路にて３箇所の異なるテストベク
タにてＩｄｄｑ異常が発生した場合のダンプリストの一
例を示す図であり、ブロックが故障を内蔵していない例
を説明するための図である。

【図１２】本発明の一実施例において、組合せ回路に対
する故障ブロックの抽出方式を説明するための図であ
り、９入力端子を有する組合せ回路にて３箇所の異なる
テストベクタにてＩｄｄｑ異常が発生した場合のダンプ
リストの一例を示す図であり、ブロックが故障を内蔵し
ている例を説明するための図である。

【図１３】本発明の一実施例を説明するための図であ
り、単一故障が、３箇所の異なるテストベクタにてＩｄ
ｄｑ異常として検出されている例に対する、故障発生現
象を説明するための図である。

【図１４】本発明の一実施例において、順序回路に対す
る故障ブロックの抽出方式を説明するための図であり、
５入力端子を有する順序回路にて連続した２個のテスト
ベクタにてＩｄｄｑ異常が発生した場合のダンプリスト
の一例を示す図であり、ブロックが故障を内蔵していな
い例を説明するための図である。

【図１５】本発明の一実施例において、順序回路に対す
る故障ブロックの抽出方式を説明する図であり、５入力
端子を有する順序回路にて連続した２個のテストベクタ
にてＩｄｄｑ異常が発生した場合のダンプリストの一例
を示す図であり、ブロックが故障を内蔵している例を説
明するための図である。

【図１６】本発明の一実施例において、順序回路に対す
る故障ブロックの抽出方式を説明するための図であり、
５入力端子を有する順序回路にて連続した２箇所の異な
ったテストベクタ群にてＩｄｄｑ異常が発生した場合の
ダンプリストの一例を示す図であり、ブロックが故障を
内蔵していない例を説明するための図である。

【図１７】本発明の一実施例において、順序回路に対す
る故障ブロックの抽出方式を説明するための図であり、
５入力端子を有する順序回路にて連続した２箇所の異な
ったテストベクタ群にてＩｄｄｑ異常が発生した場合の
ダンプリストの一例を示す図であり、ブロックが故障を
内蔵している例を説明するための図である。

【図１８】本発明の一実施例を説明するための図であ
り、２入力Ｄ型フリップ・フロップの回路構成を示す図
である。

【図１９】本発明の一実施例を説明するための図であ
り、２入力Ｄ型フリップ・フロップにて代表した順序回
路の故障箇所を絞り込みの特徴を説明する図であり、Ｄ
型フリップ・フロップに入力したテストベクタに対する
出力論理のテーブルである。

【図２０】本発明の一実施例において、ＬＳＩを階層構
造別に分割しながら、故障箇所を絞り込んでいく様子を
模式的に示す図である。

【図２１】本発明の一実施例を説明するための図であ
り、Ｉｄｄｑ異常が発覚しているテストベクタ群の共通
の入力論理を有する疑似ブロックを、Ｉｄｄｑが正常な
テストベクタ群での入力論理と共通な入力論理を有する
ブロックを除去する効率的な抽出方式を説明するための
図である。

【図２２】従来の故障辞書作成による故障シミュレーシ
ョン方法を説明するための図である。

【図２３】順序回路に入力する信号がフィードバックル
ープとなる回路構成の一例を説明するための図である。

【符号の説明】

５０１テストパタン５０２論理シミュレーション５０３ダンプリスト抽出５０４演算処理５０５故障ブロック抽出５０６ＬＳＩテスタ５０７Ｉｄｄｑ異常テストパタン検出５０８ＬＳＩ上での故障ブロックの位置表示５１０ＬＳＩ

Claims

【特許請求の範囲】

【請求項１】ＬＳＩにて発生したＩｄｄｑ異常を有する
故障ブロックを抽出する抽出手段と、抽出された前記故障ブロックの位置を表示する手段と、を有する、ことを特徴とする、Ｉｄｄｑ異常を有する故
障ブロックの特定化方式。
【請求項２】ＬＳＩの入力端子より入力するテストベク
タに従って変化する、前記ＬＳＩを構成する基本的論理
回路単位（ブロック）の論理動作情報と、前記ＬＳＩの
入力端子に前記テストベクタを印加した際にＩｄｄｑ異
常が検出されたテストベクタ番号情報と、を用いて、各
ブロック毎に演算処理を行うことにより、故障ブロック
候補を絞り込み、前記故障ブロックの位置を規格化し
て、前記ＬＳＩ上での前記故障ブロックの位置を表示す
る、ことを特徴とする、Ｉｄｄｑ異常を有する故障ブロ
ックの特定化方式。
【請求項３】前記抽出手段が、前記ＬＳＩの入力端子よ
り入力するテストベクタに従って変化する、前記ＬＳＩ
を構成する基本的論理回路単位であるブロックの論理動
作情報と、前記テストベクタ毎に、ＬＳＩの論理動作の
静止状態でのリーク電流であるＩｄｄｑの値が予め定め
た所定値を超えるテストベクタ番号を用いて所定の論理
演算を行い、前記Ｉｄｄｑ異常を有する故障ブロックを抽出する、こ
とを特徴とする請求項１記載の、Ｉｄｄｑ異常を有する
故障ブロックを特定化方式。
【請求項４】前記各ブロック単位の論理動作情報が、前
記ＬＳＩの入力端子より入力するテストベクタに同期し
て変化する前記各ブロック毎の論理をシミュレーション
により抽出した、テストベクタ毎の前記各ブロックの入
力の論理の組合せ、を含む、ことを特徴とする請求項２
記載の、Ｉｄｄｑ異常を有する故障ブロックの特定化方
式。
【請求項５】前記ブロック毎の論理演算を行うことによ
り故障ブロックの抽出を行う際に、前記各ブロック毎
に、Ｉｄｄｑ異常が発生するテストベクタ番号と、Ｉｄ
ｄｑ異常が発生しないテストベクタ番号とにおけるテス
トベクタの比較において、該テストベクタ間に一致がみ
られないブロックを、故障ブロックとして抽出する、こ
とを特徴とする請求項２記載の、Ｉｄｄｑ異常を有する
故障ブロックの特定化方式。
【請求項６】前記ブロック毎の論理演算を行うことによ
り故障ブロックの抽出を行う際に、前記各ブロック毎
に、テストベクタ毎に検出されるＩｄｄｑ異常が連続し
て発生するテストベクタ番号におけるテストベクタ群
と、Ｉｄｄｑ異常が発生しない任意の連続したテストベ
クタ番号における、テストベクタ間の比較において、該
テストベクタ群の一致がみられないブロックを、故障ブ
ロックとして、抽出することを特徴とする、請求項２記
載のＩｄｄｑ異常を有する故障ブロックの特定化方式。
【請求項７】前記ブロック毎の論理演算を行うことによ
り故障ブロックの抽出を行う際に、前記各ブロック毎
に、テストベクタ毎に検出されるＩｄｄｑ異常が連続し
て発生するテストベクタ番号におけるテストベクタ群が
複数の異なったテストベクタの組合せ群として検出され
たときには、Ｉｄｄｑ異常が発生しない任意の連続した
テストベクタ番号におけるテストベクタ群間の比較にお
いて、該テストベクタ群の一致がみられないブロック
を、故障ブロックとして、抽出することを特徴としす
る、請求項２記載のＩｄｄｑ異常を有する故障ブロック
の特定化方式。
【請求項８】前記該ブロック毎の論理演算を行うことに
より故障ブロックの抽出を行う際に、組合せ回路と順序
回路とを分離する、ことを特徴とする、請求項２記載の
Ｉｄｄｑ異常を有する故障ブロックの特定化方式。
【請求項９】前記該故障ブロックの位置を表示する手段
が、前記ＬＳＩを構成するブロックにおいて、該ブロック内
の回路素子群及び該回路素子群を接続する配線をすべて
囲む最小の矩形にて、予め各ブロックの原点座標を、前
記ＬＳＩ上に配置された各ブロックの物理座標に一致さ
せ、抽出された前記故障ブロックの矩形を、前記ＬＳＩ
上の該当箇所に表示させる、ことを特徴とする請求項１
記載の、Ｉｄｄｑ異常を有する故障ブロックの特定化方
式。