JPH10125910A - 半導体集積回路及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、半導体基板上に酸化膜や導電膜等
を積層することでトランジスタを構成する半導体装置に
関し、保護素子を必要としない静電破壊防止手段を実現
することで、小型の半導体集積回路を得ることを目的と
している。 【解決手段】 不純物層２を所定の領域に有することで
Ｎ型及びＰ型の領域に分離されてなる半導体基板１上に
酸化膜３及び導電膜４，５，６をパターニングすること
によりトランジスタを構成する半導体集積回路におい
て、前記導電膜の入力信号ＩＮが供給される部分４に接
触する保護用非帯電膜７と、該保護用非帯電膜７に接触
すると共に放電手段を備える保護用導電体８とを有する
構成としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に酸
化膜や導電膜等を積層することでトランジスタを構成す
る半導体集積回路及びその製造方法に関する。近年、半
導体集積回路は、高集積化に伴ってパターンの微細化が
進んでいることから、回路を構成する各層の耐圧性が低
下しており、例えばＭＯＳトランジスタであれば、特に
耐圧性の低いゲート酸化膜が外部からの静電気によって
容易に破壊され、メモリーや論理回路の正常動作を妨げ
ることとなる。

【０００２】そこで、半導体集積回路においては、静電
気等の高電圧による破壊を防止するための保護手段が必
要になっている。

【０００３】

【従来の技術】図９は、ＭＯＳトランジスタを構成する
従来の保護手段を有する半導体集積回路を説明するため
の図であり、以下にその説明をする。図９（ａ）は、従
来の半導体集積回路の回路図であり、ソース及びドレイ
ンが図示せぬ内部回路に接続されるＮＭＯＳトランジス
タ７７を有するもので、このＮＭＯＳトランジスタ７７
のゲートには、入力端子Ａが接続されている。

【０００４】このような回路の場合、入力端子Ａに静電
気等による高電圧が印加されると、ＮＭＯＳトランジス
タ７７のゲート（ゲート酸化膜）が、この高電圧によっ
て破損する。そのため、従来の半導体集積回路には、図
９（ａ）に示すように、保護用のトランジスタ７８，７
９が備えられている。

【０００５】図９（ｂ）は、上記回路の具体的構造を示
す断面図であり、ＮＭＯＳランジスタ７７は、Ｐ型の半
導体基板７１上にゲート酸化膜７３を介して形成され入
力端子Ａに接続されるゲート電極７４と、ゲート電極７
４の両側にＮ型の拡散層７２を介して形成されるソース
電極７５及びドレイン電極７６とを有している。このＮ
ＭＯＳトランジスタ７７の両側には、ゲート−ソース間
が短絡されて電源Ｖccに接続され、ドレインがＮＭＯＳ
トランジスタ７７のゲートと接続される保護用のＮＭＯ
Ｓトランジスタ７８と、ゲート−ドレイン間が短絡され
て接地点ＧNDに接続され、ソースがＮＭＯＳトランジス
タ７７のゲートに接続されるＰＭＯＳトランジスタ７９
とが形成されている。

【０００６】図９（ａ）（ｂ）に示す従来の半導体集積
回路において、例えば、保護用のＮＭＯＳトランジスタ
７８、及びＰＭＯＳトランジスタ７９の順方向のしきい
値を０．６Ｖ、、逆方向の降伏電圧を−３０Ｖ、電源Ｖ
ccを５Ｖとする。通常状態ではＮＭＯＳトランジスタ７
７に加わる電圧は、０．６Ｖ前後であるため、保護用の
ＮＭＯＳトランジスタ７８及びＰＭＯＳトランジスタ７
９は動作しない。

【０００７】一方、静電気等によって入力端子Ａに高電
圧が加わると、保護用のＮＭＯＳトランジスタ７８及び
ＰＭＯＳトランジスタ７９が動作することにより、過剰
な電荷を逃がすことで、ＮＭＯＳトランジスタ７７のゲ
ート酸化膜７３の破損を防止する。即ち、入力電圧が５
〜３０Ｖになった場合には、保護用のＮＭＯＳトランジ
スタが動作して正電荷を電源Ｖcc側に放電させ、３０Ｖ
以上になった場合には、ＮＭＯＳトランジスタ７８とＰ
ＭＯＳトランジスタ７９の両方が動作して電源Ｖcc側及
び接地点ＧND側にそれぞれ正電荷を放電させる。

【０００８】以上のように、入力端子Ａに高電圧が加わ
った場合には、保護用のトランジスタが動作する構成と
することで、ＮＭＯＳトランジスタ７７に直接高電圧が
かかることを防止し、そのゲート酸化膜７３の破壊を防
いでいる。尚、負電圧が加わった場合にも同様に保護用
の各トランジスタが動作することで、符の電荷を電源Ｖ
ccや接地点ＧNDに逃がすことができる。

【０００９】

【発明が解決しようとする課題】前述した従来の半導体
集積回路においては、通常動作に必要な素子に加えて、
静電破壊を防止するための保護素子が必要であり、図９
に例を示すように、保護用のＮＭＯＳトランジスタ７８
及びＰＭＯＳトランジスタ７９を形成するための面積が
必要となり、小型化の妨げとなっている。

【００１０】本発明は、上記課題を解決して、特に保護
素子用の面積を必要としない静電破壊防止手段を実現す
ることで、小型の半導体装置を得ることを目的としてい
る。

【００１１】

【課題を解決するための手段】上記課題を解決するため
の本発明は、半導体基板１上にゲート酸化膜３を介して
形成されるゲート電極４と、該ゲート電極３とは異なる
領域に形成されるソース電極５及びドレイン電極６とを
有してＭＯＳトランジスタを構成する半導体集積回路に
おいて、前記ゲート電極４上に形成され、前記ゲート酸
化膜３に比較して電気抵抗の低い保護用絶縁膜７、該絶
縁膜７上に形成され、接地電位に接続される保護用導電
膜８から構成されることを特徴としている。

【００１２】上記本発明の半導体集積回路によれば保護
素子を設けることなく、ゲート酸化膜を高電圧から保護
することができるため、保護素子用のスペースの必要が
ない小型の回路を実現することができる。

【００１３】

【実施の形態】以下、本発明の実施例を図面を参照しな
がら詳細に説明する。図１は、本発明の第一実施例を説
明するためのＮＭＯＳトランジスタの断面図である。本
実施例のＮＭＯＳトランジスタは、シリコンからなるＰ
型の半導体基板１の所定領域にゲート酸化膜３を介して
ゲート電極４を形成しており、このゲート電極４の両側
のＮ型拡散層２を施した上にソース電極５及びドレイン
電極６を形成することで構成している。

【００１４】そして、ゲート電極４の上層には、下層の
ゲート酸化膜３よりも電気抵抗を低くするために薄く形
成される保護用絶縁膜７、更に接地電位に接続される保
護用導電膜８を形成している。尚、上記本実施例の半導
体集積回路は、保護用絶縁膜７及び保護用導電膜８を形
成する工程を追加するのみで良く、酸化、不純物導入、
薄膜形成、リソグラフィ等通常のウエハプロセス技術に
て製造することができる。

【００１５】また、ソース電極５及びドレイン電極６が
形成されていない周囲の領域にも斜線で示すように酸化
膜が形成されている。このような半導体集積回路におい
て、ゲート電極４に接続される入力端子ＩＮに静電気に
よる高電圧が印加されたとしても、ゲート酸化膜３より
も電気抵抗の低い保護用絶縁膜７に高電圧が導かれ、保
護用導電膜８を介して放電される。

【００１６】従って、特に保護用素子を設けることな
く、ゲート酸化膜３の静電破壊を防止することが可能と
なる。本実施例では、ゲート電極４上には絶縁膜を設け
たが、電荷が移動しやすい非帯電膜を用いることも可能
であり、これは以下に説明する実施例においても同様で
ある。

【００１７】また、保護用絶縁膜７及び保護用導電膜８
をゲート電極４に覆い被せるよう形成することで、電界
が集中するゲート電極４の角部からの放電を発生させ、
静電破壊を更に確実に防止することができる。図２は、
本発明の第二実施例を説明するためのＮＭＯＳトランジ
スタの断面模式図であり、基本的構成は第一実施例と同
じであるが、ゲート電極１４の形状に特徴を有する。

【００１８】即ち、Ｐ型半導体基板１１、ゲート酸化膜
１３、及びＮ型拡散層１２上のソース電極１５とドレイ
ン電極１６の各構成を第一実施例と同一として、ゲート
電極１４の保護用絶縁膜１７と接する面の一部を突出す
る形状にした点を特徴としている。これは、突出部に電
界が集中するという性質を利用するものであり、入力端
子ＩＮを介してゲート電極１４に静電気等による高電圧
が印加された場合に、この電圧が下側のゲート酸化膜１
３よりも保護用絶縁膜１７側に導かれ易くするものであ
る。

【００１９】本実施例によれば、静電気等による高電圧
がゲート電極１４に加わった時、高電圧はゲート電極１
４の突出部から保護用絶縁膜１７側に導かれ、保護用導
電膜１８を介して放電されるため、下層にあるゲート酸
化膜１３の破壊を確実に防止することができる。図３
は、突出部を有するゲート電極を形成するための具体的
な製造工程を説明するための断面図である。

【００２０】まず、図３（ａ）に示すように、半導体基
板１１上に酸化シリコンからなるゲート酸化膜１３を形
成した部分に対して、窓部の大きい第１マスク１９ａを
使用して、第１の電極層１４ａを形成する。この電極層
１４ａは、ポリシリコンにボロン或いはリン等のイオン
をドーピングしたドープトポリシリコンであり、ネガ型
のフォトレジストを使ったフォトリソグラフィ技術によ
り数μｍ程度の厚さで形成する。

【００２１】その後、図３（ｂ）に示すように、第１マ
スクよりも窓部の小さい第２マスク１９ｂを使用して、
第１の電極層１４ａ上に第２の電極層１４ｂを形成す
る。材料及び膜厚は第１の電極層１４ａと同様である。
そして、図３（ｃ）に示すように、更に小さい窓部を有
する第３マスク１９ｃを使用して、第２の電極層１４ｂ
上に第３の電極層１４ｃを形成する。これも第２の電極
層１４ｂと同様、材料及び膜厚は第１の電極１４ａと同
じである。

【００２２】このように形成したゲート電極上に、図３
（ｄ）に示すように、ポリシリコンからなる保護用絶縁
膜１７を数百 被覆する。以上のように、幅の異なるパ
ターンの電極層を順次設けていくことによって、各層の
エッジ部分が突出部となり、電界を集中させることがで
きると共に、図３（ｄ）に示すように、絶縁膜１７を形
成した場合に、このエッジ部分には薄肉部１７ａができ
るため、この部分から放電を起こし易くなる。

【００２３】以上第一、第二実施例においては、ＭＯＳ
トランジスタを構成する半導体集積回路を対象にして説
明したが、本発明はこれに限定されることなくバイポー
ラトランジスタ等の半導体集積回路においても同様な効
果を有するものである。図４は、本発明の第三実施例を
説明するためのＮＭＯＳトランジスタの断面図である。

【００２４】本実施例では、シリコンからなるＰ型の半
導体基板２１の所定領域にゲート酸化膜２３を介してゲ
ート電極２４を形成しており、このゲート電極２４の両
側のＮ型拡散層２２を施した上にソース電極２５及びド
レイン電極２６を形成している。そして、ゲート酸化膜
２３の内部には、接地される保護用導電体２８がゲート
電極２４と接することなく形成されており、ゲート電極
２４に高電圧が加わった場合の放電を可能としている。

【００２５】本実施例の保護用導電体２８は、まず薄い
酸化膜を形成した後、この酸化膜上に金属材をパターニ
ングして形成しており、その後更に酸化膜を形成するこ
とによりゲート酸化膜２３内に埋設された状態としてい
る。また、ゲート電極２４は、保護用導電体２８側に突
出する形状にすることで、高電圧が確実に保護用導電膜
２８を介して放電されるようにしている。

【００２６】本実施例によれば、ゲート酸化膜２３内の
一部に保護用導電体２８を埋設する構造にしていること
から、ゲート酸化膜２３の一部を介して高電圧が保護用
導電膜２８に導かれ放電するため、第一，第二実施例で
形成した保護用絶縁膜を不要にすることができ、薄型化
を図ることができる。図５は、本実施例におけるゲート
酸化膜２３の製造工程を説明するための断面図である。

【００２７】まず、図５（ａ）に示すように、所望より
厚い酸化膜２３ａを保護用導電体２８を埋設するように
形成する。次に、図５（ｂ）に示すように、所定の大き
さの窓部を有する第１エッチングマスク２９ａを被覆し
た後、酸化膜２３ａのエッチングを行うことにより、酸
化膜２３ｂを形成する。

【００２８】更に、図５（ｃ）に示すように、第１エッ
チングマスク２９ａより小さい窓部を有する第２エッチ
ングマスク２９ｂを被覆した後、酸化膜２３ｂのエッチ
ングを行うことにより、酸化膜２３ｃを形成する。そし
て図５（ｄ）に示すように、第２エッチングマスク２９
ｂよりも小さい窓部を有する第３エッチングマスク２９
ｃを被覆した後、酸化膜２３ｃのエッチングを行うこと
により、保護用導電膜２８に向かって突出する所望のゲ
ート酸化膜２３を形成する。

【００２９】以上のように、窓部が異なる複数のエッチ
ングマスクにより順次エッチングを行うことにより、中
央部に凹みを有する酸化膜２３を形成することができ、
その上にゲート電極を積層すれば突出する形状すること
が可能となる。尚、各エッチングマスクは図の紙面方向
に対しても窓部の幅を異ならせしめているものであり、
エッチング回数を増やすほど突出形状を滑らかにするこ
とができる。

【００３０】図６は、本発明の第四実施例を説明するた
めの斜視図である。本実施例では、前述した第三実施例
同様、シリコンからなるＰ型の半導体基板３１の所定領
域にゲート酸化膜３３を介してゲート電極３４を形成し
ており、このゲート電極３４の両側のＮ型拡散層３２を
施した上にソース電極３５及びドレイン電極３６を形成
している。

【００３１】そして、ゲート酸化膜３３の内部には、そ
れぞれ接地される一対の保護用導電体３８が形成されて
おり、ゲート電極３４に高電圧が加わった場合の放電を
可能としている。本実施例の保護用導電体３８において
も、第三実施例と同じ方法で形成することで、ゲート酸
化膜３３内に埋設された状態としている。

【００３２】また、ゲート電極３４は、一対の保護用導
電体３８に向かって突出する形状にすることで、高電圧
が確実に保護用導電膜３８を介して放電されるようにし
ている。本実施例によれば、ゲート絶縁膜３３内に一対
の保護用導電体３８を埋設する構造にしていることか
ら、高電圧を確実に放電することができると共に、第三
実施例同様、保護用絶縁膜を不要にして薄型化を図るこ
とができる。

【００３３】図７は、本発明の第五実施例を説明するた
めの斜視図であり、平面方向における所定経路によって
高電圧を放電させる例である。図７（ａ）は、図１にて
説明した本発明の第一実施例を基本構成としており、そ
の平面方向の位置関係の一例を示すものである。即ち、
半導体基板４１上にゲート酸化膜４３を介してゲート電
極４４が設けられ、その両側にソース電極４５とドレイ
ン電極４６とを有している。

【００３４】そして、各電極はそれぞれ所定方向にアル
ミニウム等からなる導体パターンを導出しており、ゲー
ト電極４４の導体パターンには保護用絶縁膜４７を介し
て配線パターン４８が接続されている。配線パターン４
８は図示していないが接地されており、静電気等による
高電圧が矢印のようにゲート電極４４に印加されようと
した場合、その手前に位置する保護用絶縁膜４７及び配
線パターン４８を介して放電される。従って、ゲート電
極４４下にあるゲート酸化膜４３の破壊は防止される。

【００３５】尚、図７（ａ）は、ＭＯＳトランジスタを
例にして説明したが、バイポーラトランジスタにおいて
も同様な構成とすることができる。図７（ｂ）は、信号
の入力部である電極パッド近傍に静電破壊防止手段を設
けた例を示すものである。本実施例では、半導体素子５
１の表面に形成される複数の電極パッド５２の周辺部に
隣接するように保護用絶縁膜５３、更に接地される保護
用導電膜５４を形成している。電極パッド５２は各電極
部への信号の入力部であり、静電気等による高電圧はこ
の電極パッド５２より入力される。

【００３６】従って、本実施例の如く電極パッド５２の
周辺部に保護用絶縁膜５３及び保護用導電膜５４を設け
ることで、電極パッド５２に入力される高電圧を直ちに
放電することが可能となり、内部のゲート酸化膜の破壊
を防止することができる。また、本実施例の電極パッド
５２は、保護用絶縁膜５３に向かって突出する形状にす
ることで、その部分に電荷を集中させて高電圧の放電を
より確実に行うようにしている。

【００３７】以上説明した本発明の半導体集積回路は、
プリント基板上に実装された状態で、保護用導電膜から
リード端子を介して接地することで放電を可能とする。
しかし半導体装置単体で搬送する場合には接地が困難と
なる。そこで、例えばコンテナを用いて半導体装置を単
体で搬送する場合の接地方法の一例を以下に説明する。

【００３８】図８は、本発明の半導体集積回路における
上記接地方法の一例を説明するための図である。図８
（ａ）（ｂ）は、本発明の半導体集積回路を内蔵する半
導体装置６１の外観斜視図及び断面図を示すもので、パ
ッケージ６５内に封止される半導体素子６４と、半導体
素子６４と電気的に接続され外部に導出されるリード端
子６３、及びリード端子６３と一体形成されパッケージ
６５表面に露出する接地用導体６２を有している。

【００３９】図８（ｃ）は、上記半導体装置６１をコン
テナ６６に収容した時の断面図であり、半導体装置の６
１のパッケージ６５表面に露出する接地用導体６２がコ
ンテナ６６内面に接触するよう構成されているため、こ
のコンテナ６６を接地しておけば静電気による高電圧が
印加されてもこれを放電するため、内部回路の破壊を防
止することができる。

【００４０】

【発明の効果】本発明の半導体集積回路によれば、静電
気等によって発生して印加される高電圧を電極上、或い
は電極に隣接して設けられる保護用絶縁膜及び導電膜を
介して放電させることができるため、特に保護素子用の
面積を必要としない小型の保護手段付きの回路を実現す
ることができる。

【図面の簡単な説明】

【図１】本発明の第一実施例を説明するための断面図で
ある。

【図２】本発明の第二実施例を説明するための断面図で
ある。

【図３】本発明の第二実施例の製造工程を説明するため
の断面図である。

【図４】本発明の第三実施例を説明するための断面図で
ある。

【図５】本発明の第三実施例の製造工程を説明するため
の断面図である。

【図６】本発明の第四実施例を説明するための断面図で
ある。

【図７】本発明の第五実施例を説明するための斜視図で
ある。

【図８】本発明の半導体集積回路における接地例を説明
するための図である。

【図９】従来の半導体集積回路を説明するための図であ
る。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 不純物層を所定の領域に有することでＮ
   型及びＰ型の領域に分離されてなる半導体基板上に酸化
   膜及び導電膜をパターニングすることによりトランジス
   タを構成する半導体集積回路において、 前記導電膜の入力信号が供給される部分に接触する保護
   用非帯電膜と、該保護用非帯電膜に接触すると共に放電
   手段を備える保護用導電体とを有することを特徴とする
   半導体集積回路。
2. 【請求項２】 前記導電膜の入力信号が供給される部分
   は、前記保護用非導電膜との接触部に電界が集中する突
   出部を有することを特徴とする請求項１記載の半導体集
   積回路。
3. 【請求項３】 前記導電膜の突出部は、異なるマスクを
   使用してフォトリソ工程を繰り返し行うことにより、徐
   々に幅の狭くなるパターンを順次積層することで形成す
   ることを特徴とする半導体集積回路の製造方法。
4. 【請求項４】 前記導電膜の入力信号が供給される部分
   は、ゲート酸化膜上に形成されるゲート電極で、その両
   側には不純物層上に形成されるソース電極及びドレイン
   電極を有することでＭＯＳトランジスタを構成してお
   り、 前記ゲート酸化膜が保護用非帯電膜を兼ねると共に、該
   ゲート酸化膜内に放電手段を備える保護用導電体が埋設
   されていることを特徴とする請求項１記載の半導体集積
   回路。
5. 【請求項５】 前記ゲート電極は、前記ゲート酸化膜と
   の接触部が前記保護用導電体に向かうように突出した形
   状となっていることを特徴とする請求項３記載の半導体
   集積回路。
6. 【請求項６】 請求項５記載の突出形状のゲート電極
   は、下層のゲート酸化膜を、異なるエッチングマスクを
   使用してエッチング工程を繰り返し行うことにより、中
   央部に向かって下がる階段形状に形成した後、該ゲート
   酸化膜上に所定の膜厚で導電膜を積層することにより形
   成することを特徴とする半導体集積回路の製造方法。
7. 【請求項７】 前記保護用導電体の放電手段は、該保護
   用導電体に電気的に接続されるリード端子と一体的に形
   成する接地用導体を接地する構成であることを特徴とす
   る請求項１記載の半導体集積回路。