JPH1012667A - パッケージ層の数を削減したフリップチップ・パッケージ - Google Patents
パッケージ層の数を削減したフリップチップ・パッケージInfo
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- JPH1012667A JPH1012667A JP9068171A JP6817197A JPH1012667A JP H1012667 A JPH1012667 A JP H1012667A JP 9068171 A JP9068171 A JP 9068171A JP 6817197 A JP6817197 A JP 6817197A JP H1012667 A JPH1012667 A JP H1012667A
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Abstract
(57)【要約】
【課題】 層の数を減少しながらも依然としてよい電気
的特性を示すフリップチップ・パッケージを提供するこ
と。 【解決手段】 フリップチップ基板は、第１（３２）及
び第２（３６）の導電層と、その間に挿入された誘電層
（３４）とを含む。それぞれの導電層は、２つのＩ／Ｏ
信号トレースなどのＩ／Ｏ信号トレース群の次により幅
の広い電力又は接地トレースが続くような反復的なパタ
ーンを含む。一方の導電層上のＩ／Ｏトレースは、他方
の導電層上の電力又は接地トレースの上に又は下に位置
する。幅の広い電力及び接地トレースが、Ｉ／Ｏトレー
ス群の両方の側に関して、上下だけでなく、遮蔽を与え
る。
的特性を示すフリップチップ・パッケージを提供するこ
と。 【解決手段】 フリップチップ基板は、第１（３２）及
び第２（３６）の導電層と、その間に挿入された誘電層
（３４）とを含む。それぞれの導電層は、２つのＩ／Ｏ
信号トレースなどのＩ／Ｏ信号トレース群の次により幅
の広い電力又は接地トレースが続くような反復的なパタ
ーンを含む。一方の導電層上のＩ／Ｏトレースは、他方
の導電層上の電力又は接地トレースの上に又は下に位置
する。幅の広い電力及び接地トレースが、Ｉ／Ｏトレー
ス群の両方の側に関して、上下だけでなく、遮蔽を与え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電子マイクロ回路
の分野に関する。更に詳しくは、本発明は、「フリップ
チップ」マイクロ回路パッケージの内部の層の複雑さと
その数とを減少させることに関する。
の分野に関する。更に詳しくは、本発明は、「フリップ
チップ」マイクロ回路パッケージの内部の層の複雑さと
その数とを減少させることに関する。
【０００２】
【従来技術】「フリップチップ」とは、基板に対して回
路側が下向きにボンディングされた少なくとも１つの半
導体ダイを含むマイクロ回路のことを指し、ダイと基板
又はパッケージとの間は、直接的に電気的に相互接続が
されている。ダイが直接に基板に接続されるので、従来
型のボンディング・ワイヤは、不要である。基板は、プ
リント回路ボード（ＰＣＢ）などの受動キャリアでもよ
いし、別の半導体チップでもよい。後者のタイプのフリ
ップチップは、米国特許５４１０８０５号に記載されて
いる。基板は、通常は、マザーボードに直接にボンディ
ングされ、マザーボードの上には、他のフリップチッ
プ、及び／又は、リードフレーム・パッケージ、表面実
装、ピン・グリッド・アレー等の種々のより従来型のパ
ッケージを用いる他のチップを、実装することができ
る。
路側が下向きにボンディングされた少なくとも１つの半
導体ダイを含むマイクロ回路のことを指し、ダイと基板
又はパッケージとの間は、直接的に電気的に相互接続が
されている。ダイが直接に基板に接続されるので、従来
型のボンディング・ワイヤは、不要である。基板は、プ
リント回路ボード（ＰＣＢ）などの受動キャリアでもよ
いし、別の半導体チップでもよい。後者のタイプのフリ
ップチップは、米国特許５４１０８０５号に記載されて
いる。基板は、通常は、マザーボードに直接にボンディ
ングされ、マザーボードの上には、他のフリップチッ
プ、及び／又は、リードフレーム・パッケージ、表面実
装、ピン・グリッド・アレー等の種々のより従来型のパ
ッケージを用いる他のチップを、実装することができ
る。
【０００３】基板が果たす目的の１つは、ダイの上のＩ
／Ｏ信号がダイからマザーボード上に「逃れる」ことを
可能にすることである。ダイは、通常は非常に小さく、
多数の電源及びグランドの接続に加えて、数百ものＩ／
Ｏ信号を含む。ダイの表面パッドの上に「バンプ」（出
っ張り）を設けて、基板への電気的な接続を容易にする
ことが行われる。これらのバンプは、小さなダイの上に
稠密に密集している。バンプの間隔は、１０ミル（２５
４ミクロン）が一般的である。そのように非常に密集し
ているバンプをマザーボードにボンディングしようとす
ることは、実際的ではない。基板は、これらの稠密に密
集しているバンプを、はるかに稠密度の低い間隔まで広
げる目的を満足させることにより、電源やグランドに加
えて、これらのＩ／Ｏを、マザーボードに接続すること
ができる。
／Ｏ信号がダイからマザーボード上に「逃れる」ことを
可能にすることである。ダイは、通常は非常に小さく、
多数の電源及びグランドの接続に加えて、数百ものＩ／
Ｏ信号を含む。ダイの表面パッドの上に「バンプ」（出
っ張り）を設けて、基板への電気的な接続を容易にする
ことが行われる。これらのバンプは、小さなダイの上に
稠密に密集している。バンプの間隔は、１０ミル（２５
４ミクロン）が一般的である。そのように非常に密集し
ているバンプをマザーボードにボンディングしようとす
ることは、実際的ではない。基板は、これらの稠密に密
集しているバンプを、はるかに稠密度の低い間隔まで広
げる目的を満足させることにより、電源やグランドに加
えて、これらのＩ／Ｏを、マザーボードに接続すること
ができる。
【０００４】
【発明が解決しようとする課題】フリップチップでは、
ダイが基板にボンディングされる際には、ダイ上のバン
プが、ダイと基板との間の物理的及び電気的接触点とな
る。バンプは、ダイへの及びダイからの電源（power）
及びグランド（ground、接地）を含む電気信号を運ぶ。
基板を設計する際には、次のような多数の電気的特性が
満たされていることが望ましい。すなわち、インピーダ
ンスを制御して信号の反射を最小にすること、電源及び
グランド面への結合を密接にしてよいリターン電流経路
を設け結果として低いインダクタンスを得ること、特に
電源及びグランド接続に対するインピーダンスを低くす
ること、信号トレースの間隔の間隔を広くすることによ
り特に多くの信号が同時に切り換わる際のクロストーク
を最小にすること、である。従って、ＰＣＢ基板を有す
るフリップチップは、一般的には、基板のために少なく
とも４つの層を用い、すなわち、第１の信号層、専用の
電源面、第２の信号層、及び専用のグランド面である。
セラミックの基板は、ＰＣＢ材料よりも誘電定数が高い
ので、ダイが数百の接続を含むときには、満足できる性
能を達成するためには、８以上の層を含み得る。不運に
も、基板の層の数が増加するにつれて、フリップチップ
・パッケージの複雑さとコストも、上昇する。
ダイが基板にボンディングされる際には、ダイ上のバン
プが、ダイと基板との間の物理的及び電気的接触点とな
る。バンプは、ダイへの及びダイからの電源（power）
及びグランド（ground、接地）を含む電気信号を運ぶ。
基板を設計する際には、次のような多数の電気的特性が
満たされていることが望ましい。すなわち、インピーダ
ンスを制御して信号の反射を最小にすること、電源及び
グランド面への結合を密接にしてよいリターン電流経路
を設け結果として低いインダクタンスを得ること、特に
電源及びグランド接続に対するインピーダンスを低くす
ること、信号トレースの間隔の間隔を広くすることによ
り特に多くの信号が同時に切り換わる際のクロストーク
を最小にすること、である。従って、ＰＣＢ基板を有す
るフリップチップは、一般的には、基板のために少なく
とも４つの層を用い、すなわち、第１の信号層、専用の
電源面、第２の信号層、及び専用のグランド面である。
セラミックの基板は、ＰＣＢ材料よりも誘電定数が高い
ので、ダイが数百の接続を含むときには、満足できる性
能を達成するためには、８以上の層を含み得る。不運に
も、基板の層の数が増加するにつれて、フリップチップ
・パッケージの複雑さとコストも、上昇する。
【０００５】従って、本発明の目的は、層の数を減少し
ても依然としてよい電気的特性を示すフリップチップ・
パッケージを提供することである。
ても依然としてよい電気的特性を示すフリップチップ・
パッケージを提供することである。
【０００６】
【課題を解決するための課題】本発明によると、フリッ
プチップ・パッケージにおいて必要な層の数は、グルー
プ当たり２つのトレース程度のＩ／Ｏトレースの小さな
グループを有する第１の基板層であって、Ｉ／Ｏトレー
スのそれぞれのグループが２つのＩ／Ｏトレースに実質
的に平行でありこれらのＩ／Ｏトレースの両側の上の電
源トレースなどの電圧源トレースを有するような第１の
基板層を提供することによって、減少させることができ
る。第２の基板層は、２つのトレースから成る同様のグ
ループを含み、２つのトレースのそれぞれのグループ
は、この２つのＩ／Ｏトレースの両側の上の接地トレー
スなどの電圧源トレースを有する。この電源及び接地ト
レースは、横に並んだ２つのＩ／Ｏトレースと同じ程度
の幅である。第１の基板層上のＩ／Ｏトレースは、第２
の層の上の電力トレースの上で位置合わせされ、第２の
基板層上のＩ／Ｏトレースは、第１の基板層の上の接地
トレースの下で位置合わせ（アライメント）される。第
１の層の上のＩ／Ｏ信号グループは、電源トレースによ
って両側で遮蔽され、更に、接地トレースによって下で
遮蔽されるので、基板上でのこれらのＩ／Ｏ信号と他の
信号との間のクロストークは、大きく減少する。従っ
て、Ｉ／Ｏトレースの全体としての密度は、大きくな
る。更に、電源及び接地層を別個にすることが不要にな
る。全体としての結果は、フリップチップ基板に必要な
層の数の減少であり、それにより、製造上の複雑さとコ
ストとを低減することができる。２つのＩ／Ｏ信号層と
専用の電源及び接地層とを有するような従来型の構成の
フリップチップに対して、専用の電源及び接地層を不要
とすることによって、本発明の構成によれば、基板の層
の数を、４から２に減らすことができる。
プチップ・パッケージにおいて必要な層の数は、グルー
プ当たり２つのトレース程度のＩ／Ｏトレースの小さな
グループを有する第１の基板層であって、Ｉ／Ｏトレー
スのそれぞれのグループが２つのＩ／Ｏトレースに実質
的に平行でありこれらのＩ／Ｏトレースの両側の上の電
源トレースなどの電圧源トレースを有するような第１の
基板層を提供することによって、減少させることができ
る。第２の基板層は、２つのトレースから成る同様のグ
ループを含み、２つのトレースのそれぞれのグループ
は、この２つのＩ／Ｏトレースの両側の上の接地トレー
スなどの電圧源トレースを有する。この電源及び接地ト
レースは、横に並んだ２つのＩ／Ｏトレースと同じ程度
の幅である。第１の基板層上のＩ／Ｏトレースは、第２
の層の上の電力トレースの上で位置合わせされ、第２の
基板層上のＩ／Ｏトレースは、第１の基板層の上の接地
トレースの下で位置合わせ（アライメント）される。第
１の層の上のＩ／Ｏ信号グループは、電源トレースによ
って両側で遮蔽され、更に、接地トレースによって下で
遮蔽されるので、基板上でのこれらのＩ／Ｏ信号と他の
信号との間のクロストークは、大きく減少する。従っ
て、Ｉ／Ｏトレースの全体としての密度は、大きくな
る。更に、電源及び接地層を別個にすることが不要にな
る。全体としての結果は、フリップチップ基板に必要な
層の数の減少であり、それにより、製造上の複雑さとコ
ストとを低減することができる。２つのＩ／Ｏ信号層と
専用の電源及び接地層とを有するような従来型の構成の
フリップチップに対して、専用の電源及び接地層を不要
とすることによって、本発明の構成によれば、基板の層
の数を、４から２に減らすことができる。
【０００７】ある特徴では、本発明は、集積回路ダイと
基板とを含むフリップチップから成る。この基板は、絶
縁性の誘電層によって分離された少なくとも２つの導電
層を有し、この２つの導電層は、それぞれが、複数のＩ
／Ｏ信号トレースと、更に、これらのＩ／Ｏ信号トレー
スに遮蔽を与える複数の電圧源トレースを有する。これ
らのトレースは、実質的に平行であり、Ｉ／Ｏ信号トレ
ースの次に電圧源トレースが続くような反復的なパター
ンでは位置されている。一方の導電層の上の電圧源トレ
ースは、他方の導電層の上のＩ／Ｏ信号トレースの上に
又は下に配置される。結果的に、フリップチップ基板に
必要な層の数は減少し、他方で、基板のよい電気的特性
は維持されている。
基板とを含むフリップチップから成る。この基板は、絶
縁性の誘電層によって分離された少なくとも２つの導電
層を有し、この２つの導電層は、それぞれが、複数のＩ
／Ｏ信号トレースと、更に、これらのＩ／Ｏ信号トレー
スに遮蔽を与える複数の電圧源トレースを有する。これ
らのトレースは、実質的に平行であり、Ｉ／Ｏ信号トレ
ースの次に電圧源トレースが続くような反復的なパター
ンでは位置されている。一方の導電層の上の電圧源トレ
ースは、他方の導電層の上のＩ／Ｏ信号トレースの上に
又は下に配置される。結果的に、フリップチップ基板に
必要な層の数は減少し、他方で、基板のよい電気的特性
は維持されている。
【０００８】本発明のこれらの及びそれ以外の特徴及び
効果は、以下の詳細な説明と添付の図面とを参照するこ
とによって、当業者には明らかになろう。図面において
は、同じ箇所には、複数の図面で、同じ参照番号を付し
てある。
効果は、以下の詳細な説明と添付の図面とを参照するこ
とによって、当業者には明らかになろう。図面において
は、同じ箇所には、複数の図面で、同じ参照番号を付し
てある。
【０００９】
【発明の実施の形態】図１には、フリップチップとマザ
ーボード８０とを示してある。フリップチップは、ダイ
１０と基板３０とを含む。ダイ１０は、半導体材料から
構成され、集積回路１２が、ダイ１０の表面側の上に形
成されている。窒化シリコンから作られた層などのパッ
シベーション層（図示せず）が、表面１１をひっかき傷
（スクラッチング）から保護している。ダイ１０は、表
面を下向きにして、すなわち、集積回路１２を下向きに
して、取り付けられる。ダイ１０は、ダイ・ボンディン
グ領域３８において、基板３０にボンディングされる。
ボンディングは、通常は、ソルダリング（ハンダ付け）
による。
ーボード８０とを示してある。フリップチップは、ダイ
１０と基板３０とを含む。ダイ１０は、半導体材料から
構成され、集積回路１２が、ダイ１０の表面側の上に形
成されている。窒化シリコンから作られた層などのパッ
シベーション層（図示せず）が、表面１１をひっかき傷
（スクラッチング）から保護している。ダイ１０は、表
面を下向きにして、すなわち、集積回路１２を下向きに
して、取り付けられる。ダイ１０は、ダイ・ボンディン
グ領域３８において、基板３０にボンディングされる。
ボンディングは、通常は、ソルダリング（ハンダ付け）
による。
【００１０】基板３０は、第１の導電層３２と、誘電層
３４と、第２の導電層３６と、を含む。導電層３２及び
３６は、一般的には誘電層３４の上にメッキされた銅ベ
ースの材料から成り、一般的に、パターニングと、フォ
トリソグラフィ処理とによって、個々のトレースが作成
される。また、基板３０は、個別に作成された後で相互
にラミネートされる複数の層から形成することもでき
る。誘電層３４は、ポリイミド、ＰＣＢラミネート、Ｐ
ＴＦＥ（ＴＥＦＬＯＮ（登録商標））、ＦＲ４、ＢＴ樹
脂、セラミック、又は半導体パッケージに用いられる任
意の他の絶縁体などの絶縁性の誘電材料から形成され
る。セラミックの誘電定数は９から１０のレンジであ
り、有機材料の誘電定数は２．８から４．５であるか
ら、普通は、有機材料が好まれる。この結果として、信
号の間の容量性結合が少なくなり、基板３０上のトレー
ス密度を大きくすることが可能になる。他のタイプの基
板を用いることもできる。その例としては、例えば、
「デカル（decals）」、すなわち、硬化剤（stiffner
s）を有したり有しなかったりするプリントされた両面
型のフレックス・テープなどがある。図解されている実
施例ではより従来型の基板に焦点を合わせているが、当
業者には理解されるように、本発明は、これらのより新
しいタイプの基板にも、同様に応用できる。
３４と、第２の導電層３６と、を含む。導電層３２及び
３６は、一般的には誘電層３４の上にメッキされた銅ベ
ースの材料から成り、一般的に、パターニングと、フォ
トリソグラフィ処理とによって、個々のトレースが作成
される。また、基板３０は、個別に作成された後で相互
にラミネートされる複数の層から形成することもでき
る。誘電層３４は、ポリイミド、ＰＣＢラミネート、Ｐ
ＴＦＥ（ＴＥＦＬＯＮ（登録商標））、ＦＲ４、ＢＴ樹
脂、セラミック、又は半導体パッケージに用いられる任
意の他の絶縁体などの絶縁性の誘電材料から形成され
る。セラミックの誘電定数は９から１０のレンジであ
り、有機材料の誘電定数は２．８から４．５であるか
ら、普通は、有機材料が好まれる。この結果として、信
号の間の容量性結合が少なくなり、基板３０上のトレー
ス密度を大きくすることが可能になる。他のタイプの基
板を用いることもできる。その例としては、例えば、
「デカル（decals）」、すなわち、硬化剤（stiffner
s）を有したり有しなかったりするプリントされた両面
型のフレックス・テープなどがある。図解されている実
施例ではより従来型の基板に焦点を合わせているが、当
業者には理解されるように、本発明は、これらのより新
しいタイプの基板にも、同様に応用できる。
【００１１】図２は、上部のメタライゼーション層を含
むダイ１０の表面の上のバンプのパターンを図解してい
るが、これは、本発明のフリップチップ・パッケージを
適用できるダイの一例を図解する目的である。ダイ１０
は、周辺部に、複数のＩ／Ｏバンプ１４と、ＶDD（電
源）バンプ１６と、ＶSS（接地）バンプ１８とを含む。
これらのバンプは、金などの高品質の金属で作られてい
る。集積回路１２の内部のＩ／Ｏドライバ・トランジス
タに対して、ＶDD接点１６は電力（電源）を供給し、Ｖ
SS接点は接地を供給する。中央部分では、集積回路１２
の内部の論理回路に対して、複数のＶDD2（電源）バン
プ２０とＶSS2（接地）とが、電源と接地とを供給す
る。この図では、１つのローの中のすべてのＶDD2接点
は、バス・バーから成る幅の広いトレースによって、相
互に接合されている。１つのローの中のＶSS2も、同様
に、相互に結合されている。ＶDD2及びＶSS2は、それぞ
れ、ＶDD及びＶSSとは分離した状態で保たれるので、Ｉ
／Ｏドライバのスイッチングに起因するＶSS及びＶDDの
上のノイズと過渡電流（transients）は、内部論理回路
の電源及び接地には現れない。接点１４−２２の間の間
隔は、一般的には、８−１０ミル（２０３−２５４ミク
ロン）のオーダーである。２０Ｘ２０のバンプの１つの
正方形のグリッド・アレーを有するフリップチップのた
めの基板が図２に示されているが、他のバンプ・パター
ンも用いられ、本発明は、これらの他のバンプ・パター
ンにも同様に適用できる。しかし、ここでの説明のため
に、バンプは、２５０ミクロンの間隔で離間しているも
のと仮定する。
むダイ１０の表面の上のバンプのパターンを図解してい
るが、これは、本発明のフリップチップ・パッケージを
適用できるダイの一例を図解する目的である。ダイ１０
は、周辺部に、複数のＩ／Ｏバンプ１４と、ＶDD（電
源）バンプ１６と、ＶSS（接地）バンプ１８とを含む。
これらのバンプは、金などの高品質の金属で作られてい
る。集積回路１２の内部のＩ／Ｏドライバ・トランジス
タに対して、ＶDD接点１６は電力（電源）を供給し、Ｖ
SS接点は接地を供給する。中央部分では、集積回路１２
の内部の論理回路に対して、複数のＶDD2（電源）バン
プ２０とＶSS2（接地）とが、電源と接地とを供給す
る。この図では、１つのローの中のすべてのＶDD2接点
は、バス・バーから成る幅の広いトレースによって、相
互に接合されている。１つのローの中のＶSS2も、同様
に、相互に結合されている。ＶDD2及びＶSS2は、それぞ
れ、ＶDD及びＶSSとは分離した状態で保たれるので、Ｉ
／Ｏドライバのスイッチングに起因するＶSS及びＶDDの
上のノイズと過渡電流（transients）は、内部論理回路
の電源及び接地には現れない。接点１４−２２の間の間
隔は、一般的には、８−１０ミル（２０３−２５４ミク
ロン）のオーダーである。２０Ｘ２０のバンプの１つの
正方形のグリッド・アレーを有するフリップチップのた
めの基板が図２に示されているが、他のバンプ・パター
ンも用いられ、本発明は、これらの他のバンプ・パター
ンにも同様に適用できる。しかし、ここでの説明のため
に、バンプは、２５０ミクロンの間隔で離間しているも
のと仮定する。
【００１２】次に、図３を参照すると、第１の導電層３
２の上に、複数の接点４０−５０が設けられ、集積回路
１２と基板３０との間の電気的接続を与えている。ダイ
のＩ／Ｏ接点４０は、ダイの領域３８から、第１の導電
層を通って、第２の導電層３６上のランド（land）と称
される接点に至るバイア６０まで、Ｉ／Ｏ信号を運ぶ。
一般的には、ハンダ・ボールが、マザーボード８０への
ソルダリングのために、それぞれのランドに接続され
る。第２の導電層３６上のハンダ・ボールは、集合的
に、ボール・グリッド・アレーと称されるが、その理由
は、これらのハンダ・ボールが、通常は、グリッドのパ
ターンに配列されるからである。ボールの間の間隔は、
一般的には１．０又は１．２７ｍｍであるが、この間隔
は、関連する技術が進歩すれば、疑いなく減少するであ
ろう。基板３０内に形成されるバイアは、例えば、ドリ
ルによる（drilled）バイア、フォト・バイア、又はレ
ーザ・バイアである。ハンダ・ボールは、第２の導電層
３６とマザーボード８０との間の電気的接続を容易にす
る。ＶSS接点４２は、第１の導電層３２の上をダイの領
域３８から第２の導電層３６上のハンダ・ボールに接続
するバイア６２まで、ＶSS電圧源を運ぶ。従って、Ｉ／
Ｏ信号の半分とすべての接地電源とは、接点４０及び４
２から、ボール・グリッド・アレーまで、第１の導電層
３２に沿ったトレースによって、運ばれる。これらのト
レースは、図３に代表的な例を示したように、ダイ領域
３８から、外向きに放射状に配置される。
２の上に、複数の接点４０−５０が設けられ、集積回路
１２と基板３０との間の電気的接続を与えている。ダイ
のＩ／Ｏ接点４０は、ダイの領域３８から、第１の導電
層を通って、第２の導電層３６上のランド（land）と称
される接点に至るバイア６０まで、Ｉ／Ｏ信号を運ぶ。
一般的には、ハンダ・ボールが、マザーボード８０への
ソルダリングのために、それぞれのランドに接続され
る。第２の導電層３６上のハンダ・ボールは、集合的
に、ボール・グリッド・アレーと称されるが、その理由
は、これらのハンダ・ボールが、通常は、グリッドのパ
ターンに配列されるからである。ボールの間の間隔は、
一般的には１．０又は１．２７ｍｍであるが、この間隔
は、関連する技術が進歩すれば、疑いなく減少するであ
ろう。基板３０内に形成されるバイアは、例えば、ドリ
ルによる（drilled）バイア、フォト・バイア、又はレ
ーザ・バイアである。ハンダ・ボールは、第２の導電層
３６とマザーボード８０との間の電気的接続を容易にす
る。ＶSS接点４２は、第１の導電層３２の上をダイの領
域３８から第２の導電層３６上のハンダ・ボールに接続
するバイア６２まで、ＶSS電圧源を運ぶ。従って、Ｉ／
Ｏ信号の半分とすべての接地電源とは、接点４０及び４
２から、ボール・グリッド・アレーまで、第１の導電層
３２に沿ったトレースによって、運ばれる。これらのト
レースは、図３に代表的な例を示したように、ダイ領域
３８から、外向きに放射状に配置される。
【００１３】ダイの接触領域３８の周辺部の接点の残り
の半分は、Ｉ／Ｏ接点４４とＶDD接点４６とを含む。こ
れらの接点は、バイアを通じて直ちに第２の導電層３６
に接続された後で、第１の導電層３２上のトレースと同
様の態様で、ボール・グリッド・アレーに接続される。
従って、基板３０は、２５０ミクロンの間隔で離間して
いるダイ１０上の電気的接続が、マザーボード８０上の
電気的なグリッド接続に逃れることを可能にするという
目的を果たす。ただし、マザーボード８０では、接点
は、１．２７ｍｍの間隔で、すなわち、約５倍離間して
いる。図３では、もちろん、この寸法通りには、描かれ
ていないことに注意されたい。
の半分は、Ｉ／Ｏ接点４４とＶDD接点４６とを含む。こ
れらの接点は、バイアを通じて直ちに第２の導電層３６
に接続された後で、第１の導電層３２上のトレースと同
様の態様で、ボール・グリッド・アレーに接続される。
従って、基板３０は、２５０ミクロンの間隔で離間して
いるダイ１０上の電気的接続が、マザーボード８０上の
電気的なグリッド接続に逃れることを可能にするという
目的を果たす。ただし、マザーボード８０では、接点
は、１．２７ｍｍの間隔で、すなわち、約５倍離間して
いる。図３では、もちろん、この寸法通りには、描かれ
ていないことに注意されたい。
【００１４】内部チップ論理の電圧源ＶSS2接点４８及
びＶDD2は、バイアによって、第２の導電層３６に接続
される。図２に示したような幅の広いトレース又は部分
的な平面が、種々のＶSS2接点を相互に接続する。同様
に、幅の広いトレース又は部分的な平面が、種々のＶ
DD2接点を相互に接続する。また、ＶSS2及びＶDD2のた
めのマザーボード上の接点も、部分的な平面であり得
る。
びＶDD2は、バイアによって、第２の導電層３６に接続
される。図２に示したような幅の広いトレース又は部分
的な平面が、種々のＶSS2接点を相互に接続する。同様
に、幅の広いトレース又は部分的な平面が、種々のＶ
DD2接点を相互に接続する。また、ＶSS2及びＶDD2のた
めのマザーボード上の接点も、部分的な平面であり得
る。
【００１５】図２及び図３は、６つのローの接点パター
ンを、４：１：１の比率で図解するように描かれてい
る。これは、すべての６つの接点に対して、４つのＩ／
Ｏ、１つの電源、及び１つの接地があることを意味して
いる。それぞれの導電層上には、２つのＩ／Ｏトレース
の次に１つの電圧源トレース（電力トレース又は電圧ト
レースのどちらか）が続くような反復的なパターンが存
在する。この４：１：１の構成は、差動的なペアを含む
Ｉ／Ｏ信号には、特に適している。
ンを、４：１：１の比率で図解するように描かれてい
る。これは、すべての６つの接点に対して、４つのＩ／
Ｏ、１つの電源、及び１つの接地があることを意味して
いる。それぞれの導電層上には、２つのＩ／Ｏトレース
の次に１つの電圧源トレース（電力トレース又は電圧ト
レースのどちらか）が続くような反復的なパターンが存
在する。この４：１：１の構成は、差動的なペアを含む
Ｉ／Ｏ信号には、特に適している。
【００１６】更なる遮蔽（shielding）を与えるために
は、第１の導電層３２上のＩ／Ｏトレースは、第２の導
電層３６上のＶDDトレースの上方で位置合わせされ（al
igned）、第２の導電層３６上のＩ／Ｏトレースは、第
１の導電層３２上のＶDDトレースの下方で位置合わせさ
れ、それによって、それぞれのＩ／Ｏ信号に対して、上
方又は下方の遮蔽を与える。電圧源トレースは、少なく
とも、２つのＩ／Ｏトレースとこれらのトレースを分離
している幅との和にほぼ等しい幅である。例えば、３０
／３０のトレース間隔の場合には、それぞれのＩ／Ｏト
レースは、３０ミクロンの幅であり、２つのＩ／Ｏトレ
ースは、３０ミクロンのギャップだけ、分離される。こ
のトレースの間隔では、それぞれの電圧源トレースは、
少なくとも、９０ミクロンの幅である。従って、Ｉ／Ｏ
信号のそれぞれのグループは、第１の電圧源によって両
側を遮蔽され、更に、第２の電圧源によって、上方又は
下方のどちらかを遮蔽される。電圧源トレースは、その
上下で、２つのＩ／Ｏ信号トレースよりも僅かに幅が広
いことが好ましく、従って、例示的な実施例では、実際
の幅は、１００ミクロンとして選択される。
は、第１の導電層３２上のＩ／Ｏトレースは、第２の導
電層３６上のＶDDトレースの上方で位置合わせされ（al
igned）、第２の導電層３６上のＩ／Ｏトレースは、第
１の導電層３２上のＶDDトレースの下方で位置合わせさ
れ、それによって、それぞれのＩ／Ｏ信号に対して、上
方又は下方の遮蔽を与える。電圧源トレースは、少なく
とも、２つのＩ／Ｏトレースとこれらのトレースを分離
している幅との和にほぼ等しい幅である。例えば、３０
／３０のトレース間隔の場合には、それぞれのＩ／Ｏト
レースは、３０ミクロンの幅であり、２つのＩ／Ｏトレ
ースは、３０ミクロンのギャップだけ、分離される。こ
のトレースの間隔では、それぞれの電圧源トレースは、
少なくとも、９０ミクロンの幅である。従って、Ｉ／Ｏ
信号のそれぞれのグループは、第１の電圧源によって両
側を遮蔽され、更に、第２の電圧源によって、上方又は
下方のどちらかを遮蔽される。電圧源トレースは、その
上下で、２つのＩ／Ｏ信号トレースよりも僅かに幅が広
いことが好ましく、従って、例示的な実施例では、実際
の幅は、１００ミクロンとして選択される。
【００１７】この構成によって、信号の間の高度な遮蔽
が可能になり、従って、信号トレースの間のクロストー
クを減少させることができる。比較的高いクロストーク
を経験するただ２つの信号トレースは、２つの隣接する
信号トレースである。２つの信号トレースが差動的なペ
ア（対）から成る場合には、クロストークは一般的に問
題にならない。信号が差動ペアでない場合には、又は、
グループの中で、３つや４つの信号などの他の数の信号
が用いられる場合でも、グルーピングのために選択され
る信号は、クロストークによるエラーの可能性が最小に
なるように、選択できる。
が可能になり、従って、信号トレースの間のクロストー
クを減少させることができる。比較的高いクロストーク
を経験するただ２つの信号トレースは、２つの隣接する
信号トレースである。２つの信号トレースが差動的なペ
ア（対）から成る場合には、クロストークは一般的に問
題にならない。信号が差動ペアでない場合には、又は、
グループの中で、３つや４つの信号などの他の数の信号
が用いられる場合でも、グルーピングのために選択され
る信号は、クロストークによるエラーの可能性が最小に
なるように、選択できる。
【００１８】４：１：１パターンに加えて、それ以外の
接点パターンも可能である。例えば、２：１：１の配列
では、反復的なパターンは、１つのＩ／Ｏトレースに１
つの電圧トレースが続くものになる。これは、クロスト
ークを更に減少させる。６：１：１の配列では、反復的
なパターンは、３つのＩ／Ｏトレースに１つの電圧トレ
ースが続くものとなる。選択される構成は、Ｉ／Ｏトラ
ンジスタにとって利用可能なバンプの数、要求される遮
蔽などを含む多数のファクタに左右される。信号の間の
必要な間隔と遮蔽とに影響する多数のファクタは、広く
知られている。これらのファクタは、スイッチング速
度、一度にスイッチングする信号の数、信号が同期して
いるか非同期であるか、２つ又はそれより多くの同期信
号の間の相対的なタイミング、誘電層３４の誘電定数、
及びそれ以外の考慮を含む。ここで論じられているどの
構成でも、厳密なＩ／Ｏ及び電力／接地トレースの幅
と、トレースの間の間隔とは、望まれる経路インピーダ
ンスを与えるように調整することができる。
接点パターンも可能である。例えば、２：１：１の配列
では、反復的なパターンは、１つのＩ／Ｏトレースに１
つの電圧トレースが続くものになる。これは、クロスト
ークを更に減少させる。６：１：１の配列では、反復的
なパターンは、３つのＩ／Ｏトレースに１つの電圧トレ
ースが続くものとなる。選択される構成は、Ｉ／Ｏトラ
ンジスタにとって利用可能なバンプの数、要求される遮
蔽などを含む多数のファクタに左右される。信号の間の
必要な間隔と遮蔽とに影響する多数のファクタは、広く
知られている。これらのファクタは、スイッチング速
度、一度にスイッチングする信号の数、信号が同期して
いるか非同期であるか、２つ又はそれより多くの同期信
号の間の相対的なタイミング、誘電層３４の誘電定数、
及びそれ以外の考慮を含む。ここで論じられているどの
構成でも、厳密なＩ／Ｏ及び電力／接地トレースの幅
と、トレースの間の間隔とは、望まれる経路インピーダ
ンスを与えるように調整することができる。
【００１９】上述の説明では、ＶSSトレースは、第１の
導電層３２の上に形成され、ＶDDは、第２の導電層３６
の上に形成される。この構成は、ダイが、その周辺部
に、ＶSS及びＶDD電圧源のリングを有し、ＶSSが外側に
ＶDDが内側になることを念頭において、選択される。こ
の電圧源リング構成を有するダイを用いるときには、ト
レースの経路決定（ルーティング）は、ＶDD（内側の電
圧）をバイアを介して直接に低下させる、第１の導電層
３２を用いてＶSS（外側の電圧）をダイ１０から外側に
向けて運ぶことによって、容易に達成される。ダイ上の
これらの電圧の位置は、反転させることもでき、その場
合は、導電層３２及び３６上の電圧を反転させることが
好ましい。しかし、最も外側の電圧が第１の導電層の上
にもってこられる必要はない。図４は、ＶSSパッド７０
がバイア７２によって第２の導電層まで接続されている
基板を図解している。ＶSSパッド７０は、絶縁材料によ
って被覆され、ＶDDトレース７４は、付加的なメタライ
ゼーション層を用いてＶSSパッド７２の上に経路決定さ
れている。
導電層３２の上に形成され、ＶDDは、第２の導電層３６
の上に形成される。この構成は、ダイが、その周辺部
に、ＶSS及びＶDD電圧源のリングを有し、ＶSSが外側に
ＶDDが内側になることを念頭において、選択される。こ
の電圧源リング構成を有するダイを用いるときには、ト
レースの経路決定（ルーティング）は、ＶDD（内側の電
圧）をバイアを介して直接に低下させる、第１の導電層
３２を用いてＶSS（外側の電圧）をダイ１０から外側に
向けて運ぶことによって、容易に達成される。ダイ上の
これらの電圧の位置は、反転させることもでき、その場
合は、導電層３２及び３６上の電圧を反転させることが
好ましい。しかし、最も外側の電圧が第１の導電層の上
にもってこられる必要はない。図４は、ＶSSパッド７０
がバイア７２によって第２の導電層まで接続されている
基板を図解している。ＶSSパッド７０は、絶縁材料によ
って被覆され、ＶDDトレース７４は、付加的なメタライ
ゼーション層を用いてＶSSパッド７２の上に経路決定さ
れている。
【００２０】電源（電力）及び接地トレースは図面で
は、単純化の目的で、幅の広い直線状のトレースとして
示されていることに注意してほしい。しかし、ノイズ及
び過渡電流に対する免疫性を最大にするために、電力及
び接地トレースは、第１及び第２の導電層のできるだけ
多くを被覆するように広げられるべきである。これがな
されるときには、電力及び接地トレースは電力及び接地
面により近くなるので、直線状のトレースの場合よりも
遮蔽と過渡電流に対する保護とが改善される。更に、Ｖ
SSトレースを相互に及びＶDDトレースを相互に種々の地
点で接続することが望ましく、それによって、高いスイ
ッチング負荷が１つのトレース上で経験されるときに
は、隣接するトレースが、スイッチング電流を供給した
り引き出したりする際に助力する。例えば、図５には、
図４に示された基板のボール側が図解されている。図５
では、ＶSS（接地）面７６は、Ｉ／Ｏ信号トレース７８
をほとんど完全に包囲している。図４及び図５では、ま
た、基板の異なる側の上に異なる数のＩ／Ｏ信号がそれ
ぞれのグループを有している基板レイアウトが、図解さ
れている。３つのＩ／Ｏが第１の導電層上でまとめられ
（図４）、１つのＩ／Ｏが第２の導電層上で遮蔽されて
いる（図５）。１つの基板の側の上の反復的なパターン
は、３つのＩ／Ｏの次に１つの電源トレースが続き、１
つのＩ／Ｏの次に接地トレースが続き、１つのＩ／Ｏの
次に接地トレースが続く、等である。一般的にいって、
反復的なパターンは、少なくとも１つの電圧源トレース
の次に少なくとも１つのＩ／Ｏ信号トレースが続くよう
になっている。
は、単純化の目的で、幅の広い直線状のトレースとして
示されていることに注意してほしい。しかし、ノイズ及
び過渡電流に対する免疫性を最大にするために、電力及
び接地トレースは、第１及び第２の導電層のできるだけ
多くを被覆するように広げられるべきである。これがな
されるときには、電力及び接地トレースは電力及び接地
面により近くなるので、直線状のトレースの場合よりも
遮蔽と過渡電流に対する保護とが改善される。更に、Ｖ
SSトレースを相互に及びＶDDトレースを相互に種々の地
点で接続することが望ましく、それによって、高いスイ
ッチング負荷が１つのトレース上で経験されるときに
は、隣接するトレースが、スイッチング電流を供給した
り引き出したりする際に助力する。例えば、図５には、
図４に示された基板のボール側が図解されている。図５
では、ＶSS（接地）面７６は、Ｉ／Ｏ信号トレース７８
をほとんど完全に包囲している。図４及び図５では、ま
た、基板の異なる側の上に異なる数のＩ／Ｏ信号がそれ
ぞれのグループを有している基板レイアウトが、図解さ
れている。３つのＩ／Ｏが第１の導電層上でまとめられ
（図４）、１つのＩ／Ｏが第２の導電層上で遮蔽されて
いる（図５）。１つの基板の側の上の反復的なパターン
は、３つのＩ／Ｏの次に１つの電源トレースが続き、１
つのＩ／Ｏの次に接地トレースが続き、１つのＩ／Ｏの
次に接地トレースが続く、等である。一般的にいって、
反復的なパターンは、少なくとも１つの電圧源トレース
の次に少なくとも１つのＩ／Ｏ信号トレースが続くよう
になっている。
【００２１】図６から図８は、ＶSS及びＶDD接点が隣接
しているのではなく、その間にＩ／Ｏ接点が挿入されて
いる実施例を図解している。これらの図には、また、第
１の導電層上の電圧源トレース（図６）が、第２の導電
層上のＩ／Ｏ信号（図７）の上に位置合わせされている
様子が図解されている。トレースが合成された様子が、
図８に示されている。
しているのではなく、その間にＩ／Ｏ接点が挿入されて
いる実施例を図解している。これらの図には、また、第
１の導電層上の電圧源トレース（図６）が、第２の導電
層上のＩ／Ｏ信号（図７）の上に位置合わせされている
様子が図解されている。トレースが合成された様子が、
図８に示されている。
【００２２】現在の技術を用いると、Ｉ／Ｏドライバ
は、ダイの周辺部において約２５０ミクロンの間隔で離
間させることができる。これによって、１００ミクロン
の幅の広い電圧源トレースがありその次に２つの３０／
３０信号が続くのに十分な間隔が得られる。すなわち、
３０ミクロンの第１の間隔、３０ミクロンの第２のトレ
ース、３０ミクロンの第２のＩ／Ｏトレース、そして、
３０ミクロンの第３の間隔、となっている。このパター
ンが反復される。従って、電源トレースと２つの信号ト
レースとが、ダイの周辺部では全体で２５０ミクロンの
幅を有するように、提供される。このパターンが、基板
の全体で反復される。それぞれのＩ／Ｏトレースは隣接
しており、１つおきのトレースからだけしか遮蔽されて
いないので、それぞれのＩ／Ｏ信号は、１つおきのＩ／
Ｏ信号だけから実質的な干渉を受ける。
は、ダイの周辺部において約２５０ミクロンの間隔で離
間させることができる。これによって、１００ミクロン
の幅の広い電圧源トレースがありその次に２つの３０／
３０信号が続くのに十分な間隔が得られる。すなわち、
３０ミクロンの第１の間隔、３０ミクロンの第２のトレ
ース、３０ミクロンの第２のＩ／Ｏトレース、そして、
３０ミクロンの第３の間隔、となっている。このパター
ンが反復される。従って、電源トレースと２つの信号ト
レースとが、ダイの周辺部では全体で２５０ミクロンの
幅を有するように、提供される。このパターンが、基板
の全体で反復される。それぞれのＩ／Ｏトレースは隣接
しており、１つおきのトレースからだけしか遮蔽されて
いないので、それぞれのＩ／Ｏ信号は、１つおきのＩ／
Ｏ信号だけから実質的な干渉を受ける。
【００２３】３つの信号トレースを２つの電圧源トレー
スの間に挿入することができるが、３０／３０の間隔
は、接点の間の離間がより大きくなることが必要とな
り、電源／接地の両方への十分に幅の広い電圧トレース
が保証され、３つのＩ／Ｏトレースと２つの間隔とを、
Ｉ／Ｏトレースの上下から遮蔽する。３つのＩ／Ｏパタ
ーンが、ある応用例では、許容できるクロストーク、バ
ンプの間の間隔、望ましいトレース・インピーダンス、
コストなどを考慮して、最適となり得る。
スの間に挿入することができるが、３０／３０の間隔
は、接点の間の離間がより大きくなることが必要とな
り、電源／接地の両方への十分に幅の広い電圧トレース
が保証され、３つのＩ／Ｏトレースと２つの間隔とを、
Ｉ／Ｏトレースの上下から遮蔽する。３つのＩ／Ｏパタ
ーンが、ある応用例では、許容できるクロストーク、バ
ンプの間の間隔、望ましいトレース・インピーダンス、
コストなどを考慮して、最適となり得る。
【００２４】１つのＩ／Ｏの次に１つの電圧トレースが
続くような２：１：１の構成もまた、可能である。これ
は、非常に高い遮蔽を与えるが、全体のＩ／Ｏトレース
密度は、それほど高くはならない。これは、例えば、高
速で動作しＩ／Ｏ信号が比較的に少ないフリップチップ
に対して、魅力的なオプションになり得る。
続くような２：１：１の構成もまた、可能である。これ
は、非常に高い遮蔽を与えるが、全体のＩ／Ｏトレース
密度は、それほど高くはならない。これは、例えば、高
速で動作しＩ／Ｏ信号が比較的に少ないフリップチップ
に対して、魅力的なオプションになり得る。
【００２５】もちろん、産業の進歩によって更なる小型
化が可能になれば、本発明の内容は、更に小さなパッケ
ージやピンアウト・パターンにも適用され得る。更に、
本発明の内容は、２つよりも多くの層を有する基板にも
応用できる。また、導電層を１つだけ有しＩ／Ｏトレー
スの次に本発明による電圧トレースが続くように構成す
ることも可能である。しかし、フリップチップは、通常
は、ただ１つの基板層を用いて適切に扱うことができる
よりも多くのＩ／Ｏ信号を有する。本発明を用いれば、
より複雑な基板における層の数を減らす、例えば、必要
な層の数を６から４に減らすことができる。更に、本発
明のアプローチを適用すれば、信号の間の遮蔽と改善す
ること、及び／又は、マザーボードにおいて必要な層の
数を減少できることに、注意してほしい。
化が可能になれば、本発明の内容は、更に小さなパッケ
ージやピンアウト・パターンにも適用され得る。更に、
本発明の内容は、２つよりも多くの層を有する基板にも
応用できる。また、導電層を１つだけ有しＩ／Ｏトレー
スの次に本発明による電圧トレースが続くように構成す
ることも可能である。しかし、フリップチップは、通常
は、ただ１つの基板層を用いて適切に扱うことができる
よりも多くのＩ／Ｏ信号を有する。本発明を用いれば、
より複雑な基板における層の数を減らす、例えば、必要
な層の数を６から４に減らすことができる。更に、本発
明のアプローチを適用すれば、信号の間の遮蔽と改善す
ること、及び／又は、マザーボードにおいて必要な層の
数を減少できることに、注意してほしい。
【００２６】本発明を好適実施例とその図面とに即して
説明してきたが、当業者には、本発明の技術思想と技術
的範囲とから離れずに、本発明の種々の構成及び修正が
達成できることを理解するであろう。従って、以上の詳
細な説明と添付の図面とは、本発明の範囲を限定するこ
とを意図しておらず、本発明の範囲は、冒頭の特許請求
の範囲によってのみ、その適切に解釈された法的な均等
物を含めて確定されるものとする。
説明してきたが、当業者には、本発明の技術思想と技術
的範囲とから離れずに、本発明の種々の構成及び修正が
達成できることを理解するであろう。従って、以上の詳
細な説明と添付の図面とは、本発明の範囲を限定するこ
とを意図しておらず、本発明の範囲は、冒頭の特許請求
の範囲によってのみ、その適切に解釈された法的な均等
物を含めて確定されるものとする。
【図１】フリップチップとマザーボードとの全体の展開
図である。
図である。
【図２】ダイの底部の図であり、ダイ・パッドすなわち
接点と、上部のメタライゼーション層とを示している。
接点と、上部のメタライゼーション層とを示している。
【図３】本発明の第１の実施例によるフリップチップ基
板の一部の上面図である。
板の一部の上面図である。
【図４】本発明の第２の実施例によるフリップチップ基
板の一部の上面図である。
板の一部の上面図である。
【図５】図４の基板の上面図であるが、図解された基板
の底部表面上のトレースだけが示されている。
の底部表面上のトレースだけが示されている。
【図６】本発明の第３の実施例によるフリップチップ基
板の一部の上面図である。
板の一部の上面図である。
【図７】図６の基板の上面図であるが、図解された基板
の底部表面上のトレースだけが示されている。
の底部表面上のトレースだけが示されている。
【図８】図６及び図７の合成された図である。
Claims (23)
- 【請求項１】 半導体ダイと、 基板であって、 前記半導体ダイにボンディングされた第１の導電層であ
って、Ｎ個のＩ／Ｏトレースの反復的なパターンに第１
の電圧源トレースが続くように配列された複数のＩ／Ｏ
信号トレースと第１の電圧源トレースとを有する、第１
の導電層と、 前記第１の導電層に付着された第１の側と第２の側とを
有する誘電層と、 前記第１の導電層の下に位置合わせされ前記誘電層の第
２の側に付着された第２の導電層であって、Ｎ個のＩ／
Ｏトレースの反復的なパターンに第２の電圧源トレース
が続くように配列された複数のＩ／Ｏ信号トレースと第
２の電圧源トレースとを有する、第２の導電層と、を備
えた基板と、 を備えており、前記第１の導電層上の前記第１の電圧源
トレースは、前記第２の導電層上のＩ／Ｏトレースと位
置合わせされ、前記第２の導電層上の前記第２の電圧源
トレースは、前記第１の導電層上のＩ／Ｏトレースと位
置合わせされていることを特徴とするフリップチップ。 - 【請求項２】 請求項１記載のフリップチップにおい
て、前記基板は、専用の電力面と専用の接地面とを有し
ていないことを特徴とするフリップチップ。 - 【請求項３】 請求項２記載のフリップチップにおい
て、導電層の数は２を超えないことを特徴とするフリッ
プチップ。 - 【請求項４】 請求項１記載のフリップチップにおい
て、Ｎは２であり、前記電圧源トレースは、前記Ｉ／Ｏ
トレースの、少なくとも２倍の幅を有することを特徴と
するフリップチップ。 - 【請求項５】 請求項４記載のフリップチップにおい
て、前記基板は、専用の電力面と専用の接地面とを有し
ていないことを特徴とするフリップチップ。 - 【請求項６】 請求項５記載のフリップチップにおい
て、導電層の数は２を超えないことを特徴とするフリッ
プチップ。 - 【請求項７】 少なくとも１つの半導体ダイをマザーボ
ードに結合する基板であって、 第１の側と第２の側とを有する実質的にプレーナな誘電
層と、 前記誘電層の前記第１の側に設置されており、複数の信
号トレースと複数の第１の電圧源トレースとを有する、
第１の導電層と、 前記誘電層の前記第２の側に設置されており、複数の信
号トレースと複数の第２の電圧源トレースとを有する、
第２の導電層と、 前記第１の導電層上にあり前記少なくとも１つの半導体
ダイに接触する複数のダイ接点と、 前記第２の導電層上にあり前記マザーボードに接触する
複数のマザーボード・ランドと、 を備えることを特徴とする基板。 - 【請求項８】 請求項７記載の基板において、 前記第１の導電層上の前記信号トレースは、前記第２の
導電層上の前記第２の電圧源トレースに実質的に隣接し
て位置合わせされ、 前記第２の導電層上の前記信号トレースは、前記第１の
導電層上の前記第１の電圧源トレースに実質的に隣接し
て位置合わせされていることを特徴とする基板。 - 【請求項９】 請求項８記載の基板において、 前記第１の導電層上のトレースは、第１の電圧源トレー
スの間にありこれらの電圧源トレースに実質的に平行な
Ｎ個の信号トレースの反復的なパターンに配列され、 前記第２の導電層上のトレースは、第２の電圧源トレー
スの間にありこれらの電圧源トレースに実質的に平行な
Ｍ個の信号トレースの反復的なパターンに配列されてい
ることを特徴とする基板。 - 【請求項１０】 請求項９記載の基板において、ＭとＮ
とは等しいことを特徴とする基板。 - 【請求項１１】 請求項１０記載の基板において、Ｎは
２であることを特徴とする基板。 - 【請求項１２】 請求項１０記載の基板において、Ｎは
３であることを特徴とする基板。 - 【請求項１３】 請求項９記載の基板において、ＭとＮ
とは等しくないことを特徴とする基板。 - 【請求項１４】 請求項１１記載の基板において、前記
第１の電圧源トレースは前記第２の導電層上の前記信号
トレースよりも幅が広く、前記第２の電圧源トレースは
前記第１の導電層上の前記信号トレースよりも幅が広い
ことを特徴とする基板。 - 【請求項１５】 請求項１４記載の基板において、前記
第１の電圧源トレースは前記第２の導電層上の前記信号
トレースの約２倍の幅を有し、前記第２の電圧源トレー
スは前記第１の導電層上の前記信号トレースの約２倍の
幅を有することを特徴とする基板。 - 【請求項１６】 請求項８記載の基板において、前記第
１の導電層にボンディングされた少なくとも１つの半導
体ダイを更に備えることを特徴とする基板。 - 【請求項１７】 集積回路ダイと、 基板であって、 第１の側と第２の側とを有する誘電層と、 ダイ側と底側とを有する第１の導電層であって、複数の
電圧源トレースと複数のＩ／Ｏ信号トレースとを有して
おり、前記集積回路ダイが前記ダイ側に付着し、前記誘
電層が前記底側に付着している、第１の導電層と、を備
えた基板と、 を備えることを特徴とするフリップチップ。 - 【請求項１８】 請求項１７記載のフリップチップにお
いて、前記基板は、更に、前記誘電層が付着されている
誘電層側とマザーボード側とを有する第２の導電層であ
って、複数の電圧源トレースと複数のＩ／Ｏ信号トレー
スとを有する第２の誘電層を備えることを特徴とするフ
リップチップ。 - 【請求項１９】 請求項１８記載のフリップチップにお
いて、前記第２の導電層の前記マザーボード側は、マザ
ーボードに接続されるように構成されていることを特徴
とするフリップチップ。 - 【請求項２０】 請求項１９記載のフリップチップにお
いて、 前記第１の導電層は、２つのＩ／Ｏ信号トレースに１つ
の電圧源トレースが続くという反復的なパターンを含
み、この第１の導電層の電圧源トレースは、この第１の
導電層のＩ／Ｏ信号トレースよりも幅が広く、 前記第２の導電層は、２つのＩ／Ｏ信号トレースに１つ
の電圧源トレースが続くという反復的なパターンを含
み、この第２の導電層の電圧源トレースは、この第２の
導電層のＩ／Ｏ信号トレースよりも幅が広いことを特徴
とするフリップチップ。 - 【請求項２１】 請求項２０記載のフリップチップにお
いて、前記第１の導電層では、Ｉ／Ｏ及び電圧源トレー
スの合計の数は、前記第２の導電層上のＩ／Ｏ及び電圧
源トレースの合計の数とほぼ等しいことを特徴とするフ
リップチップ。 - 【請求項２２】 請求項２０記載のフリップチップにお
いて、 前記第１の導電層は、前記ダイへの接続のための複数の
バンプ接点を含み、前記バンプ接点は、約２００から２
５０ミクロン離間しており、 前記第２の導電層は、マザーボードへの接続のための複
数のランドを含み、前記ランドは、約１から１．２７ミ
リメートル離間していることを特徴とするフリップチッ
プ。 - 【請求項２３】 請求項２２記載のフリップチップにお
いて、前記基板は、専用の電力面と専用の接地面とを有
していないことを特徴とするフリップチップ。
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