JPH1012741A - Ｍｏｓｆｅｔの構造及びその製造方法 - Google Patents
Ｍｏｓｆｅｔの構造及びその製造方法Info
- Publication number
- JPH1012741A JPH1012741A JP9051146A JP5114697A JPH1012741A JP H1012741 A JPH1012741 A JP H1012741A JP 9051146 A JP9051146 A JP 9051146A JP 5114697 A JP5114697 A JP 5114697A JP H1012741 A JPH1012741 A JP H1012741A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- region
- substrate
- sidewall spacer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/027—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs
- H10D30/0278—Manufacture or treatment of FETs having insulated gates [IGFET] of lateral single-gate IGFETs forming single crystalline channels on wafers after forming insulating device isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0188—Manufacturing their isolation regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 パンチスルーによる影響を防止してチャネル
の長さをできるだけ短くする。 【解決手段】 ソース領域チャネル領域の間及びチャネ
ル領域とドレイン領域との間の一部を絶縁体で塞ぐよう
にした。 【効果】 絶縁体で塞がれているのでパンチスルーによ
る影響を防止することができる。したがって、チャネル
長さを減少させることができ、且つ、ドレイン領域の電
界の減少によりデバイスの信頼性が改善される。そして
エピタキシャル工程時シード領域の増加により工程が容
易になる。
の長さをできるだけ短くする。 【解決手段】 ソース領域チャネル領域の間及びチャネ
ル領域とドレイン領域との間の一部を絶縁体で塞ぐよう
にした。 【効果】 絶縁体で塞がれているのでパンチスルーによ
る影響を防止することができる。したがって、チャネル
長さを減少させることができ、且つ、ドレイン領域の電
界の減少によりデバイスの信頼性が改善される。そして
エピタキシャル工程時シード領域の増加により工程が容
易になる。
Description
【０００１】
【発明が属する技術分野】本発明はＭＯＳＦＥＴに関す
るもので、特にＭＯＳＦＥＴの構造及び製造方法に関す
るものである。
るもので、特にＭＯＳＦＥＴの構造及び製造方法に関す
るものである。
【０００２】
【従来の技術】一般にＭＯＳデバイスの微細化、高集積
化は過去の数十年間、約１年ごとに、１チップ上のデバ
イス数が２倍になるほどである。このような傾向によっ
て高密度と高速の超高集積デバイスを得るためにはデバ
イスの大きさを小さくし、かつ寄生容量を少くする必要
性がある。しかし、従来のバルクＣＭＯＳ構造はデバイ
スの大きさと寄生容量を減少させることに次のような問
題点がある。第１に、ラッチ・アップ耐性の損失無しに
はＰ-チャネルとＮ-チャネルトランジスタの隔離領域幅
を減少させることができない。第２に、ソフトエラー問
題を誘導するアルファ粒子は最小単一電荷量を制限する
ことによりデバイスの大きさと電圧供給を制限する。第
３に、ソース／ドレイン領域と基板との間の寄生容量に
よりデバイスの大きを減少させるのに制限がある。
化は過去の数十年間、約１年ごとに、１チップ上のデバ
イス数が２倍になるほどである。このような傾向によっ
て高密度と高速の超高集積デバイスを得るためにはデバ
イスの大きさを小さくし、かつ寄生容量を少くする必要
性がある。しかし、従来のバルクＣＭＯＳ構造はデバイ
スの大きさと寄生容量を減少させることに次のような問
題点がある。第１に、ラッチ・アップ耐性の損失無しに
はＰ-チャネルとＮ-チャネルトランジスタの隔離領域幅
を減少させることができない。第２に、ソフトエラー問
題を誘導するアルファ粒子は最小単一電荷量を制限する
ことによりデバイスの大きさと電圧供給を制限する。第
３に、ソース／ドレイン領域と基板との間の寄生容量に
よりデバイスの大きを減少させるのに制限がある。
【０００３】一方、ＳＯＩ構造はデバイスの大きさと寄
生抵抗を減少させるのに非常に効果がある。その理由は
理想的な隔離構造と低い寄生抵抗を与えるからである。
そこで、ＣＭＯＳ構造に部分的にＳＯＩ構造を組み合わ
せてＣＭＯＳ構造にＳＯＩ構造のような効果を与えた。
しかし部分的にＳＯＩ構造を組み合わせたＣＭＯＳ構造
は次世代超高集積デバイスに非常に効果的であったが、
チャネルの長さの減少の限界、長い工程時間等多くの問
題が生じた。
生抵抗を減少させるのに非常に効果がある。その理由は
理想的な隔離構造と低い寄生抵抗を与えるからである。
そこで、ＣＭＯＳ構造に部分的にＳＯＩ構造を組み合わ
せてＣＭＯＳ構造にＳＯＩ構造のような効果を与えた。
しかし部分的にＳＯＩ構造を組み合わせたＣＭＯＳ構造
は次世代超高集積デバイスに非常に効果的であったが、
チャネルの長さの減少の限界、長い工程時間等多くの問
題が生じた。
【０００４】以下、添付図面を参照して従来のＭＯＳＦ
ＥＴの構造及びその製造方法を説明する。図１は従来の
ＭＯＳＦＥＴの構造を示す構造断面図である。図１に図
示されたように、基板１上に形成されるゲート電極７
と、基板１のゲート電極７の両側に形成されるソース領
域とドレイン領域８と、ソース領域とドレイン領域８を
囲むように形成される垂直な側壁を有する酸化膜３と、
ソース領域とドレイン領域８を含むように酸化膜３の下
部に形成されるウェル領域２とから構成される。
ＥＴの構造及びその製造方法を説明する。図１は従来の
ＭＯＳＦＥＴの構造を示す構造断面図である。図１に図
示されたように、基板１上に形成されるゲート電極７
と、基板１のゲート電極７の両側に形成されるソース領
域とドレイン領域８と、ソース領域とドレイン領域８を
囲むように形成される垂直な側壁を有する酸化膜３と、
ソース領域とドレイン領域８を含むように酸化膜３の下
部に形成されるウェル領域２とから構成される。
【０００５】図２は従来のＭＯＳＦＥＴの製造工程を示
す工程断面図である。図２（ａ）に図示されたように、
半導体基板１にフィールド領域と活性領域を分けてＮ-
ウェルとＰ-ウェルとを形成するために活性領域にホウ
素ＢとリンＰイオンを注入してウェル領域２を形成す
る。
す工程断面図である。図２（ａ）に図示されたように、
半導体基板１にフィールド領域と活性領域を分けてＮ-
ウェルとＰ-ウェルとを形成するために活性領域にホウ
素ＢとリンＰイオンを注入してウェル領域２を形成す
る。
【０００６】図２（ｂ）に図示されたように、熱酸化工
程で基板１の全面に酸化膜３を形成する。
程で基板１の全面に酸化膜３を形成する。
【０００７】図２（ｃ）に示すように、エッチング工程
で酸化膜３を選択的に除去してウェル領域２が露出され
るようにコンタクト孔４を形成する。このとき、コンタ
クト孔４は上部にリセス領域５を有するように形成され
る。リセス領域５は、デバイスサイズと、シード (see
d）領域と、ソースとドレインの接合深さとを決定す
る。そしてエピタキシャルシリコン層の深さの領域の不
純物濃度を調節するためにコンタクト孔４が形成された
基板１にホウ素ＢとリンＰイオンを注入する。
で酸化膜３を選択的に除去してウェル領域２が露出され
るようにコンタクト孔４を形成する。このとき、コンタ
クト孔４は上部にリセス領域５を有するように形成され
る。リセス領域５は、デバイスサイズと、シード (see
d）領域と、ソースとドレインの接合深さとを決定す
る。そしてエピタキシャルシリコン層の深さの領域の不
純物濃度を調節するためにコンタクト孔４が形成された
基板１にホウ素ＢとリンＰイオンを注入する。
【０００８】図２（ｄ）に図示されたように、リセス領
域５を有するコンタクト孔４からドーピングされていな
いエピタキシャルシリコン層６を選択的に成長させる。
域５を有するコンタクト孔４からドーピングされていな
いエピタキシャルシリコン層６を選択的に成長させる。
【０００９】図２（ｅ）に図示されたように、錬磨工程
でエピタキシャルシリコン層６を選択的に除去して酸化
膜３を露出させる。そしてトランジスタ特性を決定する
ために酸化膜３の間に残っているエピタキシャルシリコ
ン層６にホウ素ＢとリンＰイオンを注入する。
でエピタキシャルシリコン層６を選択的に除去して酸化
膜３を露出させる。そしてトランジスタ特性を決定する
ために酸化膜３の間に残っているエピタキシャルシリコ
ン層６にホウ素ＢとリンＰイオンを注入する。
【００１０】図２（ｆ）に図示されたように、酸化膜３
で囲まれたエピタキシャルシリコン層６上にゲート電極
７を形成し、イオン注入工程でゲート電極７の両側にソ
ース領域とドレイン領域８を形成する。
で囲まれたエピタキシャルシリコン層６上にゲート電極
７を形成し、イオン注入工程でゲート電極７の両側にソ
ース領域とドレイン領域８を形成する。
【００１１】しかし、このような従来ＭＯＳＦＥＴの構
造及び製造方法においては次のような問題点があった。
第１に、ソースとドレインの間のパンチスルーによる影
響のためチャネルの長さを減少させるには限界がある。
第２に、エピタキシャルシリコン層の成長に長時間必要
である。第３に、エピタキシャルの長い工程時間のため
に、Ｎ-ウェル領域とＰ-ウェル領域との距離を調節しが
たい。
造及び製造方法においては次のような問題点があった。
第１に、ソースとドレインの間のパンチスルーによる影
響のためチャネルの長さを減少させるには限界がある。
第２に、エピタキシャルシリコン層の成長に長時間必要
である。第３に、エピタキシャルの長い工程時間のため
に、Ｎ-ウェル領域とＰ-ウェル領域との距離を調節しが
たい。
【００１２】
【発明が解決しようとする課題】本発明はこのような問
題点を解決するためになされたもので、パンチスルーに
よる影響を防止してチャネルの長さをできるだけ短くす
ることである。本発明の他の目的はデバイスの信頼性を
向上させ、工程を容易にすることである。
題点を解決するためになされたもので、パンチスルーに
よる影響を防止してチャネルの長さをできるだけ短くす
ることである。本発明の他の目的はデバイスの信頼性を
向上させ、工程を容易にすることである。
【００１３】
【課題を解決するための手段】このような目的を達する
ための本発明によるＭＯＳＦＥＴの構造は、表面部にア
クティブ領域を有する基板と、アクティブ領域内に一間
隙を置いて形成され、アクティブ領域をソース領域、ド
レイン領域、及びソース領域とドレイン領域との間に位
置されたチャネル領域に分割する２つの絶縁体と、その
２つの絶縁体にまたがって位置されるように前記アクテ
ィブ領域の表面上に形成されたゲート電極とを有する。
ための本発明によるＭＯＳＦＥＴの構造は、表面部にア
クティブ領域を有する基板と、アクティブ領域内に一間
隙を置いて形成され、アクティブ領域をソース領域、ド
レイン領域、及びソース領域とドレイン領域との間に位
置されたチャネル領域に分割する２つの絶縁体と、その
２つの絶縁体にまたがって位置されるように前記アクテ
ィブ領域の表面上に形成されたゲート電極とを有する。
【００１４】本発明によるＭＯＳＦＥＴの製造方法は、
半導体基板上に第１絶縁膜及び第２絶縁膜を順次に形成
するステップと、一定の幅で第２絶縁膜の全部分と第１
絶縁膜の表面から一定の深さまでとを除去してリセスを
形成すれるように第１絶縁膜と第２絶縁膜とをパターニ
ングするステップと、リセスの側面に第１側壁スペーサ
ーを形成するステップと、第１側壁スペーサーの側面に
第２側壁スペーサーを形成するステップと、残存する第
２絶縁膜及び第２側壁スペーサーをエッチングマスクと
してエッチングを行い、前記第１側壁スペーサー及びそ
れらの下方に位置された第１絶縁膜を除去して前記基板
の表面を選択的に露出させて第２側壁スペーサーの下方
に第１絶縁膜パターンを残すステップと、露出された基
板の表面を通して不純物イオンを注入して拡散させて基
板表面内にウェルを形成するステップと、残存する第２
絶縁膜及び第２側壁スペーサーを除去してウェルをシー
ドとして残された第１絶縁膜の表面までエピタキシャル
成長層を形成するステップと、残られた第１絶縁膜パタ
ーンに跨ってエピタキシャル成長層の表面上にゲート電
極を形成するステップと、ゲート電極をマスクに不純物
イオンをエピタキシャル成長層内に注入してソース領域
とドレイン領域を形成するステップとから成る。
半導体基板上に第１絶縁膜及び第２絶縁膜を順次に形成
するステップと、一定の幅で第２絶縁膜の全部分と第１
絶縁膜の表面から一定の深さまでとを除去してリセスを
形成すれるように第１絶縁膜と第２絶縁膜とをパターニ
ングするステップと、リセスの側面に第１側壁スペーサ
ーを形成するステップと、第１側壁スペーサーの側面に
第２側壁スペーサーを形成するステップと、残存する第
２絶縁膜及び第２側壁スペーサーをエッチングマスクと
してエッチングを行い、前記第１側壁スペーサー及びそ
れらの下方に位置された第１絶縁膜を除去して前記基板
の表面を選択的に露出させて第２側壁スペーサーの下方
に第１絶縁膜パターンを残すステップと、露出された基
板の表面を通して不純物イオンを注入して拡散させて基
板表面内にウェルを形成するステップと、残存する第２
絶縁膜及び第２側壁スペーサーを除去してウェルをシー
ドとして残された第１絶縁膜の表面までエピタキシャル
成長層を形成するステップと、残られた第１絶縁膜パタ
ーンに跨ってエピタキシャル成長層の表面上にゲート電
極を形成するステップと、ゲート電極をマスクに不純物
イオンをエピタキシャル成長層内に注入してソース領域
とドレイン領域を形成するステップとから成る。
【００１５】
【発明の実施の形態】前記のような本発明のＭＯＳＦＥ
Ｔの構造及び製造方法を実施形態を表す添付図面を参照
してより詳細に説明する。図３は本発明第１実施形態に
よるＭＯＳＦＥＴ構造を示す構造断面図である。基板１
１の表面部にはアクティブ領域を有する。このアクティ
ブ領域内に一間隙をおいて第１及び第２の絶縁体１５、
１６を形成し、アクティブ領域を複数の領域に分割す
る。一つはソース領域１２で、他はドレイン領域１３
で、両者の間をチャネル領域１４とする。アクティブ領
域の表面上に２つの絶縁体１５、１６にまたがってゲー
ト電極１７が形成されている。このとき、第１絶縁体１
５と第２絶縁体１６はアクティブ領域の底面上に形成さ
れる。その上面はアクティブ領域の表面より下方に位置
する。
Ｔの構造及び製造方法を実施形態を表す添付図面を参照
してより詳細に説明する。図３は本発明第１実施形態に
よるＭＯＳＦＥＴ構造を示す構造断面図である。基板１
１の表面部にはアクティブ領域を有する。このアクティ
ブ領域内に一間隙をおいて第１及び第２の絶縁体１５、
１６を形成し、アクティブ領域を複数の領域に分割す
る。一つはソース領域１２で、他はドレイン領域１３
で、両者の間をチャネル領域１４とする。アクティブ領
域の表面上に２つの絶縁体１５、１６にまたがってゲー
ト電極１７が形成されている。このとき、第１絶縁体１
５と第２絶縁体１６はアクティブ領域の底面上に形成さ
れる。その上面はアクティブ領域の表面より下方に位置
する。
【００１６】図４は本発明の第１実施形態によるＭＯＳ
ＦＥＴの製造工程を示す工程断面図である。図４（ａ）
に図示されたように、半導体基板２０上に第１絶縁膜２
１及び第２絶縁膜２２を順次に形成する。そして所定の
幅で第２絶縁膜２２を選択的に除去する。さらに第１絶
縁膜２１の表面部も同じ幅で一定の深さだけ除去してリ
セスを形成する。この第１絶縁膜２１を除去した深さに
よりチャネルの深さが決定される。
ＦＥＴの製造工程を示す工程断面図である。図４（ａ）
に図示されたように、半導体基板２０上に第１絶縁膜２
１及び第２絶縁膜２２を順次に形成する。そして所定の
幅で第２絶縁膜２２を選択的に除去する。さらに第１絶
縁膜２１の表面部も同じ幅で一定の深さだけ除去してリ
セスを形成する。この第１絶縁膜２１を除去した深さに
よりチャネルの深さが決定される。
【００１７】図４（ｂ）に図示されたように、基板２０
全面に多結晶シリコンを堆積してエッチバック工程で多
結晶シリコンを選択的に除去してリセスの側面に第１側
壁スペーサー２３を形成する。そして、第１側壁スペー
サー２３を含んだ基板１１全面に第３絶縁膜を堆積して
エッチバック工程で第３絶縁膜を選択的に除去して第１
側壁スペーサー２３の側面に第２側壁スペーサー２４を
形成する。このとき、第２側壁スペーサー２４は第２絶
縁膜２２と同一物質で形成する。
全面に多結晶シリコンを堆積してエッチバック工程で多
結晶シリコンを選択的に除去してリセスの側面に第１側
壁スペーサー２３を形成する。そして、第１側壁スペー
サー２３を含んだ基板１１全面に第３絶縁膜を堆積して
エッチバック工程で第３絶縁膜を選択的に除去して第１
側壁スペーサー２３の側面に第２側壁スペーサー２４を
形成する。このとき、第２側壁スペーサー２４は第２絶
縁膜２２と同一物質で形成する。
【００１８】図４（ｃ）に図示されたように、残存する
第２絶縁膜２２と第２側壁スペーサー２４をエッチング
マスクとしてエッチングを行う。そして第１絶縁膜２１
の表面が露出されている部分及び第１側壁スペーサー２
３とそれらの下方に位置された第１絶縁膜２１を除去し
て基板２０の表面を選択的に露出させる。第２絶縁膜２
２の下側の第１絶縁膜２１及び第２側壁スペーサー２４
の下方の第１絶縁膜２１をパターンとして残す。そして
露出された基板２０の表面を介して不純物イオンを注入
して拡散させて基板２０表面部にウェル２５を形成す
る。
第２絶縁膜２２と第２側壁スペーサー２４をエッチング
マスクとしてエッチングを行う。そして第１絶縁膜２１
の表面が露出されている部分及び第１側壁スペーサー２
３とそれらの下方に位置された第１絶縁膜２１を除去し
て基板２０の表面を選択的に露出させる。第２絶縁膜２
２の下側の第１絶縁膜２１及び第２側壁スペーサー２４
の下方の第１絶縁膜２１をパターンとして残す。そして
露出された基板２０の表面を介して不純物イオンを注入
して拡散させて基板２０表面部にウェル２５を形成す
る。
【００１９】図４（ｄ）に図示されたように、残存する
第２絶縁膜２２及び第２側壁スペーサー２４を除去して
ウェル２５をシードとして残された第１絶縁膜２１の表
面までエピタキシャル成長層２６を形成する。そしてエ
ッチバック工程でエピタキシャル成長層２６を平坦化さ
せ、エピタキシャル成長層２６に不純物イオンを注入し
てエピタキシャル２６の不純物濃度を調節する。エピタ
キシャル成長層２６のトランジスタ特性を決定するため
にエピタキシャル成長層２６に不純物イオンをさらに注
入する。
第２絶縁膜２２及び第２側壁スペーサー２４を除去して
ウェル２５をシードとして残された第１絶縁膜２１の表
面までエピタキシャル成長層２６を形成する。そしてエ
ッチバック工程でエピタキシャル成長層２６を平坦化さ
せ、エピタキシャル成長層２６に不純物イオンを注入し
てエピタキシャル２６の不純物濃度を調節する。エピタ
キシャル成長層２６のトランジスタ特性を決定するため
にエピタキシャル成長層２６に不純物イオンをさらに注
入する。
【００２０】図４（ｅ）に図示されたように、エピタキ
シャル成長層２６の表面上にエピタキシャル成長層内２
６に残された第１絶縁膜２１パターンにまたがるように
ゲート電極２７を形成する。そのゲート電極２７をマス
クに不純物イオンをエピタキシャル成長層２６内に注入
してソース領域２８とドレイン領域２９を形成する。
シャル成長層２６の表面上にエピタキシャル成長層内２
６に残された第１絶縁膜２１パターンにまたがるように
ゲート電極２７を形成する。そのゲート電極２７をマス
クに不純物イオンをエピタキシャル成長層２６内に注入
してソース領域２８とドレイン領域２９を形成する。
【００２１】図５は本発明の第２実施形態によるＭＯＳ
ＦＥＴの構造断面図である。図５に図示されたように、
基板１１の表面部にアクティブ領域を有する。アクティ
ブ領域内に一間隙を置いて形成された複数の柱状体１５
ａによってアクティブ領域をソース領域１２と、ドレイ
ン領域１３と、チャネル領域１４とに分割する。チャネ
ル領域１４はソース領域とドレイン領域の間になるよう
にする。この柱状体１５ａは第１幅と第１高さを有して
アクティブ領域の底面上に形成されている。ソース領域
１２の底面上には第１高さより低い第２高さを有し、柱
状体１５ａの一側面と連結されて延びる延長体１５ｂが
形成されている。上記した柱状体１５ａおよび延長体１
５ｂはともに第１絶縁体１５の一部となるものである。
さらに、アクティブ領域の底面上には、第１幅と第１高
さを有する柱状体１６ａが柱状体１５ａから一定距離は
なして設けられ、ドレイン領域１３の底面上には第２高
さを有して柱状体１６ａの一側面と連結される延長体１
６ｂが形成されている。これらの柱状体１６ａと延長体
１６ｂとは第２絶縁体１６の一部を形成している。そし
てアクティブ領域の上には２つの絶縁体の間にまたがる
ようにゲート電極１７が形成されている。柱状体１５
ａ、１６ａの上面はアクティブ領域の表面の下方に位置
される。
ＦＥＴの構造断面図である。図５に図示されたように、
基板１１の表面部にアクティブ領域を有する。アクティ
ブ領域内に一間隙を置いて形成された複数の柱状体１５
ａによってアクティブ領域をソース領域１２と、ドレイ
ン領域１３と、チャネル領域１４とに分割する。チャネ
ル領域１４はソース領域とドレイン領域の間になるよう
にする。この柱状体１５ａは第１幅と第１高さを有して
アクティブ領域の底面上に形成されている。ソース領域
１２の底面上には第１高さより低い第２高さを有し、柱
状体１５ａの一側面と連結されて延びる延長体１５ｂが
形成されている。上記した柱状体１５ａおよび延長体１
５ｂはともに第１絶縁体１５の一部となるものである。
さらに、アクティブ領域の底面上には、第１幅と第１高
さを有する柱状体１６ａが柱状体１５ａから一定距離は
なして設けられ、ドレイン領域１３の底面上には第２高
さを有して柱状体１６ａの一側面と連結される延長体１
６ｂが形成されている。これらの柱状体１６ａと延長体
１６ｂとは第２絶縁体１６の一部を形成している。そし
てアクティブ領域の上には２つの絶縁体の間にまたがる
ようにゲート電極１７が形成されている。柱状体１５
ａ、１６ａの上面はアクティブ領域の表面の下方に位置
される。
【００２２】図６は本発明の第２実施形態によるＭＯＳ
ＦＥＴの製造工程を示す工程断面図である。図６（ａ）
に図示されたように、半導体基板２０上に第１絶縁膜２
１及び第２絶縁膜２２を順次に形成する。そして一定の
幅で第２絶縁膜２２から第１絶縁体２１の表面から一定
の深さまで除去してリセスを形成する。この第１絶縁膜
２１の除去される深さによってチャネルの深さが決定さ
れる。
ＦＥＴの製造工程を示す工程断面図である。図６（ａ）
に図示されたように、半導体基板２０上に第１絶縁膜２
１及び第２絶縁膜２２を順次に形成する。そして一定の
幅で第２絶縁膜２２から第１絶縁体２１の表面から一定
の深さまで除去してリセスを形成する。この第１絶縁膜
２１の除去される深さによってチャネルの深さが決定さ
れる。
【００２３】図６（ｂ）に図示されたように、基板２０
の全面に多結晶シリコンを堆積して、エッチバック工程
で多結晶シリコンを選択的に除去してリセスの両側面に
第１側壁スペーサー２３を形成する。そして第１側壁ス
ペーサー２３を含んだ基板２０全面に第３絶縁膜を堆積
してエッチバック工程で第３絶縁膜を選択的に除去して
第１側壁スペーサー２３の側面に第２側壁スペーサー２
４を形成する。この第２側壁スペーサー２４は第２絶縁
膜２２と同一物質で形成する。
の全面に多結晶シリコンを堆積して、エッチバック工程
で多結晶シリコンを選択的に除去してリセスの両側面に
第１側壁スペーサー２３を形成する。そして第１側壁ス
ペーサー２３を含んだ基板２０全面に第３絶縁膜を堆積
してエッチバック工程で第３絶縁膜を選択的に除去して
第１側壁スペーサー２３の側面に第２側壁スペーサー２
４を形成する。この第２側壁スペーサー２４は第２絶縁
膜２２と同一物質で形成する。
【００２４】図６（ｃ）に図示されたように、第２絶縁
膜２２及び第１、第２側壁スペーサー２３、２４をエッ
チングマスクとして第１絶縁膜２１を一定の深さまでさ
らに除去する。この第１絶縁膜２１の２度目の除去の深
さは１度目の第１絶縁膜の除去の深さと同一である。
膜２２及び第１、第２側壁スペーサー２３、２４をエッ
チングマスクとして第１絶縁膜２１を一定の深さまでさ
らに除去する。この第１絶縁膜２１の２度目の除去の深
さは１度目の第１絶縁膜の除去の深さと同一である。
【００２５】図６（ｄ）に図示されたように、残存する
第２絶縁膜２２及び第２側壁スペーサー２４をエッチン
グマスクとしてエッチングを行う。このエッチングで第
１側壁スペーサー２３及び第１絶縁膜２１を除去して第
１側壁スペーサー２３の下方にの第１絶縁膜２１の一部
分を残す。そして露出された基板２０の表面から不純物
イオンを注入して拡散させて、基板２０表面内にウェル
２５を形成する。このとき２種類のイオンを注入し、ホ
ウ素イオンが注入された領域をＰ−ウェル領域に、リン
Ｐイオンが注入された領域をＮ−ウェル領域とする。
第２絶縁膜２２及び第２側壁スペーサー２４をエッチン
グマスクとしてエッチングを行う。このエッチングで第
１側壁スペーサー２３及び第１絶縁膜２１を除去して第
１側壁スペーサー２３の下方にの第１絶縁膜２１の一部
分を残す。そして露出された基板２０の表面から不純物
イオンを注入して拡散させて、基板２０表面内にウェル
２５を形成する。このとき２種類のイオンを注入し、ホ
ウ素イオンが注入された領域をＰ−ウェル領域に、リン
Ｐイオンが注入された領域をＮ−ウェル領域とする。
【００２６】図６（ｅ）に図示されたように、残存する
第２絶縁膜２２及び第２側壁スペーサー２４を除去して
ウェル２５をシードとして残された第１絶縁膜２１の表
面までエピタキシャル成長層２６を形成する。そしてエ
ッチバック工程でエピタキシャル成長層２６を平坦化さ
せ、エピタキシャル成長層２６に不純物イオンを注入し
てエピタキシャル成長層２６の不純物濃度を調節する。
さらに、エピタキシャル成長層２６のトランジスタ特性
を決定するために、エピタキシャル成長層２６に３度目
の不純物イオンを注入する。
第２絶縁膜２２及び第２側壁スペーサー２４を除去して
ウェル２５をシードとして残された第１絶縁膜２１の表
面までエピタキシャル成長層２６を形成する。そしてエ
ッチバック工程でエピタキシャル成長層２６を平坦化さ
せ、エピタキシャル成長層２６に不純物イオンを注入し
てエピタキシャル成長層２６の不純物濃度を調節する。
さらに、エピタキシャル成長層２６のトランジスタ特性
を決定するために、エピタキシャル成長層２６に３度目
の不純物イオンを注入する。
【００２７】図６（ｆ）に図示されたように、エピタキ
シャル成長層２６の表面上にゲート電極２７を形成す
る。そのゲート電極は残った第１絶縁膜２１パターンに
またがって形成する。そしてゲート電極２７をマスクに
不純物イオンをエピタキシャル成長層２６内に４度目の
注入をしてソース領域２８とドレイン領域２９を形成す
る。
シャル成長層２６の表面上にゲート電極２７を形成す
る。そのゲート電極は残った第１絶縁膜２１パターンに
またがって形成する。そしてゲート電極２７をマスクに
不純物イオンをエピタキシャル成長層２６内に４度目の
注入をしてソース領域２８とドレイン領域２９を形成す
る。
【００２８】
【発明の効果】以上で説明したように、本発明のＭＯＳ
ＦＥＴの構造及び製造方法においては次のような効果が
ある。第１に、ソース領域とドレイン領域との間を絶縁
体で一部塞ぐことによりパンチスルーによる影響を防止
することができ、チャネルの長さをでより減少させるこ
とができる。第２に、ドレイン領域の電界の減少により
信頼性が改善される。第３に、エピタキシャル工程時シ
ード領域の増加により工程が容易となる。
ＦＥＴの構造及び製造方法においては次のような効果が
ある。第１に、ソース領域とドレイン領域との間を絶縁
体で一部塞ぐことによりパンチスルーによる影響を防止
することができ、チャネルの長さをでより減少させるこ
とができる。第２に、ドレイン領域の電界の減少により
信頼性が改善される。第３に、エピタキシャル工程時シ
ード領域の増加により工程が容易となる。
【図１】 従来のＭＯＳＦＥＴの構造を示す構造断面図
である。
である。
【図２】 従来のＭＯＳＦＥＴの製造工程を示す工程断
面図である。
面図である。
【図３】 本発明の第１実施形態によるＭＯＳＦＥＴの
構造を示す構造断面図である。
構造を示す構造断面図である。
【図４】 本発明の第１実施形態によるＭＯＳＦＥＴの
製造工程を示す工程断面図である。
製造工程を示す工程断面図である。
【図５】 本発明の第２実施形態によるＭＯＳＦＥＴの
構造を示す構造断面図である。
構造を示す構造断面図である。
【図６】 本発明の第２実施形態によるＭＯＳＦＥＴの
製造工程を示す工程断面図である。
製造工程を示す工程断面図である。
１１ 基板、 １２ ソース領域、 １３ ドレ
イン領域、 １４チャネル領域、 １５ 第１絶縁
体、 １６ 第２絶縁体、 １７ ゲート電極、
２０ 基板、 ２１ 第１絶縁膜、 ２２ 第２
絶縁膜、２３ 第１側壁スペーサー、 ２４ 第２
側壁スペーサー、 ２５ ウェル、 ２６ エピタ
キシャル成長層、 ２７ ゲート電極、 ２８ ソ
ース領域、 ２９ ドレイン領域。
イン領域、 １４チャネル領域、 １５ 第１絶縁
体、 １６ 第２絶縁体、 １７ ゲート電極、
２０ 基板、 ２１ 第１絶縁膜、 ２２ 第２
絶縁膜、２３ 第１側壁スペーサー、 ２４ 第２
側壁スペーサー、 ２５ ウェル、 ２６ エピタ
キシャル成長層、 ２７ ゲート電極、 ２８ ソ
ース領域、 ２９ ドレイン領域。
Claims (7)
- 【請求項１】 表面部にアクティブ領域を有する基板
と、 アクティブ領域内部に間隙を置いて形成され、アクティ
ブ領域をソース領域、ドレイン領域、及びソース領域と
ドレイン領域との間に位置されたチャネル領域に分割す
る２つの絶縁体と、 前記２つの絶縁体にまたがって位置されるように前記ア
クティブ領域の表面上に形成されたゲート電極と、から
構成されることを特徴とするＭＯＳＦＥＴ。 - 【請求項２】 ２つの絶縁体は同一の形状にアクティブ
領域の底面上に形成されることを特徴とする請求項１記
載のＭＯＳＦＥＴ。 - 【請求項３】 前記２つの絶縁体の上面はアクティブ領
域の表面の下方に位置することを特徴とする請求項２記
載のＭＯＳＦＥＴ。 - 【請求項４】 ２つの絶縁体の一方は、第１幅と第１高
さを有してアクティブ領域の底面上に形成された柱状体
とソース領域の底面上に第１高さより低い第２高さを有
して形成されて柱状体の一側面と連結される延長体とか
らなり、他方の絶縁体は第１幅と第１高さを有してアク
ティブ領域の底面上に形成された柱状体とドレイン領域
の底面上に第２高さを有して形成されて柱状体の一側面
と連結される延長体とからなるむことを特徴とする請求
項１記載のＭＯＳＦＥＴ。 - 【請求項５】 前記柱状体の上面はアクティブ領域の表
面の下方に位置することを特徴とする請求項４記載のＭ
ＯＳＦＥＴ。 - 【請求項６】 半導体基板上に第１絶縁膜及び第２絶縁
膜を順次に形成するステップと、 一定の幅で第２絶縁膜の全部分と第１絶縁膜の表面から
一定の深さまだけ除去してリセスが形成されるように第
１絶縁膜と第２絶縁膜とをパターニングするステップ
と、 前記リセスの側面に第１側壁スペーサーを形成するステ
ップと、 前記第１側壁スペーサーの側面に第２側壁スペーサーを
形成するステップと、 残存する第２絶縁膜及び第２側壁スペーサーをエッチン
グマスクとしてエッチングを行い、前記第１側壁スペー
サー及びそれらの下方に位置された第１絶縁膜を除去し
て前記基板の表面を選択的に露出させて第２側壁スペー
サーの下方に第１絶縁膜パターンを残すステップと、 前記露出された基板の表面を介して不純物イオンを注入
して拡散させて基板表面内にウェルを形成するステップ
と、 前記残存する第２絶縁膜及び第２側壁スペーサーを除去
して前記ウェルをシードとして残された第１絶縁膜の表
面までエピタキシャル成長層を形成するステップと、 残された第１絶縁膜パターンにまたがって前記エピタキ
シャル成長層の表面上にゲート電極を形成するステップ
と、 前記ゲート電極をマスクとして不純物イオンをエピタキ
シャル成長層内に注入してソース領域とドレイン領域と
を形成するステップと、を具備することを特徴とするＭ
ＯＳＦＥＴの製造方法。 - 【請求項７】 半導体基板上に第１絶縁膜及び第２絶縁
膜を順次に形成するステップと、 一定の幅で第２絶縁膜の全部分と第１絶縁膜の表面から
一定の深さまでを除去してリセスを形成するように第１
絶縁膜と第２絶縁膜とをパターニングするステップと、 前記リセスの側面に第１側壁スペーサーを形成するステ
ップと、 前記第１側壁スペーサーの側面に第２側壁スペーサーを
形成するステップと、 前記第２絶縁膜及び第１、第２側壁スペーサーをエッチ
ングマスクとして前記第１絶縁膜を一定の深さまで除去
するステップと、 残存する第２絶縁膜及び第２側壁スペーサーをエッチン
グマスクとして前記第１側壁スペーサー及び第１絶縁膜
を除去して前記第１側壁スペーサーの下方に位置された
第１絶縁膜の一部分を残すステップと、 前記露出された基板の表面を通して不純物イオンを注入
して拡散させて基板表面内にウェルを形成するステップ
と、 前記残存する第２絶縁膜及び第２側壁スペーサーを除去
して前記ウェルをシードとして残された第１絶縁膜の表
面までエピタキシャル成長層を形成するステップと、 残された第１絶縁膜パターンにまたがって前記エピタキ
シャル成長層の表面上にゲート電極を形成するステップ
と、 前記ゲート電極をマスクとして不純物イオンをエピタキ
シャル成長層内に注入してソース領域とドレイン領域と
を形成するステップと、を具備することを特徴とするＭ
ＯＳＦＥＴの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960020640A KR100226794B1 (ko) | 1996-06-10 | 1996-06-10 | 모스펫 제조방법 |
| KR20640/1996 | 1996-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1012741A true JPH1012741A (ja) | 1998-01-16 |
| JP2945961B2 JP2945961B2 (ja) | 1999-09-06 |
Family
ID=19461339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9051146A Expired - Fee Related JP2945961B2 (ja) | 1996-06-10 | 1997-02-20 | Ｍｏｓｆｅｔの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5831308A (ja) |
| JP (1) | JP2945961B2 (ja) |
| KR (1) | KR100226794B1 (ja) |
| DE (1) | DE19702346B4 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006093694A (ja) * | 2004-09-20 | 2006-04-06 | Internatl Business Mach Corp <Ibm> | Ｆｅｔにおける埋め込みバイアス・ウェル |
| JP2007519239A (ja) * | 2004-01-08 | 2007-07-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造 |
| JP2007251163A (ja) * | 2006-03-15 | 2007-09-27 | Internatl Business Mach Corp <Ibm> | 改善されたｓｏｉ基板およびｓｏｉデバイス、ならびにそれらの形成方法 |
| JP2008514016A (ja) * | 2004-09-20 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高移動性バルク・シリコンｐｆｅｔ |
| KR20160111977A (ko) | 2014-02-17 | 2016-09-27 | 신닛테츠스미킨 카부시키카이샤 | 전력 생성 기능을 갖는 와전류식 감속 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477915B1 (ko) * | 1998-06-30 | 2005-06-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| CN102820320B (zh) * | 2011-06-09 | 2015-03-04 | 中芯国际集成电路制造(北京)有限公司 | 半绝缘体上硅半导体器件及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4753896A (en) * | 1986-11-21 | 1988-06-28 | Texas Instruments Incorporated | Sidewall channel stop process |
| US5185535A (en) * | 1991-06-17 | 1993-02-09 | Hughes Aircraft Company | Control of backgate bias for low power high speed CMOS/SOI devices |
| JP3058954B2 (ja) * | 1991-09-24 | 2000-07-04 | ローム株式会社 | 絶縁層の上に成長層を有する半導体装置の製造方法 |
| US5340754A (en) * | 1992-09-02 | 1994-08-23 | Motorla, Inc. | Method for forming a transistor having a dynamic connection between a substrate and a channel region |
-
1996
- 1996-06-10 KR KR1019960020640A patent/KR100226794B1/ko not_active Expired - Fee Related
- 1996-10-15 US US08/731,468 patent/US5831308A/en not_active Expired - Fee Related
-
1997
- 1997-01-23 DE DE19702346A patent/DE19702346B4/de not_active Expired - Fee Related
- 1997-02-20 JP JP9051146A patent/JP2945961B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-19 US US09/100,115 patent/US6080609A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007519239A (ja) * | 2004-01-08 | 2007-07-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造 |
| JP2006093694A (ja) * | 2004-09-20 | 2006-04-06 | Internatl Business Mach Corp <Ibm> | Ｆｅｔにおける埋め込みバイアス・ウェル |
| JP2008514016A (ja) * | 2004-09-20 | 2008-05-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 高移動性バルク・シリコンｐｆｅｔ |
| JP2007251163A (ja) * | 2006-03-15 | 2007-09-27 | Internatl Business Mach Corp <Ibm> | 改善されたｓｏｉ基板およびｓｏｉデバイス、ならびにそれらの形成方法 |
| KR20160111977A (ko) | 2014-02-17 | 2016-09-27 | 신닛테츠스미킨 카부시키카이샤 | 전력 생성 기능을 갖는 와전류식 감속 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19702346A1 (de) | 1997-12-11 |
| KR980006498A (ko) | 1998-03-30 |
| US6080609A (en) | 2000-06-27 |
| KR100226794B1 (ko) | 1999-10-15 |
| JP2945961B2 (ja) | 1999-09-06 |
| DE19702346B4 (de) | 2005-06-23 |
| US5831308A (en) | 1998-11-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4110085B2 (ja) | 二重ゲート型電界効果トランジスタの製造方法 | |
| KR100456691B1 (ko) | 이중격리구조를 갖는 반도체 소자 및 그 제조방법 | |
| KR100246349B1 (ko) | 모스페트 소자 및 그 제조방법 | |
| US20020003256A1 (en) | MOS semiconductor device and method of manufacturing the same | |
| JP4450267B2 (ja) | Ｓｏｉ−ｍｏｓ電界効果トランジスタ製造方法 | |
| KR100227621B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR0149527B1 (ko) | 반도체 소자의 고전압용 트랜지스터 및 그 제조방법 | |
| JP2945961B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH098321A (ja) | 半導体素子のトランジスター構造及びその製造方法 | |
| JP3744438B2 (ja) | 半導体装置 | |
| TW202401819A (zh) | 半導體器件及其製作方法 | |
| US6391698B1 (en) | Forming complementary metal-oxide semiconductor with gradient doped source/drain | |
| JPH11135739A (ja) | Ｄｒａｍチップの改良された製造法 | |
| US7453121B2 (en) | Body contact formation in partially depleted silicon on insulator device | |
| KR100263475B1 (ko) | 반도체 소자의 구조 및 제조 방법 | |
| KR0161737B1 (ko) | 모스 전계 효과 트랜지스터의 제조방법 | |
| KR100219073B1 (ko) | 전계 효과 트랜지스터 및 그 제조방법 | |
| JP2734434B2 (ja) | 半導体装置およびその製造方法 | |
| KR940009365B1 (ko) | 트랜치를 이용한 cmos 제조방법 | |
| JP3450983B2 (ja) | 半導体装置 | |
| KR950001154B1 (ko) | 수직구조 엘디디 모스전계효과 트랜지스터의 제조방법 | |
| JP3063203B2 (ja) | 半導体メモリ及びその製造方法 | |
| KR100244478B1 (ko) | 컴팩트 마스크롬 제조방법 | |
| JPH07321303A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| KR950011641B1 (ko) | 반도체 장치 제조방법 및 그 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070702 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080702 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |