JPH1012870A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1012870A JPH1012870A JP15983496A JP15983496A JPH1012870A JP H1012870 A JPH1012870 A JP H1012870A JP 15983496 A JP15983496 A JP 15983496A JP 15983496 A JP15983496 A JP 15983496A JP H1012870 A JPH1012870 A JP H1012870A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 従来のＬＤＤ（Lightly Doped Drain ）構造
やＬＡＴＩＤ（Large-Angle-Tilt Implanted Drain）構
造を持つ微細ＭＯＳ型トランジスタにおけるチャネル電
界強度の緩和効果を維持しながら、ドレイン飽和電流を
増大させる。 【解決手段】 Ｐ型シリコン基板１の主面上にゲート絶
縁膜２を介してゲート電極３を形成したうえ、ヒ素（Ａ
ｓ）の大傾角イオン注入により、ゲート電極３の両端部
に十分にオーバーラップするように、Ｎ型の低濃度層４
を形成する。続いて、ヒ素の小傾角イオン注入により、
低濃度層４よりも浅く、かつゲート電極３の両端部に小
さくオーバーラップするように、Ｎ型の第１高濃度層５
を形成する。そして、ゲート側壁絶縁膜６を形成したう
え、ヒ素の小傾角イオン注入により、低濃度層４よりも
深く、かつゲート電極３とオーバーラップしないよう
に、ソース・ドレイン領域の主要部分を構成するＮ型の
第２高濃度層７を形成する。
やＬＡＴＩＤ（Large-Angle-Tilt Implanted Drain）構
造を持つ微細ＭＯＳ型トランジスタにおけるチャネル電
界強度の緩和効果を維持しながら、ドレイン飽和電流を
増大させる。 【解決手段】 Ｐ型シリコン基板１の主面上にゲート絶
縁膜２を介してゲート電極３を形成したうえ、ヒ素（Ａ
ｓ）の大傾角イオン注入により、ゲート電極３の両端部
に十分にオーバーラップするように、Ｎ型の低濃度層４
を形成する。続いて、ヒ素の小傾角イオン注入により、
低濃度層４よりも浅く、かつゲート電極３の両端部に小
さくオーバーラップするように、Ｎ型の第１高濃度層５
を形成する。そして、ゲート側壁絶縁膜６を形成したう
え、ヒ素の小傾角イオン注入により、低濃度層４よりも
深く、かつゲート電極３とオーバーラップしないよう
に、ソース・ドレイン領域の主要部分を構成するＮ型の
第２高濃度層７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ型トランジスタ
等の半導体装置及びその製造方法に関するものである。
等の半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、素子の微細化による半導体装置の
高集積、高性能化の要求が高まっている。ところが、電
源電圧を一定にしてＭＯＳ型トランジスタを微細化して
いくと、ゲート長（チャネル長）の減少により短チャネ
ル効果やホットキャリア効果と呼ばれる不都合な現象が
起り、トランジスタ特性に重大な障害が生じることが知
られている。つまり、ゲート長の減少に応じてドレイン
端近傍のチャネル電界強度が増大する結果、しきい値電
圧が変動する。また、ドレイン端近傍のチャネル電界強
度の増大は、ホットキャリアを発生させる。ホットキャ
リアは、ドレイン端近傍においてゲート酸化膜にトラッ
プされる傾向にある。その結果、トランジスタのしきい
値電圧や相互コンダクタンスの変動が引き起される。
高集積、高性能化の要求が高まっている。ところが、電
源電圧を一定にしてＭＯＳ型トランジスタを微細化して
いくと、ゲート長（チャネル長）の減少により短チャネ
ル効果やホットキャリア効果と呼ばれる不都合な現象が
起り、トランジスタ特性に重大な障害が生じることが知
られている。つまり、ゲート長の減少に応じてドレイン
端近傍のチャネル電界強度が増大する結果、しきい値電
圧が変動する。また、ドレイン端近傍のチャネル電界強
度の増大は、ホットキャリアを発生させる。ホットキャ
リアは、ドレイン端近傍においてゲート酸化膜にトラッ
プされる傾向にある。その結果、トランジスタのしきい
値電圧や相互コンダクタンスの変動が引き起される。
【０００３】短チャネル効果やホットキャリア効果の軽
減対策の１つとして、ＬＤＤ（Lightly Doped Drain ）
構造が知られている。図６は、従来のＬＤＤ構造を有す
るＮチャネル型ＭＯＳトランジスタを示す。図６によれ
ば、Ｐ型シリコン（Ｓｉ）基板１の主面上にゲート絶縁
膜（酸化膜）２が形成され、かつ該ゲート絶縁膜２の上
にポリシリコンからなるゲート電極３が形成される。そ
して、ゲート電極３をマスクとした基板主面へのリン
（Ｐ）のイオン注入によって、ゲート絶縁膜２を介して
ゲート電極３の両端部にオーバーラップするように、ソ
ース・ドレイン領域の一部を構成するＮ型の低濃度層４
が形成される。次に、低温形成の絶縁膜（酸化膜）でウ
エハ全体を覆い、該絶縁膜に異方性ドライエッチングを
施すことにより、ゲート電極３の両側部において基板主
面上にゲート側壁絶縁膜（サイドウォールスペーサ）６
が形成される。そして、ゲート電極３とゲート側壁絶縁
膜６とをマスクとした基板主面へのヒ素（Ａｓ）のイオ
ン注入によって、低濃度層４よりも深く、かつゲート電
極３とオーバーラップしないように、ソース・ドレイン
領域の主要部分を構成するＮ型の高濃度層７が形成され
る。つまり、図６のトランジスタのドレイン領域は、ゲ
ート絶縁膜２を介してゲート電極３の両端部にオーバー
ラップするように形成された低濃度層４と、ゲート電極
３とオーバーラップしないように形成された高濃度層７
とで形成された不純物濃度のなだらかな傾斜を有する。
したがって、ゲート長が減少してもドレイン端近傍のチ
ャネル電界強度が緩和される結果、上記短チャネル効果
やホットキャリア効果が軽減される。
減対策の１つとして、ＬＤＤ（Lightly Doped Drain ）
構造が知られている。図６は、従来のＬＤＤ構造を有す
るＮチャネル型ＭＯＳトランジスタを示す。図６によれ
ば、Ｐ型シリコン（Ｓｉ）基板１の主面上にゲート絶縁
膜（酸化膜）２が形成され、かつ該ゲート絶縁膜２の上
にポリシリコンからなるゲート電極３が形成される。そ
して、ゲート電極３をマスクとした基板主面へのリン
（Ｐ）のイオン注入によって、ゲート絶縁膜２を介して
ゲート電極３の両端部にオーバーラップするように、ソ
ース・ドレイン領域の一部を構成するＮ型の低濃度層４
が形成される。次に、低温形成の絶縁膜（酸化膜）でウ
エハ全体を覆い、該絶縁膜に異方性ドライエッチングを
施すことにより、ゲート電極３の両側部において基板主
面上にゲート側壁絶縁膜（サイドウォールスペーサ）６
が形成される。そして、ゲート電極３とゲート側壁絶縁
膜６とをマスクとした基板主面へのヒ素（Ａｓ）のイオ
ン注入によって、低濃度層４よりも深く、かつゲート電
極３とオーバーラップしないように、ソース・ドレイン
領域の主要部分を構成するＮ型の高濃度層７が形成され
る。つまり、図６のトランジスタのドレイン領域は、ゲ
ート絶縁膜２を介してゲート電極３の両端部にオーバー
ラップするように形成された低濃度層４と、ゲート電極
３とオーバーラップしないように形成された高濃度層７
とで形成された不純物濃度のなだらかな傾斜を有する。
したがって、ゲート長が減少してもドレイン端近傍のチ
ャネル電界強度が緩和される結果、上記短チャネル効果
やホットキャリア効果が軽減される。
【０００４】特開平６−１３４０１号公報等には、ＬＡ
ＴＩＤ（Large-Angle-Tilt Implanted Drain）構造のＭ
ＯＳ型トランジスタが開示されている。ＬＡＴＩＤ構造
によれば、ゲート電極をマスクとした不純物の大傾角イ
オン注入によって、ゲート絶縁膜を介してゲート電極の
両端部に十分にオーバーラップするように低濃度層が形
成される。そして、薄いゲート側壁絶縁膜の形成後に、
ゲート電極とゲート側壁絶縁膜とをマスクとした不純物
の小傾角イオン注入によって、低濃度層よりも深く、か
つゲート絶縁膜を介してゲート電極の両端部にわずかに
オーバーラップするように、高濃度層が形成される。こ
の場合にも、低濃度層の存在によりチャネル電界強度が
緩和される。
ＴＩＤ（Large-Angle-Tilt Implanted Drain）構造のＭ
ＯＳ型トランジスタが開示されている。ＬＡＴＩＤ構造
によれば、ゲート電極をマスクとした不純物の大傾角イ
オン注入によって、ゲート絶縁膜を介してゲート電極の
両端部に十分にオーバーラップするように低濃度層が形
成される。そして、薄いゲート側壁絶縁膜の形成後に、
ゲート電極とゲート側壁絶縁膜とをマスクとした不純物
の小傾角イオン注入によって、低濃度層よりも深く、か
つゲート絶縁膜を介してゲート電極の両端部にわずかに
オーバーラップするように、高濃度層が形成される。こ
の場合にも、低濃度層の存在によりチャネル電界強度が
緩和される。
【０００５】
【発明が解決しようとする課題】上記ＬＤＤ構造やＬＡ
ＴＩＤ構造は、ドレイン端近傍のチャネル電界強度を緩
和するための低濃度層がソース・ドレイン間に寄生抵抗
として挿入されるため、高ドレイン飽和電流が得られな
い問題があった。
ＴＩＤ構造は、ドレイン端近傍のチャネル電界強度を緩
和するための低濃度層がソース・ドレイン間に寄生抵抗
として挿入されるため、高ドレイン飽和電流が得られな
い問題があった。
【０００６】本発明の目的は、チャネル電界強度の緩和
効果を維持しながら電流駆動能力を向上させた半導体装
置とその製造方法を提供することにある。
効果を維持しながら電流駆動能力を向上させた半導体装
置とその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、従来の低濃度層及び高濃度層の各々の
形成のためのイオン注入工程に加えて、付加的なイオン
注入工程を採用することにより、低濃度層よりも浅く、
かつゲート電極の両端部に該低濃度層よりも小さくオー
バーラップするように、付加的な高濃度層を形成するこ
ととしたものである。具体的には、本発明に係る半導体
装置は、第１導電型半導体の主面上に形成されたゲート
絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極
と、該ゲート電極をマスクとした大傾角イオン注入によ
ってゲート電極の両端部に十分にオーバーラップするよ
うに形成された第２導電型半導体の低濃度層と、ゲート
電極をマスクとした小傾角イオン注入によって前記低濃
度層よりも浅くかつゲート電極の両端部に前記低濃度層
よりも小さくオーバーラップするように形成された第２
導電型半導体の第１高濃度層と、ゲート電極の両側部に
形成されたゲート側壁絶縁膜と、ゲート電極とゲート側
壁絶縁膜とをマスクとした小傾角イオン注入によって前
記低濃度層よりも深くかつゲート電極とオーバーラップ
しないように形成された第２導電型半導体の第２高濃度
層とを備えた構成を採用したものである。
めに、本発明は、従来の低濃度層及び高濃度層の各々の
形成のためのイオン注入工程に加えて、付加的なイオン
注入工程を採用することにより、低濃度層よりも浅く、
かつゲート電極の両端部に該低濃度層よりも小さくオー
バーラップするように、付加的な高濃度層を形成するこ
ととしたものである。具体的には、本発明に係る半導体
装置は、第１導電型半導体の主面上に形成されたゲート
絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極
と、該ゲート電極をマスクとした大傾角イオン注入によ
ってゲート電極の両端部に十分にオーバーラップするよ
うに形成された第２導電型半導体の低濃度層と、ゲート
電極をマスクとした小傾角イオン注入によって前記低濃
度層よりも浅くかつゲート電極の両端部に前記低濃度層
よりも小さくオーバーラップするように形成された第２
導電型半導体の第１高濃度層と、ゲート電極の両側部に
形成されたゲート側壁絶縁膜と、ゲート電極とゲート側
壁絶縁膜とをマスクとした小傾角イオン注入によって前
記低濃度層よりも深くかつゲート電極とオーバーラップ
しないように形成された第２導電型半導体の第２高濃度
層とを備えた構成を採用したものである。
【０００８】上記本発明に係る半導体装置によれば、低
濃度層がドレイン端近傍のチャネル電界強度を緩和す
る。しかも、該低濃度層によるソース・ドレイン間の寄
生抵抗が第１高濃度層（付加的な高濃度層）により低減
されるので、高ドレイン飽和電流が得られる。
濃度層がドレイン端近傍のチャネル電界強度を緩和す
る。しかも、該低濃度層によるソース・ドレイン間の寄
生抵抗が第１高濃度層（付加的な高濃度層）により低減
されるので、高ドレイン飽和電流が得られる。
【０００９】
【発明の実施の形態】以下、本発明の具体例について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００１０】図１は、本発明に係る半導体装置の製造方
法の例を工程順に示している。まず、図１（ａ）に示す
ように、Ｐ型シリコン（Ｓｉ）基板１の主面上に厚さ９
ｎｍのゲート絶縁膜（酸化膜）２を形成し、該ゲート絶
縁膜２の上にポリシリコンからなるゲート電極３を形成
する。そして、ゲート電極３をマスクとした基板主面へ
のＮ型不純物の大傾角イオン注入によって、ゲート絶縁
膜２を介してゲート電極３の両端部に十分にオーバーラ
ップするように、ソース・ドレイン領域の一部を構成す
るＮ型の低濃度層４を形成する。例えば、イオン種をヒ
素（Ａｓ）とし、注入エネルギーを８０ｋｅＶとし、Ｐ
型シリコン基板１の主面の法線方向に対する注入傾角を
２５°とし、注入ドーズ量を８．８×１０12ｃｍ-2（４
方向）とする。このようなヒ素（Ａｓ）の大傾角イオン
注入により、熱拡散工程なしに、ゲート電極３の両端部
にゲート絶縁膜２を介して低濃度層４を十分にオーバー
ラップさせることができる。
法の例を工程順に示している。まず、図１（ａ）に示す
ように、Ｐ型シリコン（Ｓｉ）基板１の主面上に厚さ９
ｎｍのゲート絶縁膜（酸化膜）２を形成し、該ゲート絶
縁膜２の上にポリシリコンからなるゲート電極３を形成
する。そして、ゲート電極３をマスクとした基板主面へ
のＮ型不純物の大傾角イオン注入によって、ゲート絶縁
膜２を介してゲート電極３の両端部に十分にオーバーラ
ップするように、ソース・ドレイン領域の一部を構成す
るＮ型の低濃度層４を形成する。例えば、イオン種をヒ
素（Ａｓ）とし、注入エネルギーを８０ｋｅＶとし、Ｐ
型シリコン基板１の主面の法線方向に対する注入傾角を
２５°とし、注入ドーズ量を８．８×１０12ｃｍ-2（４
方向）とする。このようなヒ素（Ａｓ）の大傾角イオン
注入により、熱拡散工程なしに、ゲート電極３の両端部
にゲート絶縁膜２を介して低濃度層４を十分にオーバー
ラップさせることができる。
【００１１】続いて、図１（ｂ）に示すように、ゲート
電極３をマスクとした基板主面へのＮ型不純物の小傾角
（１０°以下）イオン注入によって、低濃度層４よりも
浅く、かつゲート絶縁膜２を介してゲート電極３の両端
部に低濃度層４よりも小さくオーバーラップするよう
に、ソース・ドレイン領域の他の一部を構成するＮ型の
第１高濃度層５を形成する。例えば、イオン種をヒ素
（Ａｓ）とし、注入エネルギーを５０ｋｅＶとし、第１
高濃度層５の不純物ピーク濃度が５×１０18ｃｍ-3以上
になるようにする。
電極３をマスクとした基板主面へのＮ型不純物の小傾角
（１０°以下）イオン注入によって、低濃度層４よりも
浅く、かつゲート絶縁膜２を介してゲート電極３の両端
部に低濃度層４よりも小さくオーバーラップするよう
に、ソース・ドレイン領域の他の一部を構成するＮ型の
第１高濃度層５を形成する。例えば、イオン種をヒ素
（Ａｓ）とし、注入エネルギーを５０ｋｅＶとし、第１
高濃度層５の不純物ピーク濃度が５×１０18ｃｍ-3以上
になるようにする。
【００１２】次に、図１（ｃ）に示すように、ゲート電
極３の両側部において基板主面の上に幅１５０ｎｍ程度
のゲート側壁絶縁膜（サイドウォールスペーサ）６を形
成したうえ、ゲート電極３とゲート側壁絶縁膜６とをマ
スクとした基板主面へのＮ型不純物の小傾角（１０°以
下）イオン注入によって、低濃度層４よりも深く、かつ
ゲート電極３とオーバーラップしないように、ソース・
ドレイン領域の主要部分を構成するＮ型の第２高濃度層
７を形成する。ゲート側壁絶縁膜６の形成にあたって
は、低温形成の絶縁膜（酸化膜又は窒化膜）でウエハ全
体を覆ったうえ、該絶縁膜に異方性ドライエッチングを
施す。この際、低温形成の絶縁膜として、ＴＥＯＳ［Ｓ
ｉ（ＯＣ2 Ｈ5 ）4 ］を用いたＳｉＯ2 膜を採用でき
る。第２高濃度層７の形成の際のイオン種は、例えばヒ
素（Ａｓ）である。第２高濃度層７の深さは、例えば１
５０ｎｍ程度である。
極３の両側部において基板主面の上に幅１５０ｎｍ程度
のゲート側壁絶縁膜（サイドウォールスペーサ）６を形
成したうえ、ゲート電極３とゲート側壁絶縁膜６とをマ
スクとした基板主面へのＮ型不純物の小傾角（１０°以
下）イオン注入によって、低濃度層４よりも深く、かつ
ゲート電極３とオーバーラップしないように、ソース・
ドレイン領域の主要部分を構成するＮ型の第２高濃度層
７を形成する。ゲート側壁絶縁膜６の形成にあたって
は、低温形成の絶縁膜（酸化膜又は窒化膜）でウエハ全
体を覆ったうえ、該絶縁膜に異方性ドライエッチングを
施す。この際、低温形成の絶縁膜として、ＴＥＯＳ［Ｓ
ｉ（ＯＣ2 Ｈ5 ）4 ］を用いたＳｉＯ2 膜を採用でき
る。第２高濃度層７の形成の際のイオン種は、例えばヒ
素（Ａｓ）である。第２高濃度層７の深さは、例えば１
５０ｎｍ程度である。
【００１３】以上の工程により、図２に示すような構造
を持つＮチャネル型ＭＯＳトランジスタが得られる。図
３に示すように、低濃度層４の中の深い位置において第
１高濃度層５が不純物ピーク濃度を有するようにしても
よい。上記の例では、低濃度層４と、第１高濃度層５
と、第２高濃度層７とのＮ型不純物注入のイオン種は、
いずれもヒ素（Ａｓ）である。ヒ素（Ａｓ）とリン
（Ｐ）のような相互拡散がない複数のイオン種を用いて
もよい。
を持つＮチャネル型ＭＯＳトランジスタが得られる。図
３に示すように、低濃度層４の中の深い位置において第
１高濃度層５が不純物ピーク濃度を有するようにしても
よい。上記の例では、低濃度層４と、第１高濃度層５
と、第２高濃度層７とのＮ型不純物注入のイオン種は、
いずれもヒ素（Ａｓ）である。ヒ素（Ａｓ）とリン
（Ｐ）のような相互拡散がない複数のイオン種を用いて
もよい。
【００１４】図２及び図３のＮチャネル型ＭＯＳトラン
ジスタによれば、ゲート長が減少してもドレイン端近傍
のチャネル電界強度が低濃度層４により緩和される結
果、短チャネル効果やホットキャリア効果が軽減され
る。しかも、低濃度層４によるソース・ドレイン間の寄
生抵抗が第１高濃度層５により低減されるので、高ドレ
イン飽和電流が得られる。
ジスタによれば、ゲート長が減少してもドレイン端近傍
のチャネル電界強度が低濃度層４により緩和される結
果、短チャネル効果やホットキャリア効果が軽減され
る。しかも、低濃度層４によるソース・ドレイン間の寄
生抵抗が第１高濃度層５により低減されるので、高ドレ
イン飽和電流が得られる。
【００１５】なお、上記の例ではＰ型シリコン基板１の
主面上にＮチャネル型ＭＯＳトランジスタを形成するこ
ととしたが、Ｐウェルの上に同様のＮチャネル型ＭＯＳ
トランジスタを形成してもよい。Ｎ型シリコン基板の主
面上又はＮウェルの上にＰチャネル型ＭＯＳトランジス
タを形成する場合にも、同様のプロセスを採用できる。
ＣＭＯＳ型の半導体装置の場合には、Ｎチャネル型ＭＯ
Ｓトランジスタ用のゲート側壁絶縁膜６の幅と、Ｐチャ
ネル型ＭＯＳトランジスタ用のゲート側壁絶縁膜の幅と
を同じ幅に設定すればよい。Ｎチャネル型ＭＯＳトラン
ジスタの中に不純物として導入されるヒ素（Ａｓ）と、
Ｐチャネル型ＭＯＳトランジスタの中に不純物として導
入されるホウ素（Ｂ）との間には拡散速度の差がある
が、上記プロセスによれば、ヒ素（Ａｓ）とホウ素
（Ｂ）との拡散速度の差が問題を生じることはないから
である。更に、基板１、ゲート絶縁膜２、ゲート電極３
及びゲート側壁絶縁膜６の各々の材質及び寸法は、上記
の例に限らない。すなわち、本発明は任意のＭＩＳ型ト
ランジスタに適用可能である。
主面上にＮチャネル型ＭＯＳトランジスタを形成するこ
ととしたが、Ｐウェルの上に同様のＮチャネル型ＭＯＳ
トランジスタを形成してもよい。Ｎ型シリコン基板の主
面上又はＮウェルの上にＰチャネル型ＭＯＳトランジス
タを形成する場合にも、同様のプロセスを採用できる。
ＣＭＯＳ型の半導体装置の場合には、Ｎチャネル型ＭＯ
Ｓトランジスタ用のゲート側壁絶縁膜６の幅と、Ｐチャ
ネル型ＭＯＳトランジスタ用のゲート側壁絶縁膜の幅と
を同じ幅に設定すればよい。Ｎチャネル型ＭＯＳトラン
ジスタの中に不純物として導入されるヒ素（Ａｓ）と、
Ｐチャネル型ＭＯＳトランジスタの中に不純物として導
入されるホウ素（Ｂ）との間には拡散速度の差がある
が、上記プロセスによれば、ヒ素（Ａｓ）とホウ素
（Ｂ）との拡散速度の差が問題を生じることはないから
である。更に、基板１、ゲート絶縁膜２、ゲート電極３
及びゲート側壁絶縁膜６の各々の材質及び寸法は、上記
の例に限らない。すなわち、本発明は任意のＭＩＳ型ト
ランジスタに適用可能である。
【００１６】図４は、第１高濃度層５を形成するための
小傾角イオン注入（Ａｓ追加注入）のドーズ量を変化さ
せたときの、Ｎチャネル型ＭＯＳトランジスタのゲート
長に対するしきい値電圧の依存性を示している。ここ
で、低濃度層４の形成のための大傾角イオン注入では、
イオン種をヒ素（Ａｓ）とし、注入エネルギーを８０ｋ
ｅＶとし、注入傾角を２５°とし、注入ドーズ量を８．
０×１０12ｃｍ-2（４方向）とした。また、第１高濃度
層５の形成のための小傾角イオン注入では、イオン種を
ヒ素（Ａｓ）とし、注入エネルギーを５０ｋｅＶとし、
注入傾角を７°とした。ゲート幅は１０μｍであり、ド
レイン電圧３．３Ｖの条件でしきい値電圧を測定した。
図４から、Ａｓ追加注入のドーズ量が０〜２．５×１０
13ｃｍ-2（４方向）の範囲で変化しても、しきい値電圧
のゲート長依存性が全く変化しないことがわかる。つま
り、第１高濃度層５は低濃度層４による短チャネル効果
の軽減を阻害しない。
小傾角イオン注入（Ａｓ追加注入）のドーズ量を変化さ
せたときの、Ｎチャネル型ＭＯＳトランジスタのゲート
長に対するしきい値電圧の依存性を示している。ここ
で、低濃度層４の形成のための大傾角イオン注入では、
イオン種をヒ素（Ａｓ）とし、注入エネルギーを８０ｋ
ｅＶとし、注入傾角を２５°とし、注入ドーズ量を８．
０×１０12ｃｍ-2（４方向）とした。また、第１高濃度
層５の形成のための小傾角イオン注入では、イオン種を
ヒ素（Ａｓ）とし、注入エネルギーを５０ｋｅＶとし、
注入傾角を７°とした。ゲート幅は１０μｍであり、ド
レイン電圧３．３Ｖの条件でしきい値電圧を測定した。
図４から、Ａｓ追加注入のドーズ量が０〜２．５×１０
13ｃｍ-2（４方向）の範囲で変化しても、しきい値電圧
のゲート長依存性が全く変化しないことがわかる。つま
り、第１高濃度層５は低濃度層４による短チャネル効果
の軽減を阻害しない。
【００１７】図５は、第１高濃度層５を形成するための
小傾角イオン注入（Ａｓ追加注入）のドーズ量に対する
Ｎチャネル型ＭＯＳトランジスタのドレイン飽和電流の
依存性を示している。ここで、低濃度層４の形成のため
の大傾角イオン注入では、イオン種をヒ素（Ａｓ）と
し、注入エネルギーを８０ｋｅＶとし、注入傾角を２５
°とし、注入ドーズ量を８．８×１０12ｃｍ-2（４方
向）とした。また、第１高濃度層５の形成のための小傾
角イオン注入では、イオン種をヒ素（Ａｓ）とし、注入
エネルギーを５０ｋｅＶとし、注入傾角を７°とした。
ゲート幅は１０μｍ、ゲート長は０．４μｍであり、ド
レイン電圧３．３Ｖ、ゲート電圧３．３Ｖの条件でドレ
イン飽和電流を測定した。図５から、ドーズ量１．４×
１０13ｃｍ-2で第１高濃度層５を形成すれば、第１高濃
度層５を形成しない場合に比べてドレイン飽和電流が１
２％も上昇することがわかる。
小傾角イオン注入（Ａｓ追加注入）のドーズ量に対する
Ｎチャネル型ＭＯＳトランジスタのドレイン飽和電流の
依存性を示している。ここで、低濃度層４の形成のため
の大傾角イオン注入では、イオン種をヒ素（Ａｓ）と
し、注入エネルギーを８０ｋｅＶとし、注入傾角を２５
°とし、注入ドーズ量を８．８×１０12ｃｍ-2（４方
向）とした。また、第１高濃度層５の形成のための小傾
角イオン注入では、イオン種をヒ素（Ａｓ）とし、注入
エネルギーを５０ｋｅＶとし、注入傾角を７°とした。
ゲート幅は１０μｍ、ゲート長は０．４μｍであり、ド
レイン電圧３．３Ｖ、ゲート電圧３．３Ｖの条件でドレ
イン飽和電流を測定した。図５から、ドーズ量１．４×
１０13ｃｍ-2で第１高濃度層５を形成すれば、第１高濃
度層５を形成しない場合に比べてドレイン飽和電流が１
２％も上昇することがわかる。
【００１８】なお、本発明によれば、低濃度層４の形成
に続いて直ちに第１高濃度層５の形成を実施できるの
で、プロセスが簡略化され、プロセスコストの増加が最
小限に抑えられる。第１高濃度層５の不純物ピーク濃度
を１×１０19ｃｍ-3以上に設定してもよい。第１高濃度
層５の形成のための小傾角イオン注入のドーズ量は、
１．０×１０13ｃｍ-2以上に設定すればよい。
に続いて直ちに第１高濃度層５の形成を実施できるの
で、プロセスが簡略化され、プロセスコストの増加が最
小限に抑えられる。第１高濃度層５の不純物ピーク濃度
を１×１０19ｃｍ-3以上に設定してもよい。第１高濃度
層５の形成のための小傾角イオン注入のドーズ量は、
１．０×１０13ｃｍ-2以上に設定すればよい。
【００１９】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、従来の低濃度層及び高濃度層の各々の形成のための
イオン注入工程に加えて、低濃度層よりも浅く、かつゲ
ート電極の両端部に該低濃度層よりも小さくオーバーラ
ップするように付加的な高濃度層を形成するためのイオ
ン注入工程を追加することとしたので、低濃度層による
チャネル電界強度の緩和効果を維持しながら、半導体装
置の電流駆動能力を向上させることができる。
ば、従来の低濃度層及び高濃度層の各々の形成のための
イオン注入工程に加えて、低濃度層よりも浅く、かつゲ
ート電極の両端部に該低濃度層よりも小さくオーバーラ
ップするように付加的な高濃度層を形成するためのイオ
ン注入工程を追加することとしたので、低濃度層による
チャネル電界強度の緩和効果を維持しながら、半導体装
置の電流駆動能力を向上させることができる。
【図１】本発明に係る半導体装置の製造方法の例を示す
プロセス工程図である。
プロセス工程図である。
【図２】本発明に係る半導体装置の構成例を示す断面図
である。
である。
【図３】本発明に係る半導体装置の他の構成例を示す断
面図である。
面図である。
【図４】本発明に係る半導体装置において第１高濃度層
がトランジスタの短チャネル効果の軽減を阻害しないこ
とを示す図である。
がトランジスタの短チャネル効果の軽減を阻害しないこ
とを示す図である。
【図５】本発明に係る半導体装置において第１高濃度層
がトランジスタのドレイン飽和電流を増大させることを
示す図である。
がトランジスタのドレイン飽和電流を増大させることを
示す図である。
【図６】ＬＤＤ構造を有する従来の半導体装置の例を示
す断面図である。
す断面図である。
１ Ｐ型シリコン基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ Ｎ型の低濃度層 ５ Ｎ型の第１高濃度層 ６ ゲート側壁絶縁膜 ７ Ｎ型の第２高濃度層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮島 明夫 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 加藤 義明 大阪府高槻市幸町１番１号 松下電子工業 株式会社内
Claims (6)
- 【請求項１】 第１導電型半導体の主面上に形成された
ゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極と、 前記ゲート電極をマスクとした前記主面への不純物の大
傾角イオン注入によって、前記ゲート絶縁膜を介して前
記ゲート電極の両端部に十分にオーバーラップするよう
に形成された第２導電型半導体の低濃度層と、 前記ゲート電極をマスクとした前記主面への不純物の小
傾角イオン注入によって、前記低濃度層よりも浅く、か
つ前記ゲート絶縁膜を介して前記ゲート電極の両端部に
前記低濃度層よりも小さくオーバーラップするように形
成された第２導電型半導体の第１高濃度層と、 前記ゲート電極の両側部において前記主面の上に形成さ
れたゲート側壁絶縁膜と、 前記ゲート電極と前記ゲート側壁絶縁膜とをマスクとし
た前記主面への不純物の小傾角イオン注入によって、前
記低濃度層よりも深く、かつ前記ゲート電極とオーバー
ラップしないように形成された第２導電型半導体の第２
高濃度層とを備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第２導電型半導体の低濃度層と、第１高濃度層と、
第２高濃度層との不純物注入のイオン種が同一であるこ
とを特徴とする半導体装置。 - 【請求項３】 請求項１記載の半導体装置において、 前記第１導電型半導体がＰ型半導体であり、前記第２導
電型半導体がＮ型半導体であり、かつ前記第２導電型半
導体の低濃度層と、第１高濃度層と、第２高濃度層との
不純物注入のイオン種がいずれもヒ素であることを特徴
とする半導体装置。 - 【請求項４】 第１導電型半導体の主面上にゲート絶縁
膜を形成し、かつ該ゲート絶縁膜の上にゲート電極を形
成する工程と、 前記ゲート電極をマスクとした前記主面への不純物の大
傾角イオン注入によって、前記ゲート絶縁膜を介して前
記ゲート電極の両端部に十分にオーバーラップするよう
に第２導電型半導体の低濃度層を形成する工程と、 前記ゲート電極をマスクとした前記主面への不純物の小
傾角イオン注入によって、前記低濃度層よりも浅く、か
つ前記ゲート絶縁膜を介して前記ゲート電極の両端部に
前記低濃度層よりも小さくオーバーラップするように第
２導電型半導体の第１高濃度層を形成する工程と、 前記ゲート電極の両側部において前記主面の上にゲート
側壁絶縁膜を形成する工程と、 前記ゲート電極と前記ゲート側壁絶縁膜とをマスクとし
た前記主面への不純物の小傾角イオン注入によって、前
記低濃度層よりも深く、かつ前記ゲート電極とオーバー
ラップしないように第２導電型半導体の第２高濃度層を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記第２導電型半導体の低濃度層と、第１高濃度層と、
第２高濃度層との不純物注入のイオン種が同一であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４記載の半導体装置の製造方法に
おいて、 前記第１導電型半導体がＰ型半導体であり、前記第２導
電型半導体がＮ型半導体であり、かつ前記第２導電型半
導体の低濃度層と、第１高濃度層と、第２高濃度層との
不純物注入のイオン種がいずれもヒ素であることを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15983496A JPH1012870A (ja) | 1996-06-20 | 1996-06-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15983496A JPH1012870A (ja) | 1996-06-20 | 1996-06-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012870A true JPH1012870A (ja) | 1998-01-16 |
Family
ID=15702271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15983496A Pending JPH1012870A (ja) | 1996-06-20 | 1996-06-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012870A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010057381A (ko) * | 1999-12-22 | 2001-07-04 | 박종섭 | 반도체 소자의 제조 방법 |
| US7022576B2 (en) | 2002-12-30 | 2006-04-04 | Dongbuanam Semiconductor Inc. | Method of manufacturing a semiconductor device |
| JP2007036150A (ja) * | 2005-07-29 | 2007-02-08 | Seiko Instruments Inc | 半導体装置 |
| US7221009B2 (en) | 2002-03-19 | 2007-05-22 | Fujitsu Limited | Semiconductor device |
| JP2010147325A (ja) * | 2008-12-19 | 2010-07-01 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8435844B2 (en) | 2010-11-26 | 2013-05-07 | Lapis Semiconductor Co., Ltd. | Semiconductor device manufacturing method |
| CN115332183A (zh) * | 2022-08-29 | 2022-11-11 | 上海华力微电子有限公司 | 一种静态随机存储器的制备方法 |
-
1996
- 1996-06-20 JP JP15983496A patent/JPH1012870A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010057381A (ko) * | 1999-12-22 | 2001-07-04 | 박종섭 | 반도체 소자의 제조 방법 |
| US7221009B2 (en) | 2002-03-19 | 2007-05-22 | Fujitsu Limited | Semiconductor device |
| US7416934B2 (en) | 2002-03-19 | 2008-08-26 | Fujitsu Limited | Semiconductor device |
| US7022576B2 (en) | 2002-12-30 | 2006-04-04 | Dongbuanam Semiconductor Inc. | Method of manufacturing a semiconductor device |
| JP2007036150A (ja) * | 2005-07-29 | 2007-02-08 | Seiko Instruments Inc | 半導体装置 |
| JP2010147325A (ja) * | 2008-12-19 | 2010-07-01 | Oki Semiconductor Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8435844B2 (en) | 2010-11-26 | 2013-05-07 | Lapis Semiconductor Co., Ltd. | Semiconductor device manufacturing method |
| CN115332183A (zh) * | 2022-08-29 | 2022-11-11 | 上海华力微电子有限公司 | 一种静态随机存储器的制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040528 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061212 |
|
| A02 | Decision of refusal |
Effective date: 20070619 Free format text: JAPANESE INTERMEDIATE CODE: A02 |