JPH1013206A

JPH1013206A - 出力回路

Info

Publication number: JPH1013206A
Application number: JP8159573A
Authority: JP
Inventors: Takeshi Oshita; 毅大下; Katsushi Asahina; 克志朝比奈; Isamu Kaminaga; 勇神永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-06-20
Filing date: 1996-06-20
Publication date: 1998-01-16
Anticipated expiration: 2016-06-20
Also published as: JP3667447B2

Abstract

(57)【要約】【課題】マスタースライス方式での設計の自由度を上
げると共に、出力信号の時間変化を制御してノイズを抑
制する。【解決手段】プリバッファ２は集積回路内部からの入
力信号を受け、メインバッファ３はプリバッフア２の出
力を受けて集積回路の出力端子１に信号を出力する。帰
還回路４は出力端子１の電位を検出し、プリバッファ２
の出力と比較を行い、メインバッファ３を制御する。具
体的には出力端子１の電位を正帰還させることにより、
その時間変化の緩急に応じて、出力端子１に流れ込む
（あるいは流れ出す）電流の制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置の出力回路において、出力信号の変化を制御する出
力回路に関するものである。

【０００２】

【従来の技術】一般に、半導体集積回路装置（以下「集
積回路」）の出力側において、高速な伝送を行うには大
電流が必要とされる。しかし、急峻な電流変化はノイズ
を引き起こし、集積回路、および集積回路が組み込まれ
たシステムの誤動作の原因となる。これを回避するため
に、意図的に出力信号の時間変化を抑制し、ノイズの発
生を押さえるスルーレートコントロールが行われてい
る。

【０００３】図１６は、スルーレートコントロールを行
う、従来の出力回路の例を示した回路図である。プリバ
ッファ２００が集積回路内部からの入力信号を受け、メ
インバッファ３００がプリバッファ２００の出力を受け
て出力端子１に出力信号を与える。

【０００４】プリバッファ２は、入力信号を受けるイン
バータ４１と、いずれもインバータ４１の出力を反転す
るインバータ３９，４０とを有している。

【０００５】メインバッファ３００は、いずれもインバ
ータ３９の出力を受けるゲートを含むＰＭＯＳトランジ
スタ３５及びＮＭＯＳトランジスタ３６、いずれもイン
バータ４０の出力を受けるゲートを含むＰＭＯＳトラン
ジスタ３７及びＮＭＯＳトランジスタ３８、トランジス
タ３５，３６のドレインに共通して接続されたゲートを
含むＰＭＯＳトランジスタ５、トランジスタ３７，３８
のドレインに共通して接続されたゲートを含むＮＭＯＳ
トランジスタ６を有している。トランジスタ５，６のド
レインは共通して出力端子１に接続され、トランジスタ
３５，５のソースにはいずれも電位Ｖｄｄ（論理“Ｈ”
に相当する）が与えられ、トランジスタ３８，６のソー
スにはいずれも接地電位ＧＮＤ（論理“Ｌ”に相当す
る）が与えられている。

【０００６】但し、トランジスタ５，６のチャネル幅は
トランジスタ３５〜３８のチャネル幅より大きく作られ
ている。また、ＮＭＯＳトランジスタ３６、ＰＭＯＳト
ランジスタ３７は、ＰＭＯＳトランジスタ３５、ＮＭＯ
Ｓトランジスタ３８と比較して、ゲート長を長くとって
いる。

【０００７】上記ゲート長の相違により、ＰＭＯＳトラ
ンジスタ５のゲート電位が“Ｌ”から“Ｈ”となるのに
要する時間と比較して、“Ｈ”から“Ｌ”となるのに要
する時間は非常に長くなる。同様にして、ＮＭＯＳトラ
ンジスタ６のゲート電位が“Ｈ”から“Ｌ”となるのに
要する時間と比較して、“Ｌ”から“Ｈ”となるのに要
する時間は非常に長くなる。その結果、トランジスタ
５，６はいずれもそれがオフするのが速やかであり、オ
ンするのが緩やかである。

【０００８】図１７は、出力信号が“Ｌ”から“Ｈ”へ
と変化する場合の、図１６に示された出力回路の各部の
動作を示すダイアグラムである。同図（ａ）〜（ｇ）は
それぞれ集積回路内部からの入力信号、インバータ３９
の出力（インバータ４０の出力も同一の波形を呈す
る）、ＰＭＯＳトランジスタ５のゲート電位、ＮＭＯＳ
トランジスタ６のゲート電位、出力端子１の電位、出力
電流（出力端子１へと流れる電流）、トランジスタ３
６，５，３８，６，３５，３７のオン／オフ状態を示
す。

【０００９】入力信号が時刻Ｔ１で“Ｌ”から“Ｈ”に
変化すると、インバータ３９，４０の出力がこれに応答
してそれぞれ“Ｌ”から“Ｈ”へと変化する。ＰＭＯＳ
トランジスタ３７、ＮＭＯＳトランジスタ３８はそれぞ
れはオフ、オンする。これによってＮＭＯＳトランジス
タ６はオンするが、これはゲート長の短いトランジスタ
３８のオンに起因するので、その動作は速やかである。
つまりほぼ時刻Ｔ１においてＮＭＯＳトランジスタ６は
オフする。

【００１０】しかし、ＰＭＯＳトランジスタ５がオンす
るのは、ゲート長の長いトランジスタ３６のオンに起因
するので、その動作は緩やかである。つまり時刻Ｔ１で
はトランジスタ５は完全にはオンしておらず、時刻Ｔ１
から遅れた時刻Ｔ２においてＮＭＯＳトランジスタ６は
ようやく完全にオンする。以上のことから、変化する時
間全体でみれば、結果的には出力信号は緩やかに変化す
ることとなる。

【００１１】発生するノイズは、原因となる電流の微分
が大きいほど大きくなるが、出力回路は規格上、最大電
流になるまでに要する変化時間が決まっているので、電
流の値が小さいことが望ましい。出力回路が出力する電
位が急激な変化を行えば、その際に流れる電流は大きく
なってしまうので出力端子１の電位は直線的な変化をす
ることが望ましい。

【００１２】図１６に示した従来の技術では、トランジ
スタ５，６がオン／オフするのに必要な変化時間を非対
称にすることで、望ましいスルーレートを実現してい
る。

【００１３】

【発明が解決しようとする課題】従来の技術では、出力
信号が変化する初期（時刻Ｔ１〜Ｔ２）ではその変化が
大きく、逆に、変化の終期（時刻Ｔ２以降）では変化は
非常に緩やかになる。換言すれば、出力信号の変化がそ
の初期で大きく変化することを抑制できず、従って、ノ
イズの発生を十分に抑制することができなかった。

【００１４】また、マスタースライス方式の集積回路で
はあらかじめ使用可能なトランジスタをすべて配置して
作成しておく必要がある。従来の技術を用いてスルーレ
ートを改善した出力回路の設計を可能にするためには、
ゲート長の異なる複数のトランジスタを用意する必要が
ある。しかしながら、集積回路上で出力回路の占めうる
面積には制限があり、標準ゲート長以外のトランジスタ
を用意するためには標準ゲート長のトランジスタの数を
減らさねばならない。図１６におけるトランジスタ３
５，３８として標準ゲート長トランジスタを採用した場
合には、トランジスタ３６，３７を形成するためには標
準よりゲート長の長いトランジスタを設ける必要があ
る。この結果、マスタースライス方式の利点である設計
の自由度が著しく損なわれるという問題点があった。

【００１５】この発明は、上記問題点を解決するために
なされたもので、使用するトランジスタのゲート長を異
ならせること無くスルーレートを改善した出力回路を提
供することによって、マスタースライス方式での設計の
自由度を上げると共に、出力信号の時間変化を制御して
ノイズを抑制することを目的としている。

【００１６】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、２値論理に則った入力信号が与えられ
る入力端子と、前記入力信号の論理の遷移に対応して遷
移する出力信号を出力する出力端子とを備える出力回路
である。そして、(a)(a-1)前記２値論理の一方である第
１論理値に対応する第１電位が与えられる第１電極と、
前記出力端子に接続された第２電極と、第１の主制御信
号を受ける制御電極とを有する第１の主トランジスタ
と、(a-2)前記２値論理の第１論理値と相補的な第２論
理値に対応する第２電位が与えられる第１電極と、前記
出力端子に接続された第２電極と、第２の主制御信号を
受ける制御電極とを有する第２の主トランジスタと、(a
-3)前記第１電位が与えられる第１電極と、前記出力端
子に接続された第２電極と、第１の副制御信号を受ける
制御電極とを有する第１の副トランジスタと、(a-4)前
記第２電位が与えられる第１電極と、前記出力端子に接
続された第２電極と、第２の副制御信号を受ける制御電
極とを有する第２の副トランジスタとを有するメインバ
ッファと、(b)前記前記第１及び第２の主制御信号を前
記入力信号に基づいて生成するプリバッファと、(c)(c-
1)第１しきい値よりも前記第２電位に近い値から前記第
１電位へと向かって遷移する途中において前記出力信号
が前記第１しきい値に達した場合に、前記第１の主制御
信号を前記第１の副制御信号として出力する第１の論理
ゲートと、(c-2)第２しきい値よりも前記第１電位に近
い値から前記第２電位へと向かって遷移する途中におい
て前記出力信号が前記第２しきい値に達した場合に、前
記第２の主制御信号を前記第２の副制御信号として出力
する第２の論理ゲートとを有する制御回路とを備える。

【００１７】この発明のうち請求項２にかかるものは、
請求項１記載の出力回路であって、前記第１電位と前記
第２の電位との中間の値に対して、前記第１及び第２し
きい値は、それぞれ前記第１及び第２の電位に近い。

【００１８】この発明のうち請求項３にかかるものは、
請求項２記載の出力回路であって、前記第１の主トラン
ジスタは前記第１の主制御信号が前記第２論理値に相当
する場合に、前記第２の主トランジスタは前記第２の主
制御信号が前記第１論理値に相当する場合に、前記第１
の副トランジスタは前記第１の副制御信号が前記第２論
理値に相当する場合に、前記第２の副トランジスタは前
記第２の副制御信号が前記第１論理値に相当する場合
に、それぞれ導通する。そして、前記第１の論理ゲート
は(c-1-1)前記出力信号を、前記第１しきい値を以て反
転するインバータと、(c-1-2)前記第１の論理ゲートの
前記インバータの出力と前記第１の主制御信号がいずれ
も前記第２論理値を採る場合に前記第２論理値を前記第
１の副制御信号として出力する論理素子とを含む。ま
た、前記第２の論理ゲートは(c-2-1)前記出力信号を、
前記第２しきい値を以て反転するインバータと、(c-2-
2)前記第２の論理ゲートの前記インバータの出力と前記
第２の主制御信号がいずれも前記第１論理値を採る場合
に前記第１論理値を前記第２の副制御信号として出力す
る論理素子とを含む。

【００１９】この発明のうち請求項４にかかるものは、
請求項２記載の出力回路であって、前記第１及び第２論
理ゲートは、前記出力信号が前記第１しきい値よりも前
記第２電位に近い値から前記第１電位へと向かって遷移
する途中において前記出力信号が前記第１しきい値に達
した場合に前記第２論理を、前記出力信号が前記第２し
きい値よりも前記第１電位に近い値から前記第２電位へ
と向かって遷移する途中において前記出力信号が前記第
２しきい値に達した場合に前記第１論理を、それぞれ出
力するヒステリシス回路を共有して含む。そして、前記
第１の論理ゲートは、前記ヒステリシス回路の出力と前
記第１の主制御信号がいずれも前記第２論理値を採る場
合に前記第２論理値を前記第１の副制御信号として出力
する論理素子を更に含む。また、前記第２の論理ゲート
は、前記ヒステリシス回路の出力と前記第２の主制御信
号がいずれも前記第１論理値を採る場合に前記第１論理
値を前記第２の副制御信号として出力する論理素子を更
に含む。

【００２０】この発明のうち請求項５にかかるものは、
請求項１記載の出力回路であって、前記第１しきい値と
前記第２しきい値とは等しい。

【００２１】この発明のうち請求項６にかかるものは、
請求項１乃至請求項５のいずれか一つに記載の出力回路
であって、前記プリバッファは前記入力信号と状態制御
信号とを入力し、前記制御信号が非活性の場合には前記
入力信号のみに基づいた論理を共通して前記第１及び第
２の主制御信号として出力し、前記制御信号が非活性の
場合には前記入力信号に拘らず、前記第１の主制御信号
と前記第２の主制御信号とのいずれもを非活性化させ
て、前記第１及び第２の主トランジスタのいずれをもオ
フさせる。

【００２２】この発明のうち請求項７にかかるものは、
請求項１記載の出力回路であって、前記メインバッファ
は(a-5)前記第１電位が与えられる第１電極と、前記出
力端子に接続された第２電極と、第３の副制御信号を受
ける制御電極とを有する第３の副トランジスタと、(a-
6)前記第２電位が与えられる第１電極と、前記出力端子
に接続された第２電極と、第４の副制御信号を受ける制
御電極とを有する第４の副トランジスタとを更に有す
る。そして、前記制御回路は(c-3)第３しきい値よりも
前記第２電位に近い値から前記第１電位へと向かって遷
移する途中において前記出力信号が前記第３しきい値に
達した場合に、前記第１の主制御信号を前記第３の副制
御信号として出力する第３の論理ゲートと、(c-4)第４
しきい値よりも前記第１電位に近い値から前記第２電位
へと向かって遷移する途中において前記出力信号が前記
第４しきい値に達した場合に、前記第２の主制御信号を
前記第４の副制御信号として出力する第４の論理ゲート
とを更に有する。

【００２３】この発明のうち請求項８にかかるものは、
請求項７記載の出力回路であって、前記第３しきい値は
前記第２しきい値に等しく、前記第４しきい値は前記第
１しきい値に等しい。

【００２４】この発明のうち請求項９にかかるものは、
２値論理に則った入力信号が与えられる入力端子と、前
記入力信号の論理の遷移に対応して遷移する出力信号を
出力する出力端子とを備える出力回路である。そして、
前記２値論理の第１論理値に対応する第１電位が与えら
れる第１端と、前記出力端子に接続された第２端とを有
し、自身の前記第１端及び前記第２端の間を導通／非導
通する主スイッチング素子と、前記第１電位が与えられ
る第１端と、前記出力端子に接続された第２端とを有
し、自身の前記第１端及び前記第２端の間を導通／非導
通する副スイッチング素子とを更に備える。ここで前記
入力信号の遷移によって前記主スイッチング素子及び前
記副スイッチング素子の何れもが非導通である状態から
前記主スイッチング素子が導通する場合には、前記主ス
イッチング素子が導通した後に前記副スイッチング素子
も導通する。

【００２５】この発明のうち請求項１０にかかるもの
は、請求項９記載の出力回路であって、前記主スイッチ
ング素子は前記副スイッチング素子よりも、流れる電流
が小さい。

【００２６】この発明のうち請求項１１にかかるもの
は、請求項９記載の出力回路であって、前記主スイッチ
ング素子、前記副スイッチング素子はトランジスタで構
成される。

【００２７】この発明のうち請求項１２にかかるもの
は、請求項９記載の出力回路であって、前記主スイッチ
ング素子の導通により、前記出力信号の電位が、前記２
値論理の第１論理値と相補的な第２論理値に対応する第
２電位から前記第１電位へと向かう方向に移行し、前記
移行によって前記出力信号の電位が所定のしきい値に達
した時に前記副スイッチング素子が導通し始める。

【００２８】なお、本願において「しきい値」とはトラ
ンジスタのオン／オフを制御するゲート電圧のしきい値
ではなく、“Ｌ”／“Ｈ”を弁別する論理しきい値を意
味する。

【００２９】

【発明の実施の形態】

基本的な思想．理想的なスルーレートを実現するには、
出力信号が変化する初期の変化を緩やかにするため、ま
ずメインの駆動手段で出力信号を変化させるように駆動
し、ある程度出力信号が変化したところで更にサブの駆
動手段で出力信号を同じ方向に変化させるように駆動さ
せればよい。

【００３０】図１はこの発明による出力回路の基本的な
構成を示す回路図である。プリバッファ２は集積回路内
部からの入力信号を受け、メインバッファ３はプリバッ
フア２の出力を受けて集積回路の出力端子１に信号を出
力する。

【００３１】帰還回路４は出力端子１の電位を検出し、
プリバッファ２の出力と比較を行い、メインバッファ３
を制御する。具体的には出力端子１の電位を正帰還させ
ることにより、その時間変化の緩急に応じて、出力端子
１に流れ込む（あるいは流れ出す）電流の制御を行うこ
とができる。

【００３２】実施の形態１．図２はこの発明の実施の形
態１による出力回路の構成を示す回路図である。プリバ
ッファ２０１は、いずれも集積回路内部の入力信号を受
けるインバータ９，１０で構成される。帰還回路４０１
は、出力端子１の電位を入力し、それぞれ第１及び第２
のしきい値を以て反転して出力するインバータ１１，１
２と、インバータ１１の出力とインバータ９の出力を受
ける２入力ＮＯＲゲート１３と、ＮＯＲゲート１３の出
力を反転するインバータ１４と、インバータ１２の出力
とインバータ１０の出力を受ける２入力ＮＡＮＤゲート
１５と、ＮＡＮＤゲート１５の出力を反転するインバー
タ１６により構成される。

【００３３】メインバッファ３０１はソースに電位Ｖｄ
ｄが与えられ、ドレインが出力端子１に接続され、イン
バータ９の出力がゲートに入力されるＰＭＯＳトランジ
スタ５と、ソースに接地電位ＧＮＤが与えられ、ドレイ
ンが出力端子１に接続され、インバータ１０の出力がゲ
ートに入力されるＮＭＯＳトランジスタ６、ソースに電
位Ｖｄｄが与えられ、ドレインが出力端子１に接続さ
れ、インバータ１４の出力がゲートに入力されるＰＭＯ
Ｓトランジスタ７、ソースに接地電位ＧＮＤが与えら
れ、ドレインが出力端子１に接続され、インバータ１６
の出力がゲートに入力されるＮＭＯＳトランジスタ８に
より構成される。

【００３４】第１及び第２のしきい値はそれぞれ２Ｖｄ
ｄ／３，Ｖｄｄ／３に設定される。

【００３５】トランジスタ５，６は前節「基本的思想」
で述べたメインの駆動手段に相当し、トランジスタ７，
８は同サブの駆動手段に相当する。トランジスタ７，８
はそれぞれトランジスタ５，６と比較してチャネル幅を
広く採る。

【００３６】インバータ９の出力はトランジスタ５の導
通を制御する第１のメイン制御信号Ｍ１として機能し、
インバータ１０の出力はトランジスタ６の導通を制御す
る第２のメイン制御信号Ｍ２として機能する。またイン
バータ１４の出力はトランジスタ７の導通を制御する第
１のサブ制御信号Ｓ１として機能し、インバータ１０の
出力はトランジスタ６の導通を制御する第２のサブ制御
信号Ｓ２として機能する。

【００３７】図３は、出力端子１において出力信号が
“Ｌ”から“Ｈ”へと変化する場合の各部の動作を示す
ダイアグラムである。同図（ａ）〜（ｈ）はそれぞれ集
積回路内部からの入力信号、第１のメイン制御信号Ｍ１
（第２のメイン制御信号Ｍ２も同一の波形を呈する）、
ＮＡＮＤゲート１５の出力、インバータ１１の出力、Ｎ
ＯＲゲート１３の出力、出力端子１の電位、出力電流
（出力端子１へと流れる電流）、トランジスタ５〜８の
オン／オフ状態を示す。

【００３８】まず入力信号が“Ｌ”であるので、第１の
メイン制御信号Ｍ１は“Ｈ”であり、ＰＭＯＳトランジ
スタ５はオフ状態にある。ＮＯＲゲート１３はその入力
端子の一方に第１のメイン制御信号Ｍ１が加わるので、
インバータ１１の出力の値によらずに“Ｌ”を出力す
る。よって第１のサブ制御信号Ｓ１は“Ｈ”であり、Ｐ
ＭＯＳトランジスタ７もオフ状態にある。

【００３９】一方、第２のメイン制御信号Ｍ２は“Ｈ”
であり、ＮＭＯＳトランジスタ６はオン状態にある。Ｐ
ＭＯＳトランジスタ５，７がオフ状態であるので、ＮＭ
ＯＳトランジスタ８のオン／オフによらず、出力端子１
の電位は接地電位ＧＮＤにある。従って、ＮＡＮＤゲー
ト１５の各入力は、第２のメイン制御信号Ｍ２が
“Ｈ”、出力端子１の電位を反転したインバータ１２の
出力は“Ｈ”なので、ＮＡＮＤゲート１５の出力は
“Ｌ”となる。よってこれがインバータ１６により反転
されて得られる第２のサブ制御信号Ｓ２は“Ｈ”とな
り、ＮＭＯＳトランジスタ８もオン状態にある。

【００４０】このような状態から、時刻Ｔ１に集積回路
内部からの入力信号が“Ｌ”から“Ｈ”へと変化する
と、第１のメイン制御信号Ｍ１、第２のメイン制御信号
Ｍ２はいずれも“Ｈ”から“Ｌ”へと変化し、直ちにＰ
ＭＯＳトランジスタ５がオンし、ＮＭＯＳトランジスタ
６がオフする。また第２のメイン制御信号Ｍ２が“Ｌ”
となることによってインバータ１２の出力に拘らずにＮ
ＡＮＤゲート１５の出力は“Ｌ”から“Ｈ”へと変化す
るので、第２のサブ制御信号Ｓ２が“Ｌ”となり、時刻
Ｔ１とほぼ同時刻にＮＭＯＳトランジスタ８がオフす
る。

【００４１】以上の様にして、時刻Ｔ１において入力信
号が“Ｌ”から“Ｈ”へと変化することにより出力端子
１の電位に拘らずに、ＮＭＯＳトランジスタ６，８がオ
フし、ＰＭＯＳトランジスタ５がオンするので、出力端
子１の電位は接地電位ＧＮＤから電位Ｖｄｄへと向かっ
て上昇する。但し、その電位が第１のしきい値２Ｖｄｄ
／３に達するまではインバータ１１は出力端子１の電位
を“Ｌ”と判断し、その出力は“Ｈ”のままである。よ
ってＮＯＲゲート１３の出力は“Ｌ”を維持し、ＰＭＯ
Ｓトランジスタ７はオフのままとなる。

【００４２】そしてＰＭＯＳトランジスタ５がオンして
いることによって出力端子１の電位は上昇し続け、時刻
Ｔ２に出力端子１の電位が第１のしきい値２Ｖｄｄ／３
となると、インバータ１１の出力が“Ｈ”から“Ｌ”へ
と転ずる。この結果ＮＯＲゲート１３は入力がすべて
“Ｌ”となるので、その出力は“Ｌ”から“Ｈ”へと転
じ、第１のサブ制御信号Ｓ１が“Ｈ”から“Ｌ”へと変
化する。その結果、それまでオフしていたＰＭＯＳトラ
ンジスタ７がオンすることになる。

【００４３】この結果、時刻Ｔ２において出力端子１に
はＰＭＯＳトランジスタ５，７の２つを介して電位Ｖｄ
ｄに接続されるので、出力端子１に供給される電流が増
大し、出力端子１の電位の上昇率が大きくなる。ＮＡＮ
Ｄゲート１５の出力は、インバータ１２の出力に依存せ
ずに、第２のメイン制御信号Ｍ２が“Ｌ”である限り
“Ｈ”であるので、第２のサブ制御信号Ｓ２は出力端子
１の電位に依存せずに“Ｌ”のままとなる。従って、Ｎ
ＭＯＳトランジスタ６，８は時刻Ｔ２になってもオフし
たままであり、これらが出力端子１の電位に影響を与え
ることはない。

【００４４】図４は、出力端子１において出力信号が
“Ｈ”から“Ｌ”へと変化する場合の各部の動作を示す
ダイアグラムである。同図（ａ）〜（ｈ）はそれぞれ集
積回路内部からの入力信号、第１のメイン制御信号Ｍ１
（第２のメイン制御信号Ｍ２も同一の波形を呈する）、
ＮＡＮＤゲート１５の出力、インバータ１２の出力、Ｎ
ＯＲゲート１３の出力、出力端子１の電位、出力電流
（出力端子１から接地へと流れる電流）、トランジスタ
５〜８のオン／オフ状態を示す。

【００４５】まず入力信号が“Ｈ”であるので、第１の
メイン制御信号Ｍ１、第２のメイン制御信号Ｍ２のいず
れも“Ｌ”であり、図３に示された時刻Ｔ２以降と同様
に、ＮＭＯＳトランジスタ５，７はオンし、ＰＭＯＳト
ランジスタ６，８はオフしている。そして出力端子１の
電位はＶｄｄである。インバータ１１，１２はいずれも
“Ｌ”を出力している。

【００４６】このような状態から、時刻Ｔ３に入力信号
が“Ｈ”から“Ｌ”へと変化すると、第１のメイン制御
信号Ｍ１、第２のメイン制御信号Ｍ２はいずれも“Ｌ”
から“Ｈ”へと変化し、直ちにＮＭＯＳトランジスタ６
がオンし、ＰＭＯＳトランジスタ５がオフする。また第
１のメイン制御信号Ｍ１が“Ｈ”となることによってイ
ンバータ１１の出力に拘らずにＮＯＲゲート１３の出力
は“Ｈ”から“Ｌ”へと変化するので、第１のサブ制御
信号Ｓ１が“Ｈ”となり、時刻Ｔ３とほぼ同時刻にＰＭ
ＯＳトランジスタ７がオフする。

【００４７】以上の様にして、時刻Ｔ３において入力信
号が“Ｈ”から“Ｌ”へと変化することにより出力端子
１の電位に拘らずに、ＰＭＯＳトランジスタ５，７がオ
フし、ＮＭＯＳトランジスタ６がオンするので、出力端
子１の電位は電位Ｖｄｄから接地電位ＧＮＤへと向かっ
て下降する。但し、その電位が第２のしきい値Ｖｄｄ／
３に達するまではインバータ１２は出力端子１の電位を
“Ｈ”と判断し、その出力は“Ｌ”のままである。よっ
てＮＡＮＤゲート１５の出力は“Ｈ”を維持し、ＮＭＯ
Ｓトランジスタ８はオフのままとなる。

【００４８】そしてＮＭＯＳトランジスタ６がオンして
いることによって出力端子１の電位は下降し続け、時刻
Ｔ４に出力端子１の電位が第２のしきい値Ｖｄｄ／３と
なると、インバータ１２の出力が“Ｌ”から“Ｈ”へと
転ずる。この結果ＮＡＮＤゲート１５は入力がすべて
“Ｈ”となるので、その出力は“Ｈ”から“Ｌ”へと転
じ、第２のサブ制御信号Ｓ２が“Ｌ”から“Ｈ”へと変
化する。その結果、それまでオフしていたＮＭＯＳトラ
ンジスタ８がオンすることになる。

【００４９】この結果、時刻Ｔ４において出力端子１に
はＮＭＯＳトランジスタ６，８の２つを介して接地電位
ＧＮＤに接続されるので、出力端子１から流れ出る電流
が増大し、出力端子１の電位の下降率が大きくなる。Ｎ
ＯＲゲート１３の出力は、インバータ１１の出力に依存
せずに、第１のメイン制御信号Ｍ１が“Ｈ”である限り
“Ｌ”であるので、第１のサブ制御信号Ｓ１は出力端子
１の電位に依存せずに“Ｈ”のままとなる。従って、Ｐ
ＭＯＳトランジスタ５，７は時刻Ｔ４になってもオフし
たままであり、これらが出力端子１の電位に影響を与え
ることはない。

【００５０】メインバッフア３の構成が、メインの駆動
手段たるトランジスタ５，６と、正帰還が掛けられるこ
とによって動作するサブの駆動手段たるトランジスタ
７，８との２段に分かれているので、これらをそれぞれ
メインの制御信号及び、メインの制御信号に遅れるサブ
の制御信号によって制御することにより、出力端子１に
流れ込む（あるいは流れ出す）電流を制御できる。

【００５１】特に、トランジスタ５，６のチャネル幅を
トランジスタ７，８のそれぞれよりも狭く設定すること
により、前者の電流駆動能力は小さい。従って、特に出
力信号の立ち上がり、立ち下がりの時点における電位変
化を緩和することができる。

【００５２】更に、出力端子１の電位を検出するインバ
ータ１１、１２のしきい値を互いに異なるように設計す
ることで、出力端子１の電位が変化する終期において正
帰還を掛けることができる。従って、出力端子１の電位
の変化が緩やかになった時期に電位の変化率を増加で
き、出力端子１における電流の変化をその変化する期間
において直線状に近づけることができ、ノイズを抑制す
ることができる。

【００５３】さらにレイアウト上、従来の技術における
トランジスタ３６，３７のように、他と異なるチャネル
長をもつトランジスタを使う必要が無く、マスタースラ
イス方式の集積回路におけるマスタ上には、すべて標準
ゲー卜長のトランジスタのみを配置しておけばよい。こ
れにより、出力回路の回路設計の自由度を向上すること
ができる。

【００５４】実施の形態２．図５はこの発明の実施の形
態２による出力回路の構成を示す回路図である。実施の
形態１に示された出力回路と比較して、帰還回路４０１
を帰還回路４０２に置換した構成を有している。

【００５５】帰還回路４０２は、第１のメイン制御信号
Ｍ１、第２のメイン制御信号Ｍ２をそれぞれ反転するイ
ンバータ１９，２１と、いずれも同一のしきい値、例え
ばＶｄｄ／２を以て反転して出力するインバータ１７，
１８の直列接続と、インバータ１８，１９の出力を受
け、第１のサブ制御信号Ｓ１を出力する２入力ＮＡＮＤ
ゲート２０と、インバータ１８，２１の出力を受け、第
２のサブ制御信号Ｓ２を出力する２入力ＮＯＲゲート２
２とにより構成される。インバータ１７の入力端は出力
端子１に接続される。

【００５６】帰還回路４０２は帰還回路４０１における
第１のしきい値と第２のしきい値とを等しくした構成を
有している。即ち、帰還回路４０１におけるＮＯＲゲー
ト１３とインバータ１４との直列回路は、帰還回路４０
２におけるインバータ１８，１９及びＮＡＮＤゲート２
０によって論理値的に等価に置換されている。同様にし
て帰還回路４０１におけるＮＡＮＤゲート１５とインバ
ータ１６との直列回路は、帰還回路４０２におけるイン
バータ１８，２１及びＮＯＲゲート２２によって論理値
的に等価に置換されている。そして帰還回路４０１にお
けるインバータ１１，１２はいずれも帰還回路４０２に
おけるインバータ１７によって論理値的に等価に置換さ
れている。

【００５７】帰還回路４０１，４０２を相互に比較する
と、いずれもＮＯＲゲート、ＮＡＮＤゲートが各々１つ
づつ、インバータが４つ備えられている点で差異はな
い。しかし、インバータ１１，１２のように互いに異な
るしきい値を有する論理素子を形成する場合と比較し
て、インバータ１７，１８のように同一のしきい値を有
する論理素子を形成する方が、必要なレイアウト面積を
小さくすることができる。

【００５８】例えば、実施の形態１に示されたインバー
タ１１のようにしきい値が２Ｖｄｄ／３であるような論
理素子を形成するためにはＰＭＯＳトランジスタのチャ
ネル幅のＮＭＯＳトランジスタのチャネル幅に対する比
を４〜８程度にする必要がある。一方、実施の形態２に
示されるインバータ１７，１８のようにしきい値がＶｄ
ｄ／２であるような論理素子を形成するためには前述の
比をほぼ２程度にすることで足りる。つまりインバータ
１７はインバータ１１よりもＰＭＯＳトランジスタが占
める面積を抑制することができるというメリットがあ
る。

【００５９】図６は、出力端子１において出力信号が
“Ｌ”から“Ｈ”へと変化する場合の各部の動作を示す
ダイアグラムである。同図（ａ）〜（ｈ）はそれぞれ集
積回路内部からの入力信号、第１のメイン制御信号Ｍ１
（第２のメイン制御信号Ｍ２も同一の波形を呈する）、
インバータ１８の出力、第１のサブ制御信号Ｓ１、第２
のサブ制御信号Ｓ２、出力端子１の電位、出力電流（出
力端子１へと流れる電流）、トランジスタ５〜８のオン
／オフ状態を示す。

【００６０】まず入力信号が“Ｌ”であるので、第１の
メイン制御信号Ｍ１は“Ｈ”であり、ＰＭＯＳトランジ
スタ５はオフ状態にある。ＮＡＮＤゲート２０はその入
力端子の一方に、インバータ１９の出力として第１のメ
イン制御信号Ｍ１が反転した“Ｌ”が加わるので、イン
バータ１８の出力の値によらずに第１のサブ制御信号Ｓ
１として“Ｈ”を出力する。これによってＰＭＯＳトラ
ンジスタ７もオフ状態にある。

【００６１】一方、第２のメイン制御信号Ｍ２は“Ｈ”
であり、ＮＭＯＳトランジスタ６はオン状態にある。Ｐ
ＭＯＳトランジスタ５，７がオフ状態であるので、ＮＭ
ＯＳトランジスタ８のオン／オフによらず、出力端子１
の電位は接地電位ＧＮＤにある。ＮＯＲゲート２２の各
入力は、第２のメイン制御信号Ｍ２の反転をインバータ
２１が反転して出力して“Ｌ”、インバータ１８の出力
が出力端子１の電位の論理を２回反転した（従って、出
力端子と同じ論理）“Ｌ”なので、ＮＯＲゲート２２は
第２のサブ制御信号Ｓ２として“Ｈ”を出力し、ＮＭＯ
Ｓトランジスタ８もオン状態にある。

【００６２】このような状態から、時刻Ｔ１に集積回路
内部からの入力信号が“Ｌ”から“Ｈ”へと変化する
と、第１のメイン制御信号Ｍ１、第２のメイン制御信号
Ｍ２はいずれも“Ｈ”から“Ｌ”へと変化し、直ちにＰ
ＭＯＳトランジスタ５がオンし、ＮＭＯＳトランジスタ
６がオフする。また第２のメイン制御信号Ｍ２が“Ｌ”
となることによってインバータ１８の出力に拘らずに第
２のサブ制御信号Ｓ２が“Ｌ”となり、時刻Ｔ１とほぼ
同時刻にＮＭＯＳトランジスタ８がオフする。

【００６３】以上の様にして、時刻Ｔ１において入力信
号が“Ｌ”から“Ｈ”へと変化することにより出力端子
１の電位に拘らずに、ＮＭＯＳトランジスタ６，８がオ
フし、ＰＭＯＳトランジスタ５がオンするので、出力端
子１の電位は接地電位ＧＮＤから電位Ｖｄｄへと向かっ
て上昇する。但し、その電位がしきい値Ｖｄｄ／２に達
するまではインバータ１７は出力端子１の電位を“Ｌ”
と判断し、インバータ１８の出力は“Ｌ”のままであ
る。よって第１のサブ制御信号Ｓ１は“Ｈ”を維持し、
ＰＭＯＳトランジスタ７はオフのままとなる。

【００６４】そしてＰＭＯＳトランジスタ５がオンして
いることによって出力端子１の電位は上昇し続け、時刻
Ｔ２に出力端子１の電位がしきい値Ｖｄｄ／２となる
と、インバータ１８の出力が“Ｌ”から“Ｈ”へと転ず
る。この結果ＮＡＮＤゲート２０は入力がすべて“Ｈ”
となるので、第１のサブ制御信号Ｓ１が“Ｈ”から
“Ｌ”へと変化する。その結果、それまでオフしていた
ＰＭＯＳトランジスタ７がオンすることになる。

【００６５】この結果、時刻Ｔ２において出力端子１に
はＰＭＯＳトランジスタ５，７の２つを介して電位Ｖｄ
ｄに接続されるので、出力端子１に供給される電流が増
大し、出力端子１の電位の上昇率が大きくなる。第２の
サブ制御信号Ｓ２は、第２のメイン制御信号Ｍ２が
“Ｈ”である限り、出力端子１の電位に依存せずに
“Ｌ”のままとなる。従って、ＮＭＯＳトランジスタ
６，８は時刻Ｔ２になってもオフしたままであり、これ
らが出力端子１の電位に影響を与えることはない。

【００６６】図７は、出力端子１において出力信号が
“Ｈ”から“Ｌ”へと変化する場合の各部の動作を示す
ダイアグラムである。同図（ａ）〜（ｈ）はそれぞれ集
積回路内部からの入力信号、第１のメイン制御信号Ｍ１
（第２のメイン制御信号Ｍ２も同一の波形を呈する）、
インバータ１８の出力、第１のサブ制御信号Ｓ１、第２
のサブ制御信号Ｓ２、出力端子１の電位、出力電流（出
力端子１から接地へと流れる電流）、トランジスタ５〜
８のオン／オフ状態を示す。

【００６７】まず入力信号が“Ｈ”であるので、第１の
メイン制御信号Ｍ１、第２のメイン制御信号Ｍ２のいず
れも“Ｌ”であり、図６に示された時刻Ｔ２以降と同様
に、ＮＭＯＳトランジスタ５，７はオンし、ＰＭＯＳト
ランジスタ６，８はオフしている。そして出力端子１の
電位はＶｄｄである。インバータ１８は“Ｈ”を出力し
ている。

【００６８】このような状態から、時刻Ｔ３に入力信号
が“Ｈ”から“Ｌ”へと変化すると、第１のメイン制御
信号Ｍ１、第２のメイン制御信号Ｍ２はいずれも“Ｌ”
から“Ｈ”へと変化し、直ちにＮＭＯＳトランジスタ６
がオンし、ＰＭＯＳトランジスタ５がオフする。また第
１のメイン制御信号Ｍ１が“Ｈ”となることによってイ
ンバータ１８の出力に拘らずに第１のサブ制御信号Ｓ１
が“Ｈ”となり、時刻Ｔ３とほぼ同時刻にＰＭＯＳトラ
ンジスタ７がオフする。

【００６９】以上の様にして、時刻Ｔ３において入力信
号が“Ｈ”から“Ｌ”へと変化することにより出力端子
１の電位に拘らずに、ＰＭＯＳトランジスタ５，７がオ
フし、ＮＭＯＳトランジスタ６がオンするので、出力端
子１の電位は電位Ｖｄｄから接地電位ＧＮＤへと向かっ
て下降する。但し、その電位がしきい値Ｖｄｄ／２に達
するまではインバータ１７は出力端子１の電位を“Ｈ”
と判断し、インバータ１８の出力は“Ｈ”のままであ
る。よって第２のサブ制御信号Ｓ２は“Ｌ”を維持し、
ＮＭＯＳトランジスタ８はオフのままとなる。

【００７０】そしてＮＭＯＳトランジスタ６がオンして
いることによって出力端子１の電位は下降し続け、時刻
Ｔ４に出力端子１の電位がしきい値Ｖｄｄ／２となる
と、インバータ１８の出力が“Ｈ”から“Ｌ”へと転ず
る。この結果ＮＯＲゲート２２は入力がすべて“Ｌ”と
なるので、第２のサブ制御信号Ｓ２が“Ｌ”から“Ｈ”
へと変化する。その結果、それまでオフしていたＮＭＯ
Ｓトランジスタ８がオンすることになる。

【００７１】この結果、時刻Ｔ４において出力端子１に
はＮＭＯＳトランジスタ６，８の２つを介して接地電位
ＧＮＤに接続されるので、出力端子１から流れ出る電流
が増大し、出力端子１の電位の下降率が大きくなる。イ
ンバータ１８の出力に依存せずに、第１のメイン制御信
号Ｍ１が“Ｈ”である限り第１のサブ制御信号Ｓ１は
“Ｈ”のままとなる。従って、ＰＭＯＳトランジスタ
５，７は時刻Ｔ４になってもオフしたままであり、これ
らが出力端子１の電位に影響を与えることはない。

【００７２】以上のような回路構成にすることにより、
実施の形態１とほぼ同様の効果が得られる上、必要なレ
イアウト面積を縮小することができる。

【００７３】実施の形態３．実施の形態１及び実施の形
態２においては、出力端子１の電位はインバータ１１，
１２，１７に与えられる。よって、これらのしきい値近
傍における出力端子１の電位変動がこれらの出力に反映
されることとなり、出力端子１にノイズが生じた場合に
誤動作を生じる可能性も残る。そこで、実施の形態３に
おいては単一のしきい値を持つインバータでなく、出力
端子１の電位を検出する素子としてヒステリシス性を有
する回路（以下「ヒステリシス回路」と称す）を用いる
ことによりノイズ耐性を強くする技術を開示する。

【００７４】図８はこの発明の実施の形態３による出力
回路の構成を示す回路図である。実施の形態１に示され
た出力回路と比較して、帰還回路４０１を帰還回路４０
３に置換した構成を有している。

【００７５】帰還回路４０３は、帰還回路４０１のイン
バータ１１，１２をヒステリシス回路２３に置換した構
成を有している。ヒステリシス回路２３は、出力端子１
に接続された入力端と、ＮＯＲゲート１３の入力端の一
方に接続される第１出力端と、ＮＡＮＤゲート１５の入
力端の一方に接続される第２出力端とを有している。

【００７６】図９は、ヒステリシス回路２３のヒステリ
シス性を示すグラフである。出力端子１の電位が“Ｌ”
から“Ｈ”へと変化する場合には、しきい値は高い方の
Ｖｔｈ２が用いられる。逆に“Ｈ”から“Ｌ”へと変化
する場合には、しきい値は低い方のＶｔｈ１が用いられ
る。そしてこれらのしきい値に基づいてヒステリシス回
路２３は出力信号を反転してその第１及び第２の出力端
に出力する。

【００７７】以下の動作説明では、簡単の為に第１及び
第２の出力端にいずれも同じ出力を与える場合について
示すが、第１出力端においてはしきい値Ｖｔｈ１，Ｖｔ
ｈ２を以て出力信号を反転して出力し、第２出力端にお
いてはしきい値Ｖｔｈ３（≠Ｖｔｈ１），Ｖｔｈ４（＞
Ｖｔｈ３）を以て出力信号を反転して出力するようにヒ
ステリシス回路２３を構成しても良い。

【００７８】図９に示されたヒステリシス回路２３を用
いれば、メインバッファ３０１が実施の形態１と同様に
して動作する。実施の形態１における第１のしきい値が
Ｖｔｈ２に、第２のしきい値がＶｔｈ１に相当してお
り、また第１のメイン制御信号Ｍ１が“Ｈ”の場合には
出力信号の状態に拘らず第１のサブ制御信号Ｓ１も
“Ｈ”であり、第２のメイン制御信号Ｍ２が“Ｌ”の場
合には出力信号の状態に拘らず第２のサブ制御信号Ｓ２
も“Ｌ”であり、ヒステリシス回路２３の出力をＮＯＲ
ゲート１３及びＮＡＮＤゲート１５が共通して受けても
第１のサブ制御信号Ｓ１、第２のサブ制御信号Ｓ２の論
理値は実施の形態１と異ならない為である。

【００７９】従って、実施の形態３によれば、実施の形
態１の効果を、ノイズ耐性を高めつつ得ることができ
る。

【００８０】実施の形態４．実施の形態１乃至実施の形
態３に示された出力回路は、入力信号の遷移によって遷
移する出力信号を出力するが、出力回路を制御する信号
も入力して出力信号を制御する場合でもこの発明は適用
可能である。以下ではこの発明をトライステート出力回
路に適用した場合を例に採って説明する。

【００８１】図１０はこの発明の実施の形態４による出
力回路の構成を示す回路図である。実施の形態１に示さ
れた出力回路と比較して、プリバッファ２０１をプリバ
ッファ２０２に置換した構成を有している。

【００８２】プリバッファ２０２は、出力回路の動作状
態を制御する制御信号を受けるインバータ２４、入力信
号を受けるインバータ２５、インバータ２４，２５の出
力を受けるＮＡＮＤゲート２８、ＮＡＮＤゲート２８の
出力を反転して出力するインバータ１０、インバータ２
４の出力を反転するインバータ２６、インバータ２５，
２６の出力を受けるＮＯＲゲート２７、ＮＯＲゲート２
７の出力を反転するインバータ９により構成される。

【００８３】制御信号が“Ｌ”の場合には、インバータ
２４，２６の出力はそれぞれ“Ｈ”，“Ｌ”となり、Ｎ
ＡＮＤゲート２８及びＮＯＲゲート２７はいずれもイン
バータとして機能する。一方、入力信号は一旦インバー
タ２５で反転されているので、インバータ９，１０はい
ずれも入力信号を反転した値を出力することになる。つ
まり制御信号が“Ｌ”の場合にはプリバッファ２０１と
同じ機能を果たす。

【００８４】制御信号が“Ｈ”の場合には、インバータ
２４，２６の出力はそれぞれ“Ｌ”，“Ｈ”となり、Ｎ
ＯＲゲート２７及びＮＡＮＤゲート２８は、インバータ
２４，２６の出力以外に拘らずにそれぞれ“Ｌ”，
“Ｈ”を出力する。よって第１のメイン制御信号Ｍ１、
第２のメイン制御信号Ｍ２はそれぞれ“Ｈ”，“Ｌ”を
出力する。

【００８５】第１のメイン制御信号Ｍ１、第２のメイン
制御信号Ｍ２がそれぞれ“Ｈ”，“Ｌ”であることによ
り、ＮＯＲゲート１３及びＮＡＮＤゲート１５の出力は
それぞれ出力端子１の論理状態に拘らずに“Ｌ”，
“Ｈ”となる。よって第１のサブ制御信号Ｓ１、第２の
サブ制御信号Ｓ２はそれぞれ“Ｈ”，“Ｌ”となる。こ
の結果、メインバッファ３の全てのトランジスタ５〜８
がオフする。つまり、出力回路は出力端子１にハイイン
ピーダンス状態を与えることとなる。

【００８６】以上の様にして、実施の形態１で示された
プリバッファ２０１をプリバッファ２０２で置換するこ
とにより、トライステート出力回路のように、制御信号
により動作が変化する出力回路にもこの発明を適用し、
実施の形態１の効果をも得ることができる。

【００８７】実施の形態５．図１１はこの発明の実施の
形態５による出力回路の構成を示す回路図である。実施
の形態２に示された出力回路と比較して、プリバッファ
２０１をプリバッファ２０２に置換した構成を有してい
る。従って、本実施の形態に示された出力回路はトライ
ステート出力回路であり、実施の形態２の効果をも得る
ことができる。

【００８８】実施の形態６．図１２はこの発明の実施の
形態６による出力回路の構成を示す回路図である。実施
の形態３に示された出力回路と比較して、プリバッファ
２０１をプリバッファ２０２に置換した構成を有してい
る。従って、本実施の形態に示された出力回路はトライ
ステート出力回路であり、実施の形態３の効果をも得る
ことができる。

【００８９】実施の形態７．図１３はこの発明の実施の
形態７による出力回路の構成を示す回路図である。実施
の形態１に示された出力回路と比較して、帰還回路４０
１を帰還回路４０４に、メインバッファ３０１をメイン
バッファ３０２に、それぞれ置換した構成を有してい
る。

【００９０】帰還回路４０４は、帰還回路４０１の構成
に対し、インバータ１２の出力と第１のメイン制御信号
Ｍ１とを受ける２入力ＮＯＲゲート３１、ＮＯＲゲート
３１の出力を反転して第３のサブ制御信号Ｓ３を出力す
るインバータ３２、インバータ１１の出力と第２のメイ
ン制御信号Ｍ２とを受けるＮＡＮＤゲート３３、ＮＡＮ
Ｄゲート３３の出力を反転して第４のサブ制御信号Ｓ４
を出力するインバータ３４が追加された構成を有してい
る。

【００９１】メインバッファ３０２はメインバッファ３
０１の構成に加え、ＰＭＯＳトランジスタ２９とＮＭＯ
Ｓトランジスタ３０とを追加した構成を有している。Ｐ
ＭＯＳトランジスタ２９はそのゲートに第３のサブ制御
信号Ｓ３を受け、ソースに電位Ｖｄｄが与えられ、ドレ
インに出力端子１が接続される。またＮＭＯＳトランジ
スタ３０はそのゲートに第４のサブ制御信号Ｓ４が与え
られ、ソースに接地電位ＧＮＤが与えられ、ドレインに
出力端子１が接続される。

【００９２】トランジスタ２９，３０は、トランジスタ
５，６よりもチャネル幅が大きく、トランジスタ７，８
よりもチャネル幅が小さく設定される。

【００９３】図１４は出力端子１において出力信号が
“Ｌ”から“Ｈ”へと変化する場合の各部の動作を示す
ダイアグラムである。同図（ａ）〜（ｊ）はそれぞれ集
積回路内部からの入力信号、第１のメイン制御信号Ｍ１
（第２のメイン制御信号Ｍ２も同一の波形を呈する）、
インバータ１１の出力、インバータ１２の出力、ＮＯＲ
ゲート３１の出力、ＮＯＲゲート１３の出力、ＮＡＮＤ
ゲート１５，３３の出力出力端子１の電位、出力電流
（出力端子１へと流れる電流）、トランジスタ５〜８，
２９，３０のオン／オフ状態を示す。

【００９４】まず入力信号が“Ｌ”であるので、第１の
メイン制御信号Ｍ１は“Ｈ”であり、ＰＭＯＳトランジ
スタ５はオフ状態にある。ＮＯＲゲート１３，３１はい
ずれもその入力端子の一方に第１のメイン制御信号Ｍ１
が加わるので、インバータ１１，１２の出力の値によら
ずに“Ｌ”を出力する。よって第１のサブ制御信号Ｓ１
及び第３のサブ制御信号Ｓ３はいずれも“Ｈ”であり、
ＰＭＯＳトランジスタ７，２９もオフ状態にある。

【００９５】一方、第２のメイン制御信号Ｍ２は“Ｈ”
であり、ＮＭＯＳトランジスタ６はオン状態にある。Ｐ
ＭＯＳトランジスタ５，７，２９がオフ状態であるの
で、ＮＭＯＳトランジスタ８，３０のオン／オフによら
ず、出力端子１の電位は接地電位ＧＮＤにある。従っ
て、ＮＡＮＤゲート１５の各入力は、第２のメイン制御
信号Ｍ２が“Ｈ”、出力端子１の電位を反転したインバ
ータ１２の出力が“Ｈ”なので、ＮＡＮＤゲート１５の
出力は“Ｌ”となる。よってこれがインバータ１６によ
り反転されて得られる第２のサブ制御信号Ｓ２は“Ｈ”
となり、ＮＭＯＳトランジスタ８もオン状態にある。ま
た、ＮＡＮＤゲート３３の各入力は、第２のメイン制御
信号Ｍ２が“Ｈ”、出力端子１の電位を反転したインバ
ータ１１の出力が“Ｈ”なので、ＮＡＮＤゲート３３の
出力も“Ｌ”となる。よってこれがインバータ３４によ
り反転されて得られる第４のサブ制御信号Ｓ４は“Ｈ”
となり、ＮＭＯＳトランジスタ３０もオン状態にある。

【００９６】このような状態から、時刻Ｔ１に集積回路
内部からの入力信号が“Ｌ”から“Ｈ”へと変化する
と、第１のメイン制御信号Ｍ１、第２のメイン制御信号
Ｍ２はいずれも“Ｈ”から“Ｌ”へと変化し、直ちにＰ
ＭＯＳトランジスタ５がオンし、ＮＭＯＳトランジスタ
６がオフする。また第２のメイン制御信号Ｍ２が“Ｌ”
となることによってインバータ１１，１２の出力に拘ら
ずにＮＡＮＤゲート１５，３３の出力は“Ｌ”から
“Ｈ”へと変化するので、第２のサブ制御信号Ｓ２及び
第４のサブ制御信号Ｓ４が“Ｌ”となり、時刻Ｔ１とほ
ぼ同時刻にＮＭＯＳトランジスタ８，３０がオフする。

【００９７】以上の様にして、時刻Ｔ１において入力信
号が“Ｌ”から“Ｈ”へと変化することにより出力端子
１の電位に拘らずに、ＮＭＯＳトランジスタ６，８，３
０がオフし、ＰＭＯＳトランジスタ５がオンするので、
出力端子１の電位は接地電位ＧＮＤから電位Ｖｄｄへと
向かって上昇する。但し、その電位が第２のしきい値Ｖ
ｄｄ／３に達するまではインバータ１１，１２のいずれ
も出力端子１の電位を“Ｌ”と判断し、その出力は
“Ｈ”のままである。よってＮＯＲゲート１３，３１の
出力はいずれも“Ｌ”を維持し、ＰＭＯＳトランジスタ
７，２９はオフのままとなる。

【００９８】そしてＰＭＯＳトランジスタ５がオンして
いることによって出力端子１の電位は上昇し続け、時刻
Ｔ２に出力端子１の電位が第２のしきい値Ｖｄｄ／３と
なると、インバータ１２の出力が“Ｈ”から“Ｌ”へと
転ずる。この結果ＮＯＲゲート３１は入力がすべて
“Ｌ”となるので、その出力は“Ｌ”から“Ｈ”へと転
じ、第３のサブ制御信号Ｓ３が“Ｈ”から“Ｌ”へと変
化する。その結果、それまでオフしていたＰＭＯＳトラ
ンジスタ２９がオンすることになる。但し、出力端子１
の電位が第１のしきい値２Ｖｄｄ／３に達するまではイ
ンバータ１１の出力は“Ｈ”のままであり、第１のサブ
制御信号Ｓ１も“Ｈ”のままであってＰＭＯＳトランジ
スタ７はオンしない。

【００９９】時刻Ｔ２において出力端子１にはＰＭＯＳ
トランジスタ５，２９の２つを介して電位Ｖｄｄに接続
されるので、出力端子１に供給される電流が増大し、出
力端子１の電位の上昇率が大きくなる。そして時刻Ｔ３
において出力端子１の電位が第１のしきい値２Ｖｄｄ／
３に達するとインバータ１１の出力が“Ｈ”から“Ｌ”
へと転ずる。この結果ＮＯＲゲート１３は入力がすべて
“Ｌ”となるので、その出力は“Ｌ”から“Ｈ”へと転
じ、第１のサブ制御信号Ｓ１が“Ｈ”から“Ｌ”へと変
化する。その結果、それまでオフしていたＰＭＯＳトラ
ンジスタ７がオンすることになる。

【０１００】ＮＡＮＤゲート１５，３３の出力は、イン
バータ１１，１２の出力に依存せずに、第２のメイン制
御信号Ｍ２が“Ｌ”である限りいずれも“Ｈ”であるの
で、第２のサブ制御信号Ｓ２及び第４のサブ制御信号Ｓ
４は出力端子１の電位に依存せずにいずれも“Ｌ”のま
まとなる。従って、ＮＭＯＳトランジスタ６，８，３０
は時刻Ｔ２になっても、時刻Ｔ３になってもオフしたま
まであり、これらが出力端子１の電位に影響を与えるこ
とはない。

【０１０１】このように電流の追加する時期を２段階に
分けることにより、実施例１より滑らかなスルーレート
コントロールを実現することができる。

【０１０２】図１５は、出力端子１において出力信号が
“Ｈ”から“Ｌ”へと変化する場合の各部の動作を示す
ダイアグラムである。同図（ａ）〜（ｊ）はそれぞれ集
積回路内部からの入力信号、第１のメイン制御信号Ｍ１
（第２のメイン制御信号Ｍ２も同一の波形を呈する）、
インバータ１１の出力、インバータ１２の出力、ＮＡＮ
Ｄゲート３３の出力、ＮＡＮＤゲート１５の出力、ＮＯ
Ｒゲート１３，３１の出力、出力端子１の電位、出力電
流（出力端子１から接地へと流れる電流）、トランジス
タ５〜８，２９，３０のオン／オフ状態を示す。

【０１０３】まず入力信号が“Ｈ”であるので、第１の
メイン制御信号Ｍ１、第２のメイン制御信号Ｍ２のいず
れも“Ｌ”であり、図３に示された時刻Ｔ３以降と同様
に、ＮＭＯＳトランジスタ５，７，２９はオンし、ＰＭ
ＯＳトランジスタ６，８，３０はオフしている。そして
出力端子１の電位はＶｄｄである。インバータ１１，１
２はいずれも“Ｌ”を出力している。

【０１０４】このような状態から、時刻Ｔ４に入力信号
が“Ｈ”から“Ｌ”へと変化すると、第１のメイン制御
信号Ｍ１、第２のメイン制御信号Ｍ２はいずれも“Ｌ”
から“Ｈ”へと変化し、直ちにＮＭＯＳトランジスタ６
がオンし、ＰＭＯＳトランジスタ５がオフする。また第
１のメイン制御信号Ｍ１が“Ｈ”となることによってイ
ンバータ１１，１２の出力に拘らずにＮＯＲゲート１
３，３１の出力はいずれも“Ｈ”から“Ｌ”へと変化す
るので、第１のサブ制御信号Ｓ１、第３のサブ制御信号
Ｓ３のいずれもが“Ｈ”となり、時刻Ｔ４とほぼ同時刻
にＰＭＯＳトランジスタ７，２９がオフする。

【０１０５】以上の様にして、時刻Ｔ４において入力信
号が“Ｈ”から“Ｌ”へと変化することにより出力端子
１の電位に拘らずに、ＰＭＯＳトランジスタ５，７，２
９がオフし、ＮＭＯＳトランジスタ６がオンするので、
出力端子１の電位は電位Ｖｄｄから接地電位ＧＮＤへと
向かって下降する。但し、その電位が第１のしきい値２
Ｖｄｄ／３に達するまではインバータ１１，１２は出力
端子１の電位を“Ｈ”と判断し、その出力はいずれも
“Ｌ”のままである。よってＮＡＮＤゲート１５，３３
の出力はいずれも“Ｈ”を維持し、ＮＭＯＳトランジス
タ８，３０はオフのままとなる。

【０１０６】そしてＮＭＯＳトランジスタ６がオンして
いることによって出力端子１の電位は下降し続け、時刻
Ｔ５に出力端子１の電位が第１のしきい値２Ｖｄｄ／３
となると、インバータ１１の出力が“Ｌ”から“Ｈ”へ
と転ずる。この結果ＮＡＮＤゲート３３は入力がすべて
“Ｈ”となるので、その出力は“Ｈ”から“Ｌ”へと転
じ、第４のサブ制御信号Ｓ４が“Ｌ”から“Ｈ”へと変
化する。その結果、それまでオフしていたＮＭＯＳトラ
ンジスタ３０がオンすることになる。但し、出力端子１
の電位が第２のしきい値Ｖｄｄ／３に達するまではイン
バータ１２の出力は“Ｌ”のままであり、第２のサブ制
御信号Ｓ２も“Ｌ”のままであってＮＭＯＳトランジス
タ８はオンしない。

【０１０７】時刻Ｔ５において出力端子１にはＮＭＯＳ
トランジスタ６，３０の２つを介して接地電位ＧＮＤに
接続されるので、出力端子１から流れ出る電流が増大
し、出力端子１の電位の下降率が大きくなる。そして時
刻Ｔ６において出力端子１の電位が第２のしきい値Ｖｄ
ｄ／３に達するとインバータ１２の出力が“Ｌ”から
“Ｈ”へと転ずる。この結果ＮＡＮＤゲート１５は入力
がすべて“Ｈ”となるので、その出力は“Ｈ”から
“Ｌ”へと転じ、第２のサブ制御信号Ｓ２が“Ｌ”から
“Ｈ”へと変化する。その結果、それまでオフしていた
ＮＭＯＳトランジスタ８がオンすることになる。

【０１０８】ＮＯＲゲート１３，３１の出力は、インバ
ータ１１，１２の出力に依存せずに、第１のメイン制御
信号Ｍ１が“Ｈ”である限り“Ｌ”であるので、第１の
サブ制御信号Ｓ１及び第３のサブ制御信号Ｓ３は出力端
子１の電位に依存せずに“Ｈ”のままとなる。従って、
ＰＭＯＳトランジスタ５，７，２９は時刻Ｔ５になって
も時刻Ｔ６になってもオフしたままであり、これらが出
力端子１の電位に影響を与えることはない。

【０１０９】このように本実施の形態では電流の追加す
る時期を２段階に分けることにより、実施例１より滑ら
かなスルーレートコントロールを実現することができ
る。

【０１１０】勿論、出力端子の電位が上昇する際と、下
降する際とで、異なるしきい値をもって出力信号の論理
を判断するようにすることもできる。しかし、本実施の
形態のように、出力端子の電位が上昇する際と、下降す
る際とで、同じしきい値（２Ｖｄｄ／３，Ｖｄｄ／３）
をもって論理を判断する方が構成が簡単になるというメ
リットがある。

【０１１１】本実施の形態を用いて、実施の形態４乃至
実施の形態６のようにトライステート出力回路を構成す
ることもできる。

【０１１２】

【発明の効果】この発明のうち請求項１にかかる出力回
路によれば、第１の主トランジスタがオンした後、出力
信号に対して正帰還がかかるように第２の副トランジス
タがオンする。第２の主トランジスタ及び第２の副トラ
ンジスタについても同様である。よって出力信号の急激
な変化を抑制する為の出力回路において、ゲート長の異
なるトランジスタを準備する必要はない。従って、マス
タースライス方式での設計の自由度を高めることができ
る。

【０１１３】この発明のうち請求項２にかかる出力回路
によれば、出力信号が第１電位から第２電位へ向かう場
合も、その逆の場合も、電位変化が緩やかになるタイミ
ングで第１あるいは第２の副トランジスタがオンするの
で、電位変化を一層直線に近づけることができる。

【０１１４】この発明のうち請求項３にかかる出力回路
によれば、異なる２つの第１及び第２のしきい値を実現
することができる。

【０１１５】この発明のうち請求項４にかかる出力回路
によれば、出力信号の変化をヒステリシスを有する回路
で判断するので、ノイズ耐性を強くすることができる。

【０１１６】この発明のうち請求項５にかかる出力回路
によれば、簡単な構成によって出力信号に対して正帰還
をかけることができる。

【０１１７】この発明のうち請求項６にかかる出力回路
によれば、トライステートバッファとして機能しつつも
請求項１乃至請求項５の効果を得ることができる。

【０１１８】この発明のうち請求項７にかかる出力回路
によれば、副トランジスタの数を多くして、出力信号の
電位変化をより一層直線に近づけることができる。

【０１１９】この発明のうち請求項８にかかる出力回路
によれば、回路構成を複雑にすること無く、請求項７の
効果を得ることができる。

【０１２０】この発明のうち請求項９にかかる出力回路
によれば、入力信号の遷移によって出力信号が第１電位
へと遷移するに際し、まず主スイッチング素子が導通
し、その後に副スイッチング素子が導通する。このよう
に出力信号の電位は複数の段階を経て第１電位へと向か
うので、急激に変化すること無く、ノイズの発生を抑制
することができる。

【０１２１】この発明のうち請求項１０にかかる出力回
路によれば、出力信号の、特に電位変化の当初を抑制す
ることができ、ノイズの発生の抑制をより一層効果的に
行うことができる。

【０１２２】この発明のうち請求項１１にかかる出力回
路によれば、トランジスタを用いて出力回路を構成して
も、出力信号の急激な変化を抑制する為に、ゲート長の
異なるトランジスタを準備する必要はない。従って、マ
スタースライス方式での設計の自由度を高めることがで
きる。

【０１２３】この発明のうち請求項１２にかかる出力回
路によれば、出力信号の電位は、まず主スイッチング素
子の導通によって第２電位から第１電位へ向かう方向に
移行し始め、その途中で所定のしきい値に到達する。出
力信号の電位が所定のしきい値に到達して始めて副スイ
ッチング素子が導通するのであるから、副スイッチング
素子の導通を主スイッチング素子の導通よりも後で行わ
せることができる。

【図面の簡単な説明】

【図１】この発明による出力回路の基本的な構成を示
す回路図である。

【図２】この発明の実施の形態１による出力回路の構
成を示す回路図である。

【図３】この発明の実施の形態１による出力回路の動
作を示すダイアグラムである。

【図４】この発明の実施の形態１による出力回路の動
作を示すダイアグラムである。

【図５】この発明の実施の形態２による出力回路の構
成を示す回路図である。

【図６】この発明の実施の形態２による出力回路の動
作を示すダイアグラムである。

【図７】この発明の実施の形態２による出力回路の動
作を示すダイアグラムである。

【図８】この発明の実施の形態３による出力回路の構
成を示す回路図である。

【図９】ヒステリシス回路２３のヒステリシス性を示
すグラフである。

【図１０】この発明の実施の形態４による出力回路の
構成を示す回路図である。

【図１１】この発明の実施の形態５による出力回路の
構成を示す回路図である。

【図１２】この発明の実施の形態６による出力回路の
構成を示す回路図である。

【図１３】この発明の実施の形態７による出力回路の
構成を示す回路図である。

【図１４】この発明の実施の形態７による出力回路の
動作を示すダイアグラムである。

【図１５】この発明の実施の形態７による出力回路の
動作を示すダイアグラムである。

【図１６】従来の出力回路の例を示した回路図であ
る。

【図１７】従来の出力回路の動作を示すダイアグラム
である。

【符号の説明】

１出力端子、２，２０１，２０２プリバッファ、
３，３０１〜３０２メインバッファ、４，４０１〜４
０４帰還回路、５，７，２９ＰＭＯＳトランジス
タ、６，８，３０ＮＭＯＳトランジスタ、１１，１
２，１４，１６〜１９，２１インバータ、１３，２
２，３１ＮＯＲゲート、１５，２０，３３ＮＡＮＤ
ゲート、２３ヒステリシス回路。

Claims

【特許請求の範囲】

【請求項１】２値論理に則った入力信号が与えられる
入力端子と、前記入力信号の論理の遷移に対応して遷移
する出力信号を出力する出力端子とを備える出力回路で
あって、 (a)(a-1)前記２値論理の一方である第１論理値に対応す
る第１電位が与えられる第１電極と、前記出力端子に接
続された第２電極と、第１の主制御信号を受ける制御電
極とを有する第１の主トランジスタと、 (a-2)前記２値論理の第１論理値と相補的な第２論理値
に対応する第２電位が与えられる第１電極と、前記出力
端子に接続された第２電極と、第２の主制御信号を受け
る制御電極とを有する第２の主トランジスタと、 (a-3)前記第１電位が与えられる第１電極と、前記出力
端子に接続された第２電極と、第１の副制御信号を受け
る制御電極とを有する第１の副トランジスタと、 (a-4)前記第２電位が与えられる第１電極と、前記出力
端子に接続された第２電極と、第２の副制御信号を受け
る制御電極とを有する第２の副トランジスタとを有する
メインバッファと、 (b)前記前記第１及び第２の主制御信号を前記入力信号
に基づいて生成するプリバッファと、 (c)(c-1)第１しきい値よりも前記第２電位に近い値から
前記第１電位へと向かって遷移する途中において前記出
力信号が前記第１しきい値に達した場合に、前記第１の
主制御信号を前記第１の副制御信号として出力する第１
の論理ゲートと、 (c-2)第２しきい値よりも前記第１電位に近い値から前
記第２電位へと向かって遷移する途中において前記出力
信号が前記第２しきい値に達した場合に、前記第２の主
制御信号を前記第２の副制御信号として出力する第２の
論理ゲートとを有する制御回路とを備える出力回路。
【請求項２】前記第１電位と前記第２の電位との中間
の値に対して、前記第１及び第２しきい値は、それぞれ
前記第１及び第２の電位に近い、請求項１記載の出力回
路。
【請求項３】前記第１の主トランジスタは前記第１の
主制御信号が前記第２論理値に相当する場合に、前記第
２の主トランジスタは前記第２の主制御信号が前記第１
論理値に相当する場合に、前記第１の副トランジスタは
前記第１の副制御信号が前記第２論理値に相当する場合
に、前記第２の副トランジスタは前記第２の副制御信号
が前記第１論理値に相当する場合に、それぞれ導通し、
前記第１の論理ゲートは(c-1-1)前記出力信号を、前記
第１しきい値を以て反転するインバータと、(c-1-2)前
記第１の論理ゲートの前記インバータの出力と前記第１
の主制御信号がいずれも前記第２論理値を採る場合に前
記第２論理値を前記第１の副制御信号として出力する論
理素子とを含み、前記第２の論理ゲートは(c-2-1)前記
出力信号を、前記第２しきい値を以て反転するインバー
タと、(c-2-2)前記第２の論理ゲートの前記インバータ
の出力と前記第２の主制御信号がいずれも前記第１論理
値を採る場合に前記第１論理値を前記第２の副制御信号
として出力する論理素子とを含む、請求項２記載の出力
回路。
【請求項４】前記第１及び第２論理ゲートは、前記出
力信号が前記第１しきい値よりも前記第２電位に近い値
から前記第１電位へと向かって遷移する途中において前
記出力信号が前記第１しきい値に達した場合に前記第２
論理を、前記出力信号が前記第２しきい値よりも前記第
１電位に近い値から前記第２電位へと向かって遷移する
途中において前記出力信号が前記第２しきい値に達した
場合に前記第１論理を、それぞれ出力するヒステリシス
回路を共有して含み、前記第１の論理ゲートは、前記ヒステリシス回路の出力
と前記第１の主制御信号がいずれも前記第２論理値を採
る場合に前記第２論理値を前記第１の副制御信号として
出力する論理素子を更に含み、前記第２の論理ゲートは、前記ヒステリシス回路の出力
と前記第２の主制御信号がいずれも前記第１論理値を採
る場合に前記第１論理値を前記第２の副制御信号として
出力する論理素子を更に含む、請求項２記載の出力回
路。
【請求項５】前記第１しきい値と前記第２しきい値と
は等しい、請求項１記載の出力回路。
【請求項６】前記プリバッファは前記入力信号と状態
制御信号とを入力し、前記制御信号が非活性の場合には前記入力信号のみに基
づいた論理を共通して前記第１及び第２の主制御信号と
して出力し、前記制御信号が非活性の場合には前記入力信号に拘ら
ず、前記第１の主制御信号と前記第２の主制御信号との
いずれもを非活性化させて、前記第１及び第２の主トラ
ンジスタのいずれをもオフさせる、請求項１乃至請求項
５のいずれか一つに記載の出力回路。
【請求項７】前記メインバッファは (a-5)前記第１電位が与えられる第１電極と、前記出力
端子に接続された第２電極と、第３の副制御信号を受け
る制御電極とを有する第３の副トランジスタと、 (a-6)前記第２電位が与えられる第１電極と、前記出力
端子に接続された第２電極と、第４の副制御信号を受け
る制御電極とを有する第４の副トランジスタとを更に有
し、前記制御回路は (c-3)第３しきい値よりも前記第２電位に近い値から前
記第１電位へと向かって遷移する途中において前記出力
信号が前記第３しきい値に達した場合に、前記第１の主
制御信号を前記第３の副制御信号として出力する第３の
論理ゲートと、 (c-4)第４しきい値よりも前記第１電位に近い値から前
記第２電位へと向かって遷移する途中において前記出力
信号が前記第４しきい値に達した場合に、前記第２の主
制御信号を前記第４の副制御信号として出力する第４の
論理ゲートとを更に有する、請求項１記載の出力回路。
【請求項８】前記第３しきい値は前記第２しきい値に
等しく、前記第４しきい値は前記第１しきい値に等し
い、請求項７記載の出力回路。
【請求項９】２値論理に則った入力信号が与えられる
入力端子と、前記入力信号の論理の遷移に対応して遷移
する出力信号を出力する出力端子とを備える出力回路で
あって、前記２値論理の第１論理値に対応する第１電位が与えら
れる第１端と、前記出力端子に接続された第２端とを有
し、自身の前記第１端及び前記第２端の間を導通／非導
通する主スイッチング素子と、前記第１電位が与えられる第１端と、前記出力端子に接
続された第２端とを有し、自身の前記第１端及び前記第
２端の間を導通／非導通する副スイッチング素子とを更
に備え、前記入力信号の遷移によって前記主スイッチング素子及
び前記副スイッチング素子の何れもが非導通である状態
から前記主スイッチング素子が導通する場合には、前記
主スイッチング素子が導通した後に前記副スイッチング
素子も導通する出力回路。
【請求項１０】前記主スイッチング素子は前記副スイ
ッチング素子よりも、流れる電流が小さい請求項９記載
の出力回路。
【請求項１１】前記主スイッチング素子、前記副スイ
ッチング素子はトランジスタで構成される請求項９記載
の出力回路。
【請求項１２】前記主スイッチング素子の導通によ
り、前記出力信号の電位が、前記２値論理の第１論理値
と相補的な第２論理値に対応する第２電位から前記第１
電位へと向かう方向に移行し、前記移行によって前記出力信号の電位が所定のしきい値
に達した時に前記副スイッチング素子が導通し始める、
請求項９記載の出力回路。