JPH1013253A - コンボリューショナル・インターリーバ - Google Patents

Abstract

(57)【要約】 【課題】インターリーバの性能を上げるための深さと段
数を多く設定するときのシフトレジスタの使用数の増大
や回路規模の大型化を回避する。 【解決手段】入力クロックより書き込みアドレスを生成
するカウンタ３と、書き込みアドレスに従い入力データ
を書き込み、読み出しアドレスに従い出力データを読み
出すデュアルポートＲＡＭ４と、読み出しアドレスを入
力し減算し演算結果とキャリー信号を出力する減算器５
と、読み出しアドレスを入力し加算し演算結果を出力す
る加算器６と、減算器５からのキャリー信号により減算
器５と加算器６の出力を選択し出力するセレクタ７と、
セレクタ７の出力を入力クロックに同期して保持しデュ
アルポートＲＡＭ４に出力するラッチ８とで構成されて
いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンボリューショ
ナル・インターリーバ（Convolutional Interleaver）
に関し、特に衛星通信で使用されるデジタル変復調器に
おいて、連続的に発生したバースト・エラーに対応する
リード・ソロモン（Reed Solomon）符号の誤り訂正能
力の低下を防止するインターリーブ方式に関する。

【０００２】

【従来の技術】ディジタル衛星回線の地球局は、ごく弱
い信号を受信するため、雑音等によってディジタル符号
に誤りが発生することは不可避である。この誤りの訂正
方式として、各種の誤り訂正符号が考えられているが、
バースト・エラーに対応する方式として、特にリード・
ソロモン符号が有力視されている。

【０００３】従来のコンボリューショナル・インターリ
ーバは、図４に示すように、データ入力端子２１の入力
データをＮ段のパラレルデータに変換するＳ／Ｐ変換器
２３と、変換器２３のパラレルデータにそれぞれ遅延を
与える（Ｎー１）個のシフトレジスタ２８、２９、３
０、３１と、前記シフトレジスタでそれぞれ遅延された
Ｎ段のパラレルデータをシリアルデータに変換するＰ／
Ｓ変換器２５と、前記シフトレジスタ２８、２９、３
０、３１にクロック信号を与えるＮ分周の分周器２４と
を備える。

【０００４】ここで、クロック入力端子２２の入力クロ
ック信号は、Ｓ／Ｐ変換器２３、Ｐ／Ｓ変換器２５、分
周器２４に印加されると共に、クロック出力端子２７に
出力され、後段の信号処理に使用される。シフトレジス
タ２８はＭ段のシフトレジスタ、シフトレジスタ２９は
２Ｍ段のシフトレジスタ、シフトレジスタ３０は３Ｍ段
のシフトレジスタ、シフトレジスタ３１は（Ｎー１）・
Ｍ段のシフトレジスタからそれぞれ成り、それぞれＮ分
１のクロック信号でシフトされる。

【０００５】従来は、かかる構成によってデータの並び
変えを行っている。リードソロモンの変復調器は、伝送
路を中心に考えると、このコンボリューショナル・イン
ターリーバの外側に付加される。

【０００６】

【発明が解決しようとする課題】以上説明したように、
従来のコンボリューショナル・インターリーバ（Convol
utional Interleaver）は、多数のシフトレジスタで遅
延媒体を構成していた。そのため、インターリーバの性
能を上げるために、深さと段数とを多く設定しようとす
ると、シフトレジスタの使用数が増大し、回路規模が大
きくなる欠点があり、またインターリーバの深さと段数
とは固定されたものであり、変更の際には、シフトレジ
スタの使用数の変更にともなう回路構成の変更となるの
で、大幅な変更作業が必要であり、簡単な追加作業に留
まるものではなかった。

【０００７】また、このようなリード・ソロモン符号に
おいては、例えば、２００バイトから成る１フレーム内
の１０バイト以内のバースト・エラーの発生に関して
は、略確実に誤り訂正が可能であるが、これを越えるバ
ースト・エラーに関しては、著しく誤り訂正能力が低下
していた。

【０００８】磁気記録媒体等にディジタルデータを記
録、再生するディジタルデータ記録再生装置におけるデ
ータインターリーブに用いるアドレスコントロール回路
が開示されている特開平１ー１２４１６３号公報を参照
すると、メモリアドレスを上位、下位に分けて、２次元
的に取り扱い、それらのデータとアダー（加算器）とを
組み合わせることにより、種々のアドレッシングに対応
でき、またそれらのアドレスデータや加算データ、各種
信号処理の切り換えによるシステムモードの切り換えデ
ータをすべて共通のＲＯＭ内にテーブルとして持たせる
ようにした構成により、ＲＯＭ内のテーブルデータを変
更するだけで、種々のインターリーブ方法や誤り訂正方
式に対応している。

【０００９】しかしながら、かかる構成では、割り込み
信号による、単発の動作については示されているが、連
続的なインターリーブ動作については何等触れるところ
がない。

【００１０】また、実開平１ー１５４５６２号公報を参
照すると、ＲＡＭ（Random AddressMemory）のアドレス
指定用の複数のカウンタに対する演算命令を記憶した演
算ＲＯＭ（Read Only Memory）と定数設定用の定数ＲＯ
Ｍとを備え、演算ＲＯＭに記憶された演算命令を順次読
み出し、その演算命令の内容に従ってアドレスカウンタ
の更新及び定数設定を行い、ＲＡＭの指定アドレスを得
るように構成することにより、動作周期が短く、高速処
理を可能としているが、かかる構成はあくまでクロス・
インターリーブ方式であってコンボリューショナル・イ
ンターリーブ方式ではない。

【００１１】そこで、本発明の目的は、回路構成を変更
せず、記憶上の配列が変わるように変更して読み出し、
リード・ソロモン符号による訂正能力が低下せず、バー
スト・エラーを分散させてエラー訂正を確実に行うコン
ボリューショナル・インターリーバを提供することにあ
る。

【００１２】

【課題を解決するための手段】前述の課題を解決するた
め本発明によるコンボリューショナル・インターリーバ
は、入力クロックにより書き込みアドレスを生成するカ
ウンタと、前記書き込みアドレスに従い入力データが書
き込まれ、読み出しアドレスに従い出力データが読み出
されるデュアルポートＲＡＭと、前記読み出しアドレス
を入力して減算し、その演算結果とキャリー信号とを出
力する減算器と、前記読み出しアドレスを入力して加算
し、その演算結果を出力する加算器と、前記減算器から
のキャリー信号により前記減算器と前記加算器との出力
のうちどちらかを選択し出力するセレクタと、前記セレ
クタの出力を前記入力クロックに同期して保持し前記デ
ュアルポートＲＡＭに出力するラッチと、を備えて構成
される。

【００１３】ここで、前記減算器と加算器は、前記コン
ボリューショナル・インターリーバの設定である段数と
深さとによって決まる定数によって演算を行い、前記コ
ンボリューショナル・インターリーバは、深さ１２、段
数１７で構成することができる。

【００１４】

【発明の実施の形態】本発明の一実施形態を示す図１の
ブロック図を参照すると、本実施形態のコンボリューシ
ョナル・インターリーバの構成は、入力アドレス、出力
アドレスによってデータが入力、出力されるデュアルポ
ートＲＯＭ４と、クロック信号により入力アドレスを生
成するカウンタ３と、セレクタ７の出力を一時記憶して
出力アドレスとしてＲＡＭ４に出力すると共に減算器
５、加算器６に出力するラッチ８と、減算器５、加算器
６のそれぞれの演算出力信号１２、１３が入力され、減
算器５のキャリー信号によってそのどちらかを出力する
ように切り換えられるセレクタ７とを備える。尚、クロ
ック出力端子１０からは、クロック信号が出力され、出
力端子９のデータと共に後段の処理に使用される。

【００１５】かかる構成において、入力データは、入力
端子１から入力され、この入力データはデュアルポート
ＲＡＭ４に書き込まれる。入力データに同期したクロッ
ク信号はクロック入力端子２から入力され、この入力ク
ロックはカウンタ３でアドレス信号を生成し、デュアル
ポートＲＡＭ４の書き込み側アドレス端子に入力され
る。

【００１６】デュアルポートＲＡＭ４の読み出し側で
は、現在デュアルポートＲＡＭ４の読み出し側のアドレ
ス端子に与えられているアドレス信号は、コンボリュー
ショナル・インターリーバの設定である段数と深さとに
よって決まる定数によって演算を行う減算器５及び加算
器６に入力され、それぞれその演算結果をセレクタ７に
入力する。

【００１７】セレクタ７では減算器５からのキャリー信
号で減算器５と加算器６とのうちどちらかの信号を選択
してラッチ８に出力し、ラッチ８では入力クロックに同
期してアドレス信号を保持する。このアドレス信号に該
当するデータをデュアルポートＲＡＭ４はデータ出力端
子４に出力する。

【００１８】図１の構成における入力データ列と出力デ
ータ列の一例をそれぞれ示す図２、図３のレイアウト図
を参照すると、ここでは深さ３、段数３のインターリー
バの動作例を示したものであり、図２の入力データ列
は、Ｘ（０）、Ｘ（１）、Ｘ（２）、Ｘ（３）、・・
・、Ｘ（２６）と番号順に構成されている。

【００１９】図３の出力データ列は、図１のインターリ
ーバで処理されたデータ列であり、読み出し順序が変更
されており、Ｙ（０）、Ｙ（１９）、Ｙ（１１）、Ｙ
（３）、Ｙ（２２）、Ｙ（１４）、・・・、Ｙ（８）と
順次出力される。つまり、一連のバーストエラーが含ま
れていても、これを分散させて出力するのでエラー訂正
を確実に行うことができる。ここで、Ｘ（０）とＹ
（０）、・・・、Ｘ（２６）とＹ（２６）は共通の記憶
内容である。

【００２０】実用的なインターリーバは、深さ１２、段
数１７で構成され、この時のリード・ソロモン符号の訂
正能力は、１フレーム内のバイト数で限定されており、
訂正能力を超えたエラーデータがあればそのまま出力さ
れるが、この実施形態によれば、バースト・エラーを分
散させているため、バースト・エラー訂正を確実に行う
ことができる。

【００２１】この実施形態によれば、遅延媒体としてデ
ュアルポートＲＯＭを有し、そのデュアルポートＲＡＭ
アドレス指定に関して、単純な加算器のみで構成して、
読み出しアドレス信号の操作に関しては演算器２個とセ
レクタとラッチとにより連続データのバースト・エラー
があった場合、このバースト・エラーを分散させて、エ
ラー訂正を確実に行えるようにした。

【００２２】

【発明の効果】以上説明したように、本発明のコンボリ
ューショナル・インターリーバによれば、デュアルポー
トＲＡＭとカウンタと演算器２個とセレクタとラッチに
より構成され、コンボリューショナル・インターリーバ
の設定変更が必要な時に、遅延媒体としてデュアルポー
トＲＡＭを使用しているため演算器の設定変更だけで対
応できる。

【図面の簡単な説明】

【図１】本発明によるコンボリューショナル・インター
リーバの一実施形態を示すブロック図である。

【図２】入力データ列を示すレイアウト図である。

【図３】一実施形態の出力データ列を示すレイアウト図
である。

【図４】従来のコンボリューショナル・インターリーバ
の例を示すブロック図である。

【符号の説明】 １ 入力データ端子 ２ 入力クロック端子 ３ カウンタ ４ デュアルポートＲＡＭ ５ 減算器 ６ 加算器 ７ セレクタ ８ ラッチ ９ 出力データ端子 １０ 出力クロック端子 ２３ シリアル／パラレル変換器 ２４ クロック分周器 ２５ パラレル／シリアル変換器 ２８、２９、３０、３１ 遅延シフトレジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】入力クロックにより書き込みアドレスを生
   成するカウンタと、 前記書き込みアドレスに従い入力データが書き込まれ、
   読み出しアドレスに従い出力データが読み出されるデュ
   アルポートＲＡＭと、 前記読み出しアドレスを入力して減算し、その演算結果
   とキャリー信号とを出力する減算器と、 前記読み出しアドレスを入力して加算し、その演算結果
   を出力する加算器と、 前記減算器からのキャリー信号により前記減算器と前記
   加算器との出力のうちどちらかを選択し出力するセレク
   タと、 前記セレクタの出力を前記入力クロックに同期して保持
   し前記デュアルポートＲＡＭに出力するラッチと、を備
   えて成ることを特徴とするコンボリューショナル・イン
   ターリーバ。
2. 【請求項２】前記減算器と加算器は、前記コンボリュー
   ショナル・インターリーバの設定である段数と深さとに
   よって決まる定数によって演算を行う請求項１に記載の
   コンボリューショナル・インターリーバ。
3. 【請求項３】前記コンボリューショナル・インターリー
   バは、深さ１２、段数１７で構成されている請求項１に
   記載のコンボリューショナル・インターリーバ。