JPH10132871A - 半導体装置 - Google Patents
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- JPH10132871A JPH10132871A JP8286729A JP28672996A JPH10132871A JP H10132871 A JPH10132871 A JP H10132871A JP 8286729 A JP8286729 A JP 8286729A JP 28672996 A JP28672996 A JP 28672996A JP H10132871 A JPH10132871 A JP H10132871A
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Measurement Of Current Or Voltage (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 電流検出機能付ＭＯＳ型半導体装置におい
て、検出電圧が高くなると寄生抵抗値が急激に減少し、
電流を正確に検出できなくなる。 【解決手段】 電流検出セルにおいて、電流検出電極８
とソース領域３とのコンタクト面積を電流検出電極８と
ベース領域２とのコンタクト面積よりも大きくする。
て、検出電圧が高くなると寄生抵抗値が急激に減少し、
電流を正確に検出できなくなる。 【解決手段】 電流検出セルにおいて、電流検出電極８
とソース領域３とのコンタクト面積を電流検出電極８と
ベース領域２とのコンタクト面積よりも大きくする。
Description
【０００１】
【発明の属する技術分野】本発明は、電流検出機能付き
ＭＯＳ型半導体装置に関するもので、特に電流検出特性
の検出電圧依存性を改善したＩＧＢＴやパワーＭＯＳト
ランジスタに係わる。
ＭＯＳ型半導体装置に関するもので、特に電流検出特性
の検出電圧依存性を改善したＩＧＢＴやパワーＭＯＳト
ランジスタに係わる。
【０００２】
【従来の技術】図１０は、従来のプレーナゲート電流検
出機能付Ｎチャネル型ＭＯＳＦＥＴの主電流領域と電流
検出素子領域との境界部分を示す。図１０（ｂ）は、こ
の境界領域の平面パターン図であり、図１０（ａ）は、
図１０（ｂ）中のＡＡ線における断面図である。
出機能付Ｎチャネル型ＭＯＳＦＥＴの主電流領域と電流
検出素子領域との境界部分を示す。図１０（ｂ）は、こ
の境界領域の平面パターン図であり、図１０（ａ）は、
図１０（ｂ）中のＡＡ線における断面図である。
【０００３】図１０において、Ｎ型基板１０上にＮ型ド
リフト領域１が形成され、Ｎ型基板の裏面には、ドレイ
ン電極９が形成される。Ｎ型ドリフト領域１内に複数の
Ｐ型ベース領域２が形成され、Ｐ型ベース領域２内にＮ
型ソース領域３が形成される。基板表面上にゲート絶縁
膜４が形成され、ゲート絶縁膜４上にゲート電極５が形
成される。続いて、ゲート電極５を加工して、基板表面
のソース領域３、ベース領域２及びドリフト領域１上に
ゲート領域を形成する。さらに、基板の全面に層間絶縁
膜６を堆積し、Ｎ型ソース領域３及びＰ型ベース領域２
を露出させるように開口を形成する。その後、金属電極
材料を堆積し、加工して、主電流電極７及び電流検出電
極８を形成する。主電流セルのベース領域２及びソース
領域３は、層間絶縁膜６に設けられた開口１２において
主電流ソース電極７と接続される。また、電流検出セル
のベース領域２及びソース領域３は、層間絶縁膜６に設
けられた開口１１において電流検出電極８と接続され
る。
リフト領域１が形成され、Ｎ型基板の裏面には、ドレイ
ン電極９が形成される。Ｎ型ドリフト領域１内に複数の
Ｐ型ベース領域２が形成され、Ｐ型ベース領域２内にＮ
型ソース領域３が形成される。基板表面上にゲート絶縁
膜４が形成され、ゲート絶縁膜４上にゲート電極５が形
成される。続いて、ゲート電極５を加工して、基板表面
のソース領域３、ベース領域２及びドリフト領域１上に
ゲート領域を形成する。さらに、基板の全面に層間絶縁
膜６を堆積し、Ｎ型ソース領域３及びＰ型ベース領域２
を露出させるように開口を形成する。その後、金属電極
材料を堆積し、加工して、主電流電極７及び電流検出電
極８を形成する。主電流セルのベース領域２及びソース
領域３は、層間絶縁膜６に設けられた開口１２において
主電流ソース電極７と接続される。また、電流検出セル
のベース領域２及びソース領域３は、層間絶縁膜６に設
けられた開口１１において電流検出電極８と接続され
る。
【０００４】主電流領域と電流検出領域は、基板表面に
露出されたＮ型ドリフト領域１により分離されている。
主電流セルの１つの開口１２内において、主電流電極７
と接続されているＰ型ベース領域２の面積とＮ型ソース
領域３の面積の比率は、通常、例えば６：４程度になっ
ている。電流検出セルにおいても、同様の面積比率とな
っている。
露出されたＮ型ドリフト領域１により分離されている。
主電流セルの１つの開口１２内において、主電流電極７
と接続されているＰ型ベース領域２の面積とＮ型ソース
領域３の面積の比率は、通常、例えば６：４程度になっ
ている。電流検出セルにおいても、同様の面積比率とな
っている。
【０００５】電流検出は、一般に主電流電極７と電流検
出電極８との間に図示せぬ外部抵抗を接続し、外部抵抗
間の電位差を検出して、電流値を求める方法によりなさ
れる。
出電極８との間に図示せぬ外部抵抗を接続し、外部抵抗
間の電位差を検出して、電流値を求める方法によりなさ
れる。
【０００６】
【発明が解決しようとする課題】一般に主電流セルと電
流検出セルは隣接して配置されている。通常の電流検出
状態では主電流セルと電流検出セル間のＭＯＳゲートの
チャネルが開いているため、電流検出セルと主電流セル
がドリフト領域１を介して接続された状態になってい
る。このため、本来外部抵抗に流れるべき電流の一部
が、ドリフト領域１の抵抗などの内部の寄生抵抗を介し
て主電流セルへ流れてしまう。
流検出セルは隣接して配置されている。通常の電流検出
状態では主電流セルと電流検出セル間のＭＯＳゲートの
チャネルが開いているため、電流検出セルと主電流セル
がドリフト領域１を介して接続された状態になってい
る。このため、本来外部抵抗に流れるべき電流の一部
が、ドリフト領域１の抵抗などの内部の寄生抵抗を介し
て主電流セルへ流れてしまう。
【０００７】また、この寄生抵抗は、シリコンよりなる
バルク抵抗であるため、温度特性を持ち、温度が高くな
ると抵抗値が大きくなる。このため、半導体素子の動作
に伴い温度が上昇すると、外部抵抗に流れる電流が大き
くなり、検出電圧が大きくなる結果、正確な電流検出が
困難になるという問題がある。
バルク抵抗であるため、温度特性を持ち、温度が高くな
ると抵抗値が大きくなる。このため、半導体素子の動作
に伴い温度が上昇すると、外部抵抗に流れる電流が大き
くなり、検出電圧が大きくなる結果、正確な電流検出が
困難になるという問題がある。
【０００８】この寄生抵抗の温度特性による影響を小さ
くするには、寄生抵抗値を外部抵抗値より大きくすれば
よい。寄生抵抗値を効果的に大きくするために、主電流
セルと電流検出セルとの間隔を広くすることが考えられ
る。しかし、ベース領域２間の間隔を広げると、空乏層
において、曲率が大きくなるため、電界集中が起こり、
耐圧値が低下してしまう。よって、従来の構造では、主
電流領域と電流検出領域を電気的に分離するのに必要な
距離と、耐圧が低下する距離の間に、両者の間隔を設定
する必要もあった。したがって、従来の構造では、寄生
抵抗の温度特性による影響を小さくしつつ、耐圧特性を
確保することは困難であった。
くするには、寄生抵抗値を外部抵抗値より大きくすれば
よい。寄生抵抗値を効果的に大きくするために、主電流
セルと電流検出セルとの間隔を広くすることが考えられ
る。しかし、ベース領域２間の間隔を広げると、空乏層
において、曲率が大きくなるため、電界集中が起こり、
耐圧値が低下してしまう。よって、従来の構造では、主
電流領域と電流検出領域を電気的に分離するのに必要な
距離と、耐圧が低下する距離の間に、両者の間隔を設定
する必要もあった。したがって、従来の構造では、寄生
抵抗の温度特性による影響を小さくしつつ、耐圧特性を
確保することは困難であった。
【０００９】さらに、検出電圧が０．６Ｖを越えると、
電流検出セルのベース領域２とドリフト領域１間のＰＮ
接合が順バイアス状態となり、電流検出セルのＰ型ベー
ス領域からドリフト領域１に向けてホールが注入され
る。そのため、ドリフト領域１の抵抗値が急激に減少
し、検出電極８と主電流電極７間の寄生抵抗値が急激に
減少する。図８は、電流検出機能付半導体装置における
検出電圧と寄生抵抗値との関係を示す。図８に示した従
来の半導体装置における測定値から、検出電圧が０．５
Ｖを越えると急激に減少していることが分かる。
電流検出セルのベース領域２とドリフト領域１間のＰＮ
接合が順バイアス状態となり、電流検出セルのＰ型ベー
ス領域からドリフト領域１に向けてホールが注入され
る。そのため、ドリフト領域１の抵抗値が急激に減少
し、検出電極８と主電流電極７間の寄生抵抗値が急激に
減少する。図８は、電流検出機能付半導体装置における
検出電圧と寄生抵抗値との関係を示す。図８に示した従
来の半導体装置における測定値から、検出電圧が０．５
Ｖを越えると急激に減少していることが分かる。
【００１０】この結果、本来は外部の検出抵抗を通して
流れるべき電流が寄生抵抗に流れてしまい、主電流に対
する検出電流の比率が減少してしまう。図９は、電流機
能付半導体装置における検出電圧と主電流・検出電流比
率との関係を示す。図９に示した従来の半導体装置にお
ける測定値から、検出電流に対する主電流の比率が検出
電圧が０．５Ｖ程度を越えると急激に増大することが分
かる。このように、検出電圧値が高くなると、主電流と
検出電流の比率が急激に変化する。
流れるべき電流が寄生抵抗に流れてしまい、主電流に対
する検出電流の比率が減少してしまう。図９は、電流機
能付半導体装置における検出電圧と主電流・検出電流比
率との関係を示す。図９に示した従来の半導体装置にお
ける測定値から、検出電流に対する主電流の比率が検出
電圧が０．５Ｖ程度を越えると急激に増大することが分
かる。このように、検出電圧値が高くなると、主電流と
検出電流の比率が急激に変化する。
【００１１】そのため、検出電圧の設定値のばらつきに
対して、検出電流値が敏感に変動してしまい、検出回路
の設計が難しくなる。また、検出動作時の主電流変化が
大きくなり、誤動作しやすくなってしまうという問題が
ある。
対して、検出電流値が敏感に変動してしまい、検出回路
の設計が難しくなる。また、検出動作時の主電流変化が
大きくなり、誤動作しやすくなってしまうという問題が
ある。
【００１２】また、従来はバイポーラ型半導体装置を用
いているため、検出電圧を０．５ないし０．６Ｖに設定
して電流を検出することができた。しかし、今後、ＭＯ
Ｓ型半導体装置を用いるようになると、ＭＯＳトランジ
スタのしきい値の制御が困難であるため、検出電圧を１
Ｖ程度に設定する必要がある。図８に示したように、検
出電圧が１Ｖ程度であると、寄生抵抗値が極めて低くな
り、上述のように外部抵抗値より寄生抵抗値を大きく設
定することが困難になる。
いているため、検出電圧を０．５ないし０．６Ｖに設定
して電流を検出することができた。しかし、今後、ＭＯ
Ｓ型半導体装置を用いるようになると、ＭＯＳトランジ
スタのしきい値の制御が困難であるため、検出電圧を１
Ｖ程度に設定する必要がある。図８に示したように、検
出電圧が１Ｖ程度であると、寄生抵抗値が極めて低くな
り、上述のように外部抵抗値より寄生抵抗値を大きく設
定することが困難になる。
【００１３】本発明は、上記課題に鑑みてなされたもの
で、電流検出機能付ＭＯＳ型半導体装置において、電流
検出素子の電流検出特性の検出電圧依存性を改善し、高
い検出電圧でも電流を検出できるようにすることを目的
とする。
で、電流検出機能付ＭＯＳ型半導体装置において、電流
検出素子の電流検出特性の検出電圧依存性を改善し、高
い検出電圧でも電流を検出できるようにすることを目的
とする。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
上記課題を解決するため、第１の導電型の半導体基板
と、半導体基板上に形成された第１の導電型のドリフト
領域と、ドリフト領域の表面に選択的に形成された第２
の導電型のベース領域と、ベース領域の表面に選択的に
形成された第１の導電型のソース領域と、ソース領域、
ベース領域及びドリフト領域上に絶縁膜を介して形成さ
れたゲート電極とを有するＭＯＳ構造をユニットセルと
し、ユニットセルにより構成される主電流領域と、ユニ
ットセルにより構成され、第１の導電型のドリフト領域
及び第１の半導体基板を主電流領域と共通とし、ベース
領域及びソース領域が主電流領域のベース領域及びソー
ス領域と所定間隔離間して配置された電流検出領域と、
主電流領域のユニットセルのソース領域及びベース領域
と接続される主電流電極と、電流検出領域のユニットセ
ルのソース領域及びベース領域と接続される電流検出電
極と、半導体基板と接続されるドレイン電極とを具備す
るＭＯＳ型半導体装置であって、主電流領域に隣接し、
電流検出領域の少なくとも１つのユニットセルにおける
電流検出電極と接続されるソース領域の面積と電流検出
電極と接続されるベース領域の面積との比が、主電流領
域のユニットセルにおける主電流電極と接続されるソー
ス領域の面積と主電流領域と接続されるベース領域の面
積との比よりも大きい。
上記課題を解決するため、第１の導電型の半導体基板
と、半導体基板上に形成された第１の導電型のドリフト
領域と、ドリフト領域の表面に選択的に形成された第２
の導電型のベース領域と、ベース領域の表面に選択的に
形成された第１の導電型のソース領域と、ソース領域、
ベース領域及びドリフト領域上に絶縁膜を介して形成さ
れたゲート電極とを有するＭＯＳ構造をユニットセルと
し、ユニットセルにより構成される主電流領域と、ユニ
ットセルにより構成され、第１の導電型のドリフト領域
及び第１の半導体基板を主電流領域と共通とし、ベース
領域及びソース領域が主電流領域のベース領域及びソー
ス領域と所定間隔離間して配置された電流検出領域と、
主電流領域のユニットセルのソース領域及びベース領域
と接続される主電流電極と、電流検出領域のユニットセ
ルのソース領域及びベース領域と接続される電流検出電
極と、半導体基板と接続されるドレイン電極とを具備す
るＭＯＳ型半導体装置であって、主電流領域に隣接し、
電流検出領域の少なくとも１つのユニットセルにおける
電流検出電極と接続されるソース領域の面積と電流検出
電極と接続されるベース領域の面積との比が、主電流領
域のユニットセルにおける主電流電極と接続されるソー
ス領域の面積と主電流領域と接続されるベース領域の面
積との比よりも大きい。
【００１５】望ましくは、電流検出領域のユニットセル
において、電流検出電極と接続されるソース領域の面積
は、電流検出電極と接続されるベース領域の面積よりも
大きく、主電流領域のユニットセルにおいて、主電流電
極と接続されるソース領域の面積は、主電流電極と接続
されるベース領域の面積よりも小さい。
において、電流検出電極と接続されるソース領域の面積
は、電流検出電極と接続されるベース領域の面積よりも
大きく、主電流領域のユニットセルにおいて、主電流電
極と接続されるソース領域の面積は、主電流電極と接続
されるベース領域の面積よりも小さい。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は、本発明の第１の実施例を
示す。図１（ｂ）は、境界領域の平面パターン図であ
り、図１（ａ）は、図１（ｂ）中のＡＡ線における断面
図である。以下、同一の構成要素には同一の符号を付
し、説明を省略する。
施の形態を説明する。図１は、本発明の第１の実施例を
示す。図１（ｂ）は、境界領域の平面パターン図であ
り、図１（ａ）は、図１（ｂ）中のＡＡ線における断面
図である。以下、同一の構成要素には同一の符号を付
し、説明を省略する。
【００１７】Ｎ型半導体基板１０の裏面にドレイン電極
９が設けられ、Ｎ型半導体基板１０上に耐圧系に応じた
不純物濃度と厚さでＮ型ドリフト領域１が形成される。
ドリフト領域１の表面に所定の深さで選択的にＰ型ベー
ス領域２が形成され、ベース領域２中に所定の深さで選
択的にＮ型ソース領域３が形成される。ゲート絶縁膜４
はソース領域３、ベース領域２及びドリフト領域１上に
形成され、ゲート絶縁膜４上にゲート電極５が形成され
る。ゲート電極５は層間絶縁膜６で覆われる。主電流セ
ルのベース領域２及びソース領域３は、層間絶縁膜６に
設けられた開口１２において主電流ソース電極７と接続
される。また、電流検出セルのベース領域２及びソース
領域３は、層間絶縁膜６に設けられた開口１１において
電流検出電極８と接続される。
９が設けられ、Ｎ型半導体基板１０上に耐圧系に応じた
不純物濃度と厚さでＮ型ドリフト領域１が形成される。
ドリフト領域１の表面に所定の深さで選択的にＰ型ベー
ス領域２が形成され、ベース領域２中に所定の深さで選
択的にＮ型ソース領域３が形成される。ゲート絶縁膜４
はソース領域３、ベース領域２及びドリフト領域１上に
形成され、ゲート絶縁膜４上にゲート電極５が形成され
る。ゲート電極５は層間絶縁膜６で覆われる。主電流セ
ルのベース領域２及びソース領域３は、層間絶縁膜６に
設けられた開口１２において主電流ソース電極７と接続
される。また、電流検出セルのベース領域２及びソース
領域３は、層間絶縁膜６に設けられた開口１１において
電流検出電極８と接続される。
【００１８】本実施例において、電流検出セルは１個の
ユニットセルから形成されている。電流検出セルの開口
１１を上から見ると、図１（ｂ）に示すように、例えば
細長い長方形状であり、開口１１内には、細長い２辺の
側にそれぞれ帯状のソース領域３が露出され、ソース領
域３間に長方形状のベース領域２が露出されている。こ
のような構造をストライプ形状と呼ぶ。本実施例の電流
検出セルの１つの開口１１内において、ベース領域２の
幅を従来よりも狭くすることにより、電流検出電極８と
接続されるソース領域３の面積は、電流検出電極８に接
続されるベース領域２の面積よりも大きくなっている。
一方、主電流セルにおいては、１つの開口１２内におい
て、主電流電極７に接続されるベース領域２の面積は、
主電流電極７に接続されるソース領域３の面積よりも大
きくなっている。
ユニットセルから形成されている。電流検出セルの開口
１１を上から見ると、図１（ｂ）に示すように、例えば
細長い長方形状であり、開口１１内には、細長い２辺の
側にそれぞれ帯状のソース領域３が露出され、ソース領
域３間に長方形状のベース領域２が露出されている。こ
のような構造をストライプ形状と呼ぶ。本実施例の電流
検出セルの１つの開口１１内において、ベース領域２の
幅を従来よりも狭くすることにより、電流検出電極８と
接続されるソース領域３の面積は、電流検出電極８に接
続されるベース領域２の面積よりも大きくなっている。
一方、主電流セルにおいては、１つの開口１２内におい
て、主電流電極７に接続されるベース領域２の面積は、
主電流電極７に接続されるソース領域３の面積よりも大
きくなっている。
【００１９】電流を検出する際は、一般に主電流電極７
と電流検出電極８との間に例えば数１０〜数１００オー
ムの図示せぬ外部抵抗を接続し、外部抵抗間の電位差を
検出する。電流は主電流領域では例えば１０Ａ流れ、電
流検出領域では例えば１０ｍＡ流れる。
と電流検出電極８との間に例えば数１０〜数１００オー
ムの図示せぬ外部抵抗を接続し、外部抵抗間の電位差を
検出する。電流は主電流領域では例えば１０Ａ流れ、電
流検出領域では例えば１０ｍＡ流れる。
【００２０】本実施例では、電流検出セルにおいて電流
検出電極とベース領域２とのコンタクト面積が低下する
ため、ベース領域２からドリフト領域１への少数キャリ
アの注入を抑制される。そのため、ベース領域２とドリ
フト領域１間のＰＮ接合のオン特性が悪化し、オン電圧
が上昇する。図８は、従来の半導体装置と本発明を適用
した半導体装置における検出電圧と寄生抵抗値との関係
を示す。図８において、従来の半導体装置では、開口１
１内において電流検出電極８に接続されるベース領域２
の面積とソース領域３の面積の比は６：４であり、本発
明の半導体装置では電流検出を適用した開口１１内にお
いて電流検出電極８に接続されるベース領域２の面積と
ソース領域３の面積の比は２：８である。図８から分か
るように、本発明を適用することにより、寄生抵抗値が
減少する検出電圧の値を上げ、検出電圧の上昇に対する
寄生抵抗値の減少を緩やかにすることができる。例え
ば、検出電圧を１．０Ｖに設定しても電流の検出が可能
となり、ＭＯＳ型トランジスタのしきい値のばらつきの
影響を受けないようにすることができる。
検出電極とベース領域２とのコンタクト面積が低下する
ため、ベース領域２からドリフト領域１への少数キャリ
アの注入を抑制される。そのため、ベース領域２とドリ
フト領域１間のＰＮ接合のオン特性が悪化し、オン電圧
が上昇する。図８は、従来の半導体装置と本発明を適用
した半導体装置における検出電圧と寄生抵抗値との関係
を示す。図８において、従来の半導体装置では、開口１
１内において電流検出電極８に接続されるベース領域２
の面積とソース領域３の面積の比は６：４であり、本発
明の半導体装置では電流検出を適用した開口１１内にお
いて電流検出電極８に接続されるベース領域２の面積と
ソース領域３の面積の比は２：８である。図８から分か
るように、本発明を適用することにより、寄生抵抗値が
減少する検出電圧の値を上げ、検出電圧の上昇に対する
寄生抵抗値の減少を緩やかにすることができる。例え
ば、検出電圧を１．０Ｖに設定しても電流の検出が可能
となり、ＭＯＳ型トランジスタのしきい値のばらつきの
影響を受けないようにすることができる。
【００２１】また、図９は、従来の半導体装置と本発明
を適用した半導体装置における検出電圧と主電流・検出
電流比率との関係を示す。図９における従来の半導体装
置と本発明の半導体装置は図８におけるものと同一であ
る。上述したように、本実施例ではベース領域２からド
リフト領域１へのキャリアの注入が経るため、図９に示
すように、検出電圧の変化に対する主電流・検出電流の
比率の変化が少なくなり、検出精度を向上させることが
できる。
を適用した半導体装置における検出電圧と主電流・検出
電流比率との関係を示す。図９における従来の半導体装
置と本発明の半導体装置は図８におけるものと同一であ
る。上述したように、本実施例ではベース領域２からド
リフト領域１へのキャリアの注入が経るため、図９に示
すように、検出電圧の変化に対する主電流・検出電流の
比率の変化が少なくなり、検出精度を向上させることが
できる。
【００２２】このように、本実施例は従来の製造工程を
変更せずマスクパターンの変更のみで対応が可能である
ため、コストが上昇することはない。図２は、本発明の
第２の実施例を示す。この実施例は、図１に示した実施
例において電流検出セルの開口１１内におけるソース３
のパターンをストライプ形状ではなく、梯子状にしたも
のである。図２（ｂ）は、境界領域の平面パターン図で
あり、図２（ａ）は、図２（ｂ）中のＡＡ線における断
面図である。
変更せずマスクパターンの変更のみで対応が可能である
ため、コストが上昇することはない。図２は、本発明の
第２の実施例を示す。この実施例は、図１に示した実施
例において電流検出セルの開口１１内におけるソース３
のパターンをストライプ形状ではなく、梯子状にしたも
のである。図２（ｂ）は、境界領域の平面パターン図で
あり、図２（ａ）は、図２（ｂ）中のＡＡ線における断
面図である。
【００２３】本実施例において、第１の実施例と同様
に、電流検出セルの１つの開口１１内において電流検出
電極８と接続されるソース領域３の面積は、電流検出電
極８に接続されるベース領域２の面積よりも大きくなっ
ている。一方、主電流セルについては、１つの開口１２
内において主電流電極７に接続されるベース領域２の面
積は、主電流電極７に接続されるソース領域３の面積よ
りも大きくなっている。
に、電流検出セルの１つの開口１１内において電流検出
電極８と接続されるソース領域３の面積は、電流検出電
極８に接続されるベース領域２の面積よりも大きくなっ
ている。一方、主電流セルについては、１つの開口１２
内において主電流電極７に接続されるベース領域２の面
積は、主電流電極７に接続されるソース領域３の面積よ
りも大きくなっている。
【００２４】このようなパターンにすることで、電流検
出セルでソース長を延ばさなくても、ソース面積を増加
させることができる。その結果、第１の実施例と同様の
効果を得ることができ、寄生ＮＰＮトランジスタが動作
して破壊耐量が低下することを防ぐことができる。
出セルでソース長を延ばさなくても、ソース面積を増加
させることができる。その結果、第１の実施例と同様の
効果を得ることができ、寄生ＮＰＮトランジスタが動作
して破壊耐量が低下することを防ぐことができる。
【００２５】図３は、本発明の第３の実施例を示す。こ
の実施例では、電流検出領域が複数のユニットセルで形
成されている。図３（ｂ）は、境界領域の平面パターン
図であり、図３（ａ）は、図３（ｂ）中のＡＡ線におけ
る断面図である。
の実施例では、電流検出領域が複数のユニットセルで形
成されている。図３（ｂ）は、境界領域の平面パターン
図であり、図３（ａ）は、図３（ｂ）中のＡＡ線におけ
る断面図である。
【００２６】本実施例では、電流検出セルは少なくとも
２つ設けられている。それぞれの電流検出セルにおい
て、第１の実施例の場合と同様に、ストライプ状のソー
ス領域３のコンタクト面積に対する割合がベース領域２
のコンタクト面積に対する割合よりも大きくなるように
パターニングされている。
２つ設けられている。それぞれの電流検出セルにおい
て、第１の実施例の場合と同様に、ストライプ状のソー
ス領域３のコンタクト面積に対する割合がベース領域２
のコンタクト面積に対する割合よりも大きくなるように
パターニングされている。
【００２７】図４は、本発明の第４の実施例を示す。図
４（ｂ）は、境界領域の平面パターン図であり、図４
（ａ）は、図４（ｂ）中のＡＡ線における断面図であ
る。本実施例において、電流検出領域は複数のユニット
セルで構成されている。主電流領域に近いところに配置
された電流検出セルでは、開口１１内において電流検出
電極８と接続されるソース領域３の面積は、電流検出電
極８に接続されるベース領域２の面積よりも大きくなっ
ている。一方、主電流領域と離れたところに配置された
電流検出セルでは、主電流領域に近いところに配置され
た電流検出セルと比較してコンタクト面積に対するソー
ス領域の割合が低くなっている。
４（ｂ）は、境界領域の平面パターン図であり、図４
（ａ）は、図４（ｂ）中のＡＡ線における断面図であ
る。本実施例において、電流検出領域は複数のユニット
セルで構成されている。主電流領域に近いところに配置
された電流検出セルでは、開口１１内において電流検出
電極８と接続されるソース領域３の面積は、電流検出電
極８に接続されるベース領域２の面積よりも大きくなっ
ている。一方、主電流領域と離れたところに配置された
電流検出セルでは、主電流領域に近いところに配置され
た電流検出セルと比較してコンタクト面積に対するソー
ス領域の割合が低くなっている。
【００２８】主電流領域と電流検出セルとの間のドリフ
ト領域の抵抗値は、主電流領域から離れた電流検出セル
ほど大きくなる。したがって、主電流領域から離れてい
る電流検出セルでは元々抵抗値が大きいため、温度上昇
等によりドリフト抵抗が変化しても検出電流値には少し
しか影響を与えない。よって、主電流領域と近接した電
流検出セルに対して本発明を適用するだけでも上述の実
施例と同様の効果を得ることができる。
ト領域の抵抗値は、主電流領域から離れた電流検出セル
ほど大きくなる。したがって、主電流領域から離れてい
る電流検出セルでは元々抵抗値が大きいため、温度上昇
等によりドリフト抵抗が変化しても検出電流値には少し
しか影響を与えない。よって、主電流領域と近接した電
流検出セルに対して本発明を適用するだけでも上述の実
施例と同様の効果を得ることができる。
【００２９】また、ベース領域２とのコンタクト面積が
少なくなりすぎると、寄生ＮＰＮトランジスタが動作し
やすくなり、破壊耐量が低下してしまう。本実施例で
は、主電流領域から離れた電流検出セルにおいて、電流
検出電極８とベース領域２とのコンタクト面積の全コン
タクト面積に対する比率は、主電流領域に近い電流検出
セルにおけるものよりも高いので、破壊耐量の低下を防
ぐことが可能となる。
少なくなりすぎると、寄生ＮＰＮトランジスタが動作し
やすくなり、破壊耐量が低下してしまう。本実施例で
は、主電流領域から離れた電流検出セルにおいて、電流
検出電極８とベース領域２とのコンタクト面積の全コン
タクト面積に対する比率は、主電流領域に近い電流検出
セルにおけるものよりも高いので、破壊耐量の低下を防
ぐことが可能となる。
【００３０】なお、上述の実施例では、ソース領域の形
状はストライプ状あるいは梯子状であったが、これに限
られるものではない。また、上述の第１ないし第４の実
施例では、プレーナゲート型電流検出機能付ＭＯＳＦＥ
Ｔについて述べたが、これに限られるものではない。
状はストライプ状あるいは梯子状であったが、これに限
られるものではない。また、上述の第１ないし第４の実
施例では、プレーナゲート型電流検出機能付ＭＯＳＦＥ
Ｔについて述べたが、これに限られるものではない。
【００３１】例えば、図５に示すように、トレンチゲー
ト構造のＭＯＳＦＥＴに本発明を適用することも可能で
ある。図５において、ソース領域３及びベース領域２を
貫通してドリフト領域１に達する溝を形成し、その溝の
中にゲート絶縁膜４とゲート電極５を形成して、トレン
チゲート構造のＭＯＳＦＥＴが形成される。図５（ｂ）
は、境界領域の平面パターン図であり、図５（ａ）は、
図５（ｂ）中のＡＡ線における断面図である。
ト構造のＭＯＳＦＥＴに本発明を適用することも可能で
ある。図５において、ソース領域３及びベース領域２を
貫通してドリフト領域１に達する溝を形成し、その溝の
中にゲート絶縁膜４とゲート電極５を形成して、トレン
チゲート構造のＭＯＳＦＥＴが形成される。図５（ｂ）
は、境界領域の平面パターン図であり、図５（ａ）は、
図５（ｂ）中のＡＡ線における断面図である。
【００３２】この場合、第１ないし第４の実施例と同様
の効果を得ることが可能である。また、第１ないし第４
の実施例において、Ｎ型半導体基板１０をＰ型半導体基
板１３に変更してＮチャネル型ＩＧＢＴとしたものに本
発明を適用することも可能である。図６は、図２（ａ）
に示した半導体装置の基板をＰ型半導体基板１３に代え
た半導体装置の断面を示す。
の効果を得ることが可能である。また、第１ないし第４
の実施例において、Ｎ型半導体基板１０をＰ型半導体基
板１３に変更してＮチャネル型ＩＧＢＴとしたものに本
発明を適用することも可能である。図６は、図２（ａ）
に示した半導体装置の基板をＰ型半導体基板１３に代え
た半導体装置の断面を示す。
【００３３】この場合も第１ないし第４の実施例と同様
の効果を得ることが可能である。さらに、図７に示すよ
うに、図６に示した実施例においてＰ型半導体基板１３
とＮ型ドリフト領域１との間にＮ型バッファ層１４を形
成したものに、本発明を適用することもできる。
の効果を得ることが可能である。さらに、図７に示すよ
うに、図６に示した実施例においてＰ型半導体基板１３
とＮ型ドリフト領域１との間にＮ型バッファ層１４を形
成したものに、本発明を適用することもできる。
【００３４】この場合も第１ないし第４の実施例と同様
の効果を得ることが可能である。また、図１ないし図７
に示した実施例ではＮチャネル型半導体装置について述
べたが、導電型を逆にすることで、Ｐチャネル型にも適
用できる。
の効果を得ることが可能である。また、図１ないし図７
に示した実施例ではＮチャネル型半導体装置について述
べたが、導電型を逆にすることで、Ｐチャネル型にも適
用できる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
電流検出電極のベース領域とのコンタクト面積をソース
領域とのコンタクト面積より小さくして、ベース領域か
らドリフト領域への少数キャリアの注入を抑えることが
できるため、寄生抵抗値の変化を小さくし、検出精度を
向上させることが可能となる。
電流検出電極のベース領域とのコンタクト面積をソース
領域とのコンタクト面積より小さくして、ベース領域か
らドリフト領域への少数キャリアの注入を抑えることが
できるため、寄生抵抗値の変化を小さくし、検出精度を
向上させることが可能となる。
【図１】本発明の第１の実施例を示す断面図及び平面パ
ターン図。
ターン図。
【図２】本発明の第２の実施例を示す断面図及び平面パ
ターン図。
ターン図。
【図３】本発明の第３の実施例を示す断面図及び平面パ
ターン図。
ターン図。
【図４】本発明の第４の実施例を示す断面図及び平面パ
ターン図。
ターン図。
【図５】本発明のトレンチゲート型ＭＯＳＦＥＴにおけ
る電流検出セルの断面図。
る電流検出セルの断面図。
【図６】本発明のＩＧＢＴにおける電流検出セルの断面
図。
図。
【図７】本発明のＩＧＢＴにおける電流検出セルの断面
図。
図。
【図８】本発明の効果を説明する図。
【図９】本発明の効果を説明する図。
【図１０】従来の主電流セルと電流検出セルの境界部の
断面図及び平面パターン図。
断面図及び平面パターン図。
１…Ｎ型ドリフト領域、 ２…Ｐ型ベース領域、 ３…Ｎ型ソース領域、 ４…ゲート絶縁膜、 ５…ゲート電極、 ６…層間絶縁膜、 ７…主電流電極、 ８…電流検出電極、 ９…ドレイン電極、 １０…Ｎ型半導体基板、 １１…開口、 １２…開口、 １３…Ｐ型半導体基板、 １４…Ｎ型バッファ領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６５２Ｓ ６５３Ｃ ６５７Ｆ
Claims (5)
- 【請求項１】 第１の導電型の半導体基板と、 前記半導体基板上に形成された第１の導電型のドリフト
領域と、 前記ドリフト領域の表面に選択的に形成された第２の導
電型のベース領域と、 前記ベース領域の表面に選択的に形成された第１の導電
型のソース領域と、 前記ソース領域、前記ベース領域及び前記ドリフト領域
上に絶縁膜を介して形成されたゲート電極とを有するＭ
ＯＳ構造をユニットセルとし、 前記ユニットセルにより構成される主電流領域と、 前記ユニットセルにより構成され、前記第１の導電型の
ドリフト領域及び前記第１の半導体基板を前記主電流領
域と共通とし、ベース領域及びソース領域が前記主電流
領域のベース領域及びソース領域と所定間隔離間して配
置された電流検出領域と、 前記主電流領域のユニットセルのソース領域及びベース
領域と接続される主電流電極と、 前記電流検出領域のユニットセルのソース領域及びベー
ス領域と接続される電流検出電極と、 前記半導体基板と接続されるドレイン電極とを具備する
ＭＯＳ型半導体装置であって、 前記主電流領域に隣接し、前記電流検出領域の少なくと
も１つのユニットセルにおける前記電流検出電極と接続
されるソース領域の面積と前記電流検出電極と接続され
るベース領域の面積との比が、前記主電流領域のユニッ
トセルにおける前記主電流電極と接続されるソース領域
の面積と前記主電流領域と接続されるベース領域の面積
との比よりも大きいことを特徴とする半導体装置。 - 【請求項２】 前記電流検出領域の少なくとも１つのユ
ニットセルにおいて、前記電流検出電極と接続されるソ
ース領域の面積は、前記電流検出電極と接続されるベー
ス領域の面積よりも大きく、 前記主電流領域のユニットセルにおいて、前記主電流電
極と接続されるソース領域の面積は、前記主電流電極と
接続されるベース領域の面積よりも小さいことを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記ＭＯＳ構造は、トレンチ型であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記半導体基板は、第１の導電型に代え
て第２の導電型であることを特徴とする請求項１記載の
半導体装置。 - 【請求項５】 前記第２の導電型の半導体基板と前記ド
リフト領域との間に第１導電型のバッファ領域がさらに
設けられていることを特徴とする請求項４記載の半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286729A JPH10132871A (ja) | 1996-10-29 | 1996-10-29 | 半導体装置 |
| US08/959,275 US6060744A (en) | 1996-10-29 | 1997-10-28 | Semiconductor device with a main current cell region and a current detecting cell region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286729A JPH10132871A (ja) | 1996-10-29 | 1996-10-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10132871A true JPH10132871A (ja) | 1998-05-22 |
Family
ID=17708268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8286729A Pending JPH10132871A (ja) | 1996-10-29 | 1996-10-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6060744A (ja) |
| JP (1) | JPH10132871A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009070962A (ja) * | 2007-09-12 | 2009-04-02 | Denso Corp | 負荷駆動用半導体装置 |
| US8809986B2 (en) | 2009-05-28 | 2014-08-19 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| JP2020031224A (ja) * | 2019-10-24 | 2020-02-27 | 富士電機株式会社 | トレンチｍｏｓ型半導体装置 |
| WO2020129444A1 (ja) * | 2018-12-21 | 2020-06-25 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US11575040B2 (en) | 2020-03-04 | 2023-02-07 | Fuji Electric Co., Ltd. | Semiconductor device |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3410949B2 (ja) * | 1998-02-12 | 2003-05-26 | 株式会社東芝 | 半導体装置 |
| JP2001077356A (ja) * | 1999-08-31 | 2001-03-23 | Miyazaki Oki Electric Co Ltd | 縦型ｍｏｓ半導体装置 |
| US7139728B2 (en) * | 1999-12-30 | 2006-11-21 | Rod Rigole | Systems and methods for online selection of service providers and management of service accounts |
| US6798019B2 (en) * | 2002-01-18 | 2004-09-28 | Fairchild Semiconductor Corporation | IGBT with channel resistors |
| US8304829B2 (en) * | 2008-12-08 | 2012-11-06 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8174067B2 (en) * | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8227855B2 (en) * | 2009-02-09 | 2012-07-24 | Fairchild Semiconductor Corporation | Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same |
| US8148749B2 (en) * | 2009-02-19 | 2012-04-03 | Fairchild Semiconductor Corporation | Trench-shielded semiconductor device |
| US8049276B2 (en) | 2009-06-12 | 2011-11-01 | Fairchild Semiconductor Corporation | Reduced process sensitivity of electrode-semiconductor rectifiers |
| US20170345905A1 (en) | 2016-05-24 | 2017-11-30 | Infineon Technologies Ag | Wide-Bandgap Semiconductor Device with Trench Gate Structures |
| JP6769165B2 (ja) * | 2016-08-10 | 2020-10-14 | 富士電機株式会社 | 半導体装置 |
| EP3958325B1 (en) * | 2020-08-18 | 2025-06-25 | Infineon Technologies Austria AG | Semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4809045A (en) * | 1985-09-30 | 1989-02-28 | General Electric Company | Insulated gate device |
| JP3400237B2 (ja) * | 1996-04-30 | 2003-04-28 | 株式会社東芝 | 半導体装置 |
-
1996
- 1996-10-29 JP JP8286729A patent/JPH10132871A/ja active Pending
-
1997
- 1997-10-28 US US08/959,275 patent/US6060744A/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009070962A (ja) * | 2007-09-12 | 2009-04-02 | Denso Corp | 負荷駆動用半導体装置 |
| US8809986B2 (en) | 2009-05-28 | 2014-08-19 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| US8933483B2 (en) | 2009-05-28 | 2015-01-13 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| WO2020129444A1 (ja) * | 2018-12-21 | 2020-06-25 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JPWO2020129444A1 (ja) * | 2018-12-21 | 2021-09-09 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US11276776B2 (en) | 2018-12-21 | 2022-03-15 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| JP2020031224A (ja) * | 2019-10-24 | 2020-02-27 | 富士電機株式会社 | トレンチｍｏｓ型半導体装置 |
| US11575040B2 (en) | 2020-03-04 | 2023-02-07 | Fuji Electric Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| US6060744A (en) | 2000-05-09 |
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