JPH10132902A - 多数のｉ／ｏ信号を有する集積回路のテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 現行のＳＣＭのテスト環境がサポートしてい
るＩ／Ｏ信号の数を遥かに超えるＩ／Ｏ信号のカウント
を有するＩＣに対する新しい種類のテストのためのアプ
ローチの提供。 【解決手段】 提案したテスト方法は、１つの接続部に
よってチップ・モジュールと外部テスト環境に配線した
サブグループ内のテストすべきチップの幾つかのＩ／Ｏ
信号をグループ化し、従ってこのチップ・モジュールの
Ｉ／Ｏ接続の数全体を大幅に削減するという新しいテス
トに対するアプローチを提供する。第２に、このテスト
方法は付勢と消勢に対するアプローチを教示し、これに
よって各サブグループ内のＩ／Ｏセルの動作が制御され
ない状態で干渉するのを防止し、従って、その全てのＩ
／Ｏセルを含むチップの完全なテストが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は現行の最新技術によ
るテスト環境とテスト・ヘッドのサポートしているより
もより多くの数の入力／出力（Ｉ／Ｏ）セルを有する集
積回路（ＩＣ）のテスト方法に関する。

【０００２】

【従来の技術】ＬＳＩ、ＶＬＳＩ、ＵＬＳＩのようなあ
らゆる集積レベルの集積回路（ＩＣ）のテスト用に、非
常に多くの異なったテスト方法が技術上知られている。
この技術分野の参考文献の長いリストを示す場合、V.D.
Agrawal, S.C.Sethによる "Test Generation for VLSI
Chips", IEEE Computer Society Press 1988 だけは言
及しなければならないが、これには多くの重要な刊行物
に対する参照が含まれている。

【０００３】テスト性に対する設計と呼ぶテスト方法の
特定のクラスは、既に設計段階にあるＩＣの可制御性と
可観測性を目標とするものである。使用可能な方法とし
て、下記のものをあげることができる。 ■テスト性の分析 ■区分化 ■組込み自己テスト ■走査設計

【０００４】これらの方法を概観するため、例えば、T.
W. Williams, K.E. Parker, "Design for Testability
- A survey", Proc. of the IEEE, Vol. 71, No 1, 198
3, pp 98-112を参照のこと。走査の設計による方法で
は、アプローチの範疇を更に下記のように区別すること
ができる。■走査経路の技術とこの技術の境界走査アー
キテクチャへの拡張境界走査方法は、Joint Test Actio
n Group(JTAG)によるＩＥＥＥ規格ＳＴＤ１１
４９．１として規格化され、ＩＥＥＥから書類として公
に入手可能であ る。更に、境界走査によるアプ
ローチに対する徹底した最新の考察は、 C.M.Mo
under, R.E.Tullossによる"The Test Access Port and
Boundar y-Scan Architecture",IEEE Computer
Society Press 1992によって提供 されてい
る。 ■レベル・センシティブル走査設計（ＬＳＳＤ） レベル・センシティブル走査設計（ＬＳＳＤ）は、例え
ば、E.B. Eichelberger による"A Logic Design Struct
ure for LSI Testabilit y", Proceedings of
the Design Automation Conference No.14, 20-2
2,June 1977, New Orleans, Lousianaで説明されて
いる。またこの技術に基づく電子構造のテストに関する
特許と刊行物の総合リストにつ いては、米国特
許第４５９００７８号、米国特許第４４２８０６０号及
びE.J.McCluskeyによる"A Survey of Design f
or Testability ScanTe chniques", VLSI Desig
n, December 1984,pp 38/61を参照のこと。 ■走査／セット技術 ■ランダム・アクセス・アプローチ

【０００５】これらのアプローチの全ては、単独でまた
は他の技術と組み合わせて使用することができる。これ
らの走査設計によるアプローチの全てに共通の要旨は、
ＩＣの内部の複数の可制御／可観測点を使用することで
ある。可制御性は、シフト・レジスタ・ラッチ（ＳＲ
Ｌ）によって構成した点にデータを直列にシフトさせる
ことによって与えられる。次に、テストを実行する。Ｓ
ＲＬに格納したデータは、その後これを観測するために
シフトさせて戻す。従って、ＩＣの制御と観測は、パッ
ケージ内のピンの数によって左右されない。更に、ラッ
チ自身が内部回路の一部であるため、これらを使用して
順序回路の帰還経路をブレークすることができ、これに
よってＳＲＬの間の組み合わせ回路のテストを自動的に
行うことができる。

【０００６】代表的な走査設計では、シフト・レジスタ
は設計上の機能のために要求される特定の点に位置して
いるが、これらはテスト目的のために走査チェーンの形
で連結される。この走査チェーンによって、テストの用
途に使用した場合レジスタ内にあらゆるテスト状態を実
現することができる。次に、コンピュータでテスト・パ
ターンを発生する。発生したテスト・パターンを次にＳ
ＲＬにシフトし、テスト・ベクトル（ディジタル・デー
タの選択した語またはグループ）をチップの一次入力ま
たはピンに加え、テストを行うためにシステム・クロッ
クを加え、一次出力ピンを予期したベクトル出力と比較
し、データをＳＲＬからスキャンアウトしこれを既知の
良好なテスト・ベクトルと比較する。このテストを行う
場合、ＳＲＬへのシフト、テスト・ベクトルの適用及び
結果をシフトによって戻すために多くのテスト・ベクト
ルが通常必要となる。

【０００７】

【発明が解決しようとする課題】現行のテストのための
アプローチでは、幾つかの困難が発生する。上述したア
ーキテクチャによるテストのためのアプローチでは、考
えられる全ての種類の欠陥をテストすることができな
い。ＩＣは極めて多数の入出力（Ｉ／Ｏ）セルを有し、
これらはまたドライバとレシーバのロジックを有する双
方向型である場合がある。上述したテスト手順は、スタ
ック欠陥、遅延欠陥、浮遊ライン欠陥、橋絡欠陥、短
絡、開放漏れ電流、インピーダンス等のようなＩＣの可
能な欠陥の完全なリストを検出するための完全なＡＣ／
ＤＣ及びパラメータ・テスト・スペクトルのテストをサ
ポートしていない。

【０００８】現行のテストのためのアプローチの他の問
題は、ＩＣのＩ／Ｏ信号の数と、全ての種類の欠陥に関
して分析しなければならない対応するＩ／Ｏセルの数が
増加することによって発生する。Ｉ／Ｏセルの数が増加
した原因の１つとして集積度の向上を挙げることができ
る。例えば、集積度のレベルがＬＳＩ、ＶＬＳＩからＵ
ＬＳＩに移行することによって、Ｉ／Ｏセルの数は、優
に１２００を超える。更に、技術はマルチ・チップ・モ
ジュール（ＭＣＭ）のアプローチに移行している。この
アプローチによれば恐らく中位の数のＩ／Ｏセルを有す
るＭＣＭが個々のチップから組み立てられている。これ
らのチップはＭＣＭ内で使用するように設計されている
ので、これらのチップは膨大な数のＩ／Ｏ信号カウント
を利用するものであり、これにはＭＣＭ内に幅の広いデ
ータ・バスが必要である。従って、ＭＣＭを利用するよ
うに設計された将来のＵＬＳＩチップは、シングル・チ
ップ・モジュール（ＳＣＭ）の用途のために設計したチ
ップよりも遥かに多い数のＩ／Ｏ信号を有するようにな
る。

【０００９】ＭＣＭ環境またはその他の環境のでこれら
のＵＬＳＩチップを組み立てる前にこれらのチップは全
ての種類の欠陥に関してテストしなければならない。現
在使用可能な最新のテスト環境は、標準のＳＣＭをテス
トするように設計されている。従って、標準のＳＣＭ
は、ＳＣＭ内に埋め込まれ、４００個の範囲のＩ／Ｏセ
ルのＩ／Ｏ信号カウントを有するチップのテストに限ら
れている。これらのＵＬＳＩチップのテストを可能にす
るためには、多数のＩ／Ｏ信号をサポートする特殊目的
ＳＣＭを設計し、テストの目的のためにこの新しいＳＣ
ＭにＵＬＳＩチップを埋め込まなければならない。Ｉ／
Ｏ信号の多さに関係する機械的及び電子的なハードルに
起因して、多くの困難と障害が予期される。また、これ
らの新しいＳＣＭは特定のチップ・ファミリーのテスト
のみをサポートすることが予期され、一般的な問題に対
する解決策を提供するものではない。更に悪いことに
は、集積密度の向上による技術発展の過程で、１チップ
のＩ／Ｏセル数の増加の割合は、巨視的及び機械的制約
によって制限されるＳＣＭベースのテスト技術の進歩よ
りも速い。

【００１０】その結果、Ｉ／Ｏ信号数の増加に起因して
現行のアプローチに基づくＵＬＳＩチップのテスト及び
テスト環境は益々高価なものになっている。

【００１１】ＩＣのテストに関連する本発明の目的は、
現行のＳＣＭテスト環境がサポートしているＩ／Ｏ信号
数を遥かに超えるＩ／Ｏ信号カウントを有するＩＣに対
して新しい種類のテスト・アプローチを提供することで
ある。本発明は、そのようなＩＣをテストするために特
殊目的ＳＣＭを構築する必要性を無くすることに役立つ
ものである。

【００１２】

【課題を解決するための手段】本発明のテスト方法は、
Ｍ本の信号線をサポートするチップ・モジュール（例え
ば、ＳＣＭ）内に埋め込んだ多数（Ｎ本）の入出力（Ｉ
／Ｏ）信号線を有する１つ以上の集積回路（ＩＣ）のテ
ストを可能にするものである。特に、チップ・モジュー
ルの信号線の数ＭがこのＩＣと共にテストすべきＩ／Ｏ
セルの数Ｎよりも小さい場合には、このテスト方法を適
用することができる。テスト目的のため、上記ＩＣは、
可制御性及び可観測性のテスト・ラッチを有しているも
のと仮定する。Ｎ個のＩ／Ｏセルは上記テスト・ラッチ
を介して上記ＩＣの内部構造とつながっている。上記テ
スト方法はテスト・ラッチと、上記テスト・ラッチを介
して上記集積回路の内部構造とつながっているＮ個のＩ
／Ｏセルとを有し、上記テスト方法は、上記Ｎ本のＩ／
Ｏ信号線をＭ個までのサブグループにグループ化するス
テップと、上記サブグループの各々を上記チップ・モジ
ュールの上記Ｍ本のＩ／Ｏ信号線の１つと接続するステ
ップと、上記集積回路を分析するステップとを有し、上
記分析するステップは、テスト・パターンを上記テスト
・ラッチに格納するか、またはテスト信号を１本以上の
Ｉ／Ｏ信号線に供給する格納サブステップと、上記サブ
グループの各々の中でＩ／Ｏセルの１つのサブセットを
付勢し、残りのＩ／Ｏセルを消勢する付勢−消勢サブス
テップと、付勢したＩ／Ｏセルを介して上記テスト・パ
ターンを伝達した後、上記チップ・モジュールの上記Ｉ
／Ｏ信号線に受け取った信号を予期した信号と比較する
か、または上記テスト・ラッチ内の結果のテスト・パタ
ーンを予期した結果テスト・パターンと比較する比較サ
ブステップとを含む。

【００１３】１つのサブグループの全てのＩ／Ｏセルは
ドッティングされ、従ってテスト環境でテスト信号を転
送するために１本のＩ／Ｏ信号線を必要とする。必要な
Ｉ／Ｏ信号線の数を大幅に削減するのは、このコンセプ
トである。別個の信号線はサブグループのみについて必
要となり、１つのＩ／Ｏセルについて１本の信号線を使
用するというテスト上の要求は今や陳腐なものとなる。
従って、サブグループが大きい（Ｉ／Ｏセルの数が多
い）ほどテスト環境でＩ／Ｏ信号を交換するために必要
な信号線の数は少なくなる。本発明の他の利点は、付勢
／消勢サブステップの教示によるものである。これによ
って、各時間に於いて現行のテスト活動に参加するＩ／
Ｏセルを選択的に制御することができる。従って、この
広範な制御能力のため、全てのサブグループを並列にテ
ストして分析することができ、またはこれらを直列にテ
ストすることができる。更に他の有利な特徴として、本
発明によってピンとテスト・ラッチの間の回路だけでは
なくまた完全なＩＣのテストも可能になる。

【００１４】全ての可能なテスト・パターンをテスト・
ラッチ及びＩ／Ｏ信号線に対して順次に加えることによ
って、本発明の他の利点が達成され、このテスト方法は
Ｉ／Ｏセルを有する完全なＩＣをこれが機能上の挙動を
完全に果たしている状態でテストすることができるもの
である。また、各サブグループ内でテスト目的のために
任意のＩ／Ｏセルのサブセットを選択的に付勢または消
勢することが可能である。従って、全てのＩ／Ｏセルと
ＩＣ全体の完全なテストを行うことができる。

【００１５】Ｉ／Ｏセルに対してテスト入力を行うため
だけでなく、Ｉ／Ｏセルを付勢／消勢するためにもテス
ト・ラッチ内に格納したテスト・パターンを使用するこ
とによって、テスト手順が非常に単純化する。第１に、
新しい物理的特徴を導入することを必要とせずに入手可
能な手段を使用することができる。第２に、格納サブス
テップと付勢／消勢サブステップを結合することができ
るので、このテスト方法を単純化することができる。

【００１６】走査設計アーキテクチャのような既存の技
術をＩ／Ｏセルの付勢／消勢という新しい目的のために
使用することができる。いずれのアプローチも非常に広
範なレベルでこの種の制御を行うことができ、各サブグ
ループ内の各Ｉ／Ｏセルを選択的に付勢／消勢すること
ができる。

【００１７】

【発明の実施の形態】

１ 序文 以下の説明はマルチ・チップ・モジュール（ＭＣＭ）環
境に於ける概略を示すものであるが、前述ように、これ
によって本発明はいかなる限定も受けるものではない。
ＭＣＭ環境は、本発明発明がテスト性を改善し得る環境
の１つに過ぎない。また、本発明を説明すれば、これは
境界走査（ＢＳ）テスト環境において達成される。本発
明は、特定の「テスト性のための設計」技術に関して完
全に中立であるので、所与のＩＣの制御と観測を可能に
するいかなるテスト技術にも適用することができる。従
って、本発明が走査レジスタに関して記述している場
合、本発明を実施するために他のいかなる種類のテスト
・ラッチまたはテスト・セルもその代わりに使用するこ
とができる。同様に、以下では、双方向ドライバ／レシ
ーバ（ＢＩＤＩ）の性質を有する特定の種類のＩ／Ｏセ
ルを中心にして説明を行っているが、本発明は他のいか
なる種類のＩ／Ｏセルのテストにも使用することができ
る。ＢＩＤＩは、Ｉ／Ｏセルの１つの可能性のある例と
して取り上げているに過ぎない。以下に於いてＢＩＤＩ
とＩ／Ｏセルという用語は同じ意味を持つものとして使
用している。

【００１８】以下で説明しようとしている本発明は、多
数の入出力（Ｉ／Ｏ）信号を有するチップをテストする
方法である。このような種類のチップは、例えば、マル
チ・チップ・モジュール（ＭＣＭ）で使用するために極
めて重要であるＵＬＳＩチップである。ＭＣＭを組み立
てる前に、各チップは、そのディジタル及びパラメトリ
ック（アナログ）挙動に関して完全なテストを受けなけ
ればならない。更に、各チップは、チップの高い品質を
保証するため、熱サイクル（バーン・イン）テストのよ
うな種々のストレス・テストを受けなければならない。
全てのストレス・サイクル及びテスト手順を経た後での
み、これらのチップの高品質が保証され、これらのチッ
プのＭＣＭへのアセンブリの準備が整う。

【００１９】集積技術の進歩によって、将来のチップ
（特に、ＭＣＭに使用するように設計したチップ）はシ
ングル・チップ・モジュール（ＳＣＭ）に使用するよう
に設計した従来のチップよりも遥かに多くのＩ／Ｏ信号
を示す。例えば、ＭＣＭの用途に設計したチップは、Ｍ
ＣＭ内でまたは外部チップと通信を行うためのより幅の
広いデータ・バスを達成するために、大きなＩ／Ｏ信号
カウントの利点を使用する。これらのＭＣＭの設計の他
の重要な利点は、配線長がより短いことである。これら
のアプローチの結果、適度の数のＩ／Ｏ信号カウントを
有するＳＣＭの設計と比較して極めて大きな性能の改善
が行われる。

【００２０】ＭＣＭに組み込む前に、全てのチップは同
一の高い品質レベルを示さなければならない。ＭＣＭ内
に於けるチップの取替回数は厳しく制限されているの
で、各チップはＭＣＭの集合体内でテストすることがで
きない。更に、例えば、ＭＣＭ内では全てのＩ／Ｏ信号
線にアクセスすることは不可能であり、またウェハー上
では、例えば、ＡＣテストは、Ｉ／Ｏカウントの数が多
いため、実行することができないので、上で説明した完
全な一連のテストはＭＣＭ環境内では実行することがで
きない。従って、ＳＣＭ環境内で各チップのテストを行
わざるを得ない。ＵＬＳＩチップではＩ／Ｏ信号の数が
多いため、完全なテストを適用するために安価で標準の
ＳＣＭ技術は使用することができない。本発明が存在し
なければ、多数のＩ／Ｏ信号を有するＳＣＭをテストす
る必要性から、ＳＣＭの技術を大型で高価且つ極めて特
殊なＳＣＭに迄向上させる要求が発生する。

【００２１】２ 新しいテスト方法 以下の説明では、我々はＩ／Ｏセルのテスト手順のみに
特化する。これは、完全なＩ／Ｏセルのテストは他のテ
スト方法によってサポートされていないからである。言
うまでもなく、本発明の方法は、チップの内部システム
・ロジックをテストするためにも使用することのできる
ものである。

【００２２】テスト性設計のアプローチの一例として、
図１はＩＣ１００上の状態を概略的に示す。ＩＥＥＥ規
格１１４９．１に従う全てのＩＣは、全ての相互接続と
内部システム・ロジック１０１をテストするためのテス
ト・ラッチとして境界走査レジスタ（ＢＳセル）１０２
乃至１０７を含まなければならない。可制御及び可観測
性の目的のため、走査経路１１０に沿ってデータを直列
にクロックすることによってテスト・パターンをテスト
・ラッチ１０２乃至１０７に書き込みまたはこれから読
み出すことができる。これらのテスト・ラッチは、種々
の種類のＩ／Ｏセルと内部システム・ロジックの間に位
置しなければならない。即ち、テスト・ラッチは、■各
システム入力セル（クロックまたはデータ）１１１とオ
ンチップ・システム・ロジック１０１への対応する入力
との間、■オンチップ・システム・ロジック１０１から
の各出力と対応するシステム出力セル１１２との間、■
オンチップ・システム・ロジック１０１からの各出力と
対応する３状態システム出力セル１１３または双方向制
御Ｉ／Ｏセル１１４との間、に位置しなければならな
い。

【００２３】上述のように、本発明は、任意の型のテス
ト・ラッチ１０２乃至１０７を用いて、内部システム・
ロジック１０１及び多数のＩ／Ｏセル１１１乃至１１４
をテストする方法を取り扱うものである。テスト・ラッ
チによる内部システム・ロジック１０１のテストは技術
上周知であるので、ここではＩ／Ｏセルのテストに焦点
を絞る。勿論、ここで提案しているテスト方法は、内部
システム・ロジックもまたテストすることができる。更
に、最も複雑な場合を取り扱うため、以下の議論では３
状態双方向Ｉ／Ｏセルを取り扱う。そのようなＩ／Ｏセ
ルをテストする能力は、全ての他の種類のＩ／Ｏセルを
テストする能力もまた包含するものである。

【００２４】以下の議論の基礎になる双方向ドライバ／
レシーバＩ／Ｏセル（ＢＩＤＩ）の全体像を、図２にモ
デルとして示す。図２は、ＢＩＤＩ２００とその種々の
信号線を示している。ブロック２００の右側には、共通
入出力線２０１を示し、これによってＩＣを外部回路と
接続する。左側には、内部システム・ロジック１０１と
の間の配線を示す。それには、ＩＣの外部からの受信デ
ータ用の経路２０２、ＩＣの内部からのデータ・イン用
の経路２０３、及びＢＩＤＩの実行モードを制御するＩ
Ｃの内部からの高インピーダンス（ＨＺ）制御用の経路
２０４が含まれる。

【００２５】前述のように、ドライバ及びレシーバを含
む各ＢＩＤＩは、完全なストレス・テスト（バーン−イ
ン等）に続いて、そのＡＣ特性、ＤＣ特性及びパラメー
タ特性並びに前述の様々な欠陥に対するテストを受けな
ければならない。この目的のため、図３は、ＢＩＤＩの
構成回路をその対応するテスト・ラッチと共により詳細
に示す。図３は、図２に従って、同一の信号線を示して
いる。左側には、既に言及した線２０２乃至２０４を示
す。右側には、共通入出力線２０１を示す。ＢＩＤＩの
テスト目的のため、線２０１をテスト環境に接続する。
実際のＢＩＤＩセルはブロック３００によって示し、こ
れにはＩ／Ｏセルのドライバ３０１及びレシーバ３０２
を含む。更に、図３は、このＢＩＤＩの可観測性及び可
制御性に関するテスト目的のため、テスト・ラッチ３０
３乃至３０５を有している。これらのテスト・ラッチ
は、内部システム・ロジックに接続された線２０２乃至
２０４上の信号を用いたＢＩＤＩのテストをサポートし
ている。境界走査レジスタ（ＢＳセル）として実施する
のが好ましいテスト・ラッチ３０３乃至３０５は、ＢＩ
ＤＩのドライバ３０１及びレシーバ３０２をテストする
機能を果たす。テスト・ラッチには外部から任意のテス
ト・パターンを供給することができ、また逆に、ＩＣま
たはその構成要素のテスト動作の結果としてテスト・ラ
ッチに格納された任意のテスト・パターンを外部に供給
することができる。例えば、テスト・ラッチ３０３を使
用してあるＩＣの内部システム・ロジックからの信号を
ＢＩＤＩ３００に供給することができる。テスト・ラッ
チ３０５によって、ＢＩＤＩ３００が外部から集めた信
号の結果を受け取ることが可能になる。最後に、テスト
・ラッチ３０４は、ドライバ３０１をＨＺモードに設定
することによってＢＩＤＩ３００をレシーバ・セルとし
て動作させるテスト・パターンを格納することができ
る。

【００２６】Ｉ／Ｏセルを含むＩＣの実際のテスト方法
では、Ｉ／Ｏセル及びそれらの対応するＩ／Ｏ接続部の
数が、標準チップ・モジュール（例えば、ＳＣＭ）及び
テスト環境がサポートしている接続部の数を超える状況
を取り扱うことができる。本発明のテスト方法を概観す
ると、これを下記のような主要なステップに要約するこ
とができ、これらのステップの各々は、以下の各節で詳
述する。 （１）ＩＣの信号線を複数のサブグループにグループ化
し、各サブグループをＩＣの１、２、またはそれ以上の
Ｉ／Ｏ信号線によって構成する。 （２）各サブグループ内の各Ｉ／Ｏセルをドッティング
によってチップ・モジュール（例えば、ＳＣＭ）の１本
のＩ／Ｏ信号線と接続する。 （３）以下のサブステップを実行することによってＩＣ
を分析する。 （３−１）１、２、またはそれ以上のＩ／Ｏセルのラッ
チ３０３乃至３０５にテスト・パターンを格納する。 （３−２）１、２、またはそれ以上のＩ／Ｏセルの線２
０１に外部信号を潜在的に供給する。 （３ー３）各サブグループ内でテスト結果が干渉しない
Ｉ／Ｏセルのサブセットのみをテスト目的のためにイネ
ーブルするように、１、２、またはそれ以上のＩ／Ｏセ
ルのドライバ／レシーバ構成要素を付勢し、残りのＩ／
Ｏセルを消勢する。 （３−４）分析のため、Ｉ／Ｏセルのテスト・サイクル
の後にテスト・ラッチ３０３乃至３０５に受取ったデー
タを外部に転送する。 （３ー５）テスト・サイクルの後にＩ／Ｏセルによって
出力線２０１に発生された信号をテスト環境での分析の
ために受取る。 （４）全ての関心のあるテスト・パターン並びに全ての
関心のあるサブグループ及びそれらの構成要素であるＩ
／Ｏセルに対して分析ステップ（３）を反復する。

【００２７】２．１ Ｉ／Ｏ信号線のサブグループへの
グループ化 もしテストすべき多数（Ｎ本）のＩ／Ｏ信号線を有する
ＩＣチップが標準のチップ・モジュール（例えば、標準
のＳＣＭ）に埋め込まれ、このモジュールはＭ本（＜
Ｎ）の信号線のテストしかサポートしていないと仮定す
れば、本発明はこのチップのＮ本のＩ／Ｏ信号線をサブ
グループに分割することを提案する。これらのサブグル
ープの各々は、チップ・モジュールのＭ本のＩ／Ｏ信号
線の個別の接続部とつながっている。従って、このチッ
プ・モジュールについて、各サブグループは１個のＩ／
Ｏ信号線として取り扱われるので、このアプローチによ
りＩＣは実際よりもかなり少ない数のＩ／Ｏセルを有す
るものとみなすことができる。勿論、設定したサブグル
ープの数はチップ・モジュールのサポートしている信号
線の数Ｍを超えることはない。本発明では、サブグルー
プに結合すべきＩ／Ｏセルの数には制限を設けていな
い。しかし、テストによっては、サブグループが１、２
またはこれ以外の整数の数のＩ／Ｏセルに限定される場
合もある。サブグループの電気力学的挙動の結果とし
て、一定の実際的な制限が、サブグループ当たりのＩ／
Ｏセルの数に加えられる場合もある。例えば、１つのサ
ブグループ内の構成要素の数が増加するのに従って、そ
のサブグループの総容量が増加し、それがテスト上の理
由からそれ以上許容することのできない限度に到達する
場合がある。以下の説明から明らかなように、１つのサ
ブグループ内の構成要素の数をできるだけ小さくするこ
とによってテスト時間が短くなるため、この数を減らす
ことに関心が向けられている。この教示によれば、各サ
ブグループは、チップの１つのＩ／Ｏセルを表している
ため、チップ・モジュールとテスト環境のテスト・ヘッ
ドに対して動作される。従って、各サブグループ内のＩ
／Ｏ信号線の無制御の干渉を防止する構成を設ける必要
がある。これらの構成は、以下で論じる「ＩＣとそのＩ
／Ｏセルの分析」というステップの課題である。

【００２８】２．２各 サブグループ内に於けるＩ／Ｏ
セルのドッティング 上記の説明によれば、テストすべき１個のチップは、テ
スト目的のためチップ・モジュール（例えば、単一チッ
プ・モジュール（ＳＣＭ））に集積される。この手順の
間、個々のサブグループを形成するように結合されてい
るこれらのＩ／Ｏセルの信号線を共に接続し、最後に各
サブグループはそのチップ・モジュール（即ちＳＣＭ）
の１本のピンを介して制御し観測することができる。現
実的なＩ／Ｏドットは、２〜４個のＩ／Ｏセルの範囲で
ある。その結果、標準数のＩ／Ｏピンを包含する標準サ
イズを有する標準的な技術を使用した本発明による特別
のカスタム化されたチップ・モジュールは、最新技術に
よるチップ・モジュールが可能である場合と比較して、
２〜４個よりも多いＩ／Ｏ信号をテスト目的のためにサ
ポートすることができる。

【００２９】このドッティング工程は、図４の例で明ら
かになる。「Ｌ」個のＢＩＤＩ４０１乃至４０３を結合
して上述したサブグループの１つを形成する。このグル
ープ化は、共通Ｉ／Ｏ線４０５乃至４０７をドッティン
グして（破線４０９で示す）、サブグループ用の１本の
共通Ｉ／Ｏ線４０８を形成することによって実現する。

【００３０】従って、この説明に関し、数Ｎ、Ｍ及びＬ
は、下記の意味を有している。 Ｎ ＩＣのＩ／Ｏ信号線の合計数 Ｍ チップ・モジュールのＩ／Ｏ信号線の合計数（Ｍ
≦Ｎ）＝異なったサブグループの最大数 Ｌ １つのサブグループ内のＩＣのＩ／Ｏ信号線の数
＝異なった ＤＩ信号線の数（「Ｉ／Ｏセルの付勢／消勢のための他
のアプローチ」の章を参照のこと） このドッティング工程を好適に実施した場合の特徴を図
６により具体的に示すが、これはＩＣ６０７の上述した
サブグループの信号線をどのようにしてモジュール６０
４の個々のＩ／Ｏピンと接続するかを示している。

【００３１】図６はモジュール６０４を示し、このモジ
ュールはこの出願で開示した新しいテスト方法を実行す
るためのテスト装置として使用することができる。上部
側６０５、即ちモジュール６０４の内部チップ・モジュ
ール面上に於いて、信号線６０１、６０２、６０３、６
１４を有する集積回路６０７をモジュール６０４に取り
付ける。信号線６０１、６０２、６０３、６１４は、モ
ジュール６０４上の電気的Ｉ／Ｏ線である線６１１、６
１２、６１３、６１０に接続する。図６のケースａ）の
場合、線６１１、６１２、６１３は「フォーク状」の構
造でドッティングされ、Ｉ／Ｏ信号線６０１、６０２、
６０３はそれぞれ１個のサブグループを形成している。
ケースｂ）のドッティング構造では、ＩＣ６０７のＩ／
Ｏセル１本のＩ／Ｏ信号線６１４はモジュール６０４の
１本の信号線６１０と接続されているが、「フォーク領
域」６２０はＩＣと別の接触を行うこともできる。

【００３２】勿論、フォーク領域のレイアウトには、非
常に多くの変形例が可能である。電気力学的理由のた
め、フォーク領域を表面６０５に近接させるのが有利で
あるが、そうすれば、例えば、信号の反射量が削減され
る。更に、外部チップ・モジュール面６０６上で共通の
外部線を共有するため、ＩＣ６０７の何本の線をドッテ
ィングしてもよい。本発明のテスト方法のために、モジ
ュール６０４上の１つのフォーク領域の全ての線をＩＣ
の１つのＩ／Ｏセルの信号線とドッティング、即ち接続
する必要はない。図６のケースａ）の場合、線６１１、
６１２、６１３の内の２本のみがテストすべき集積回路
の信号線に接続されてもよい。その場合、３番目の線は
使用されない。この事実は、テスト手順に何らの否定的
なインパクトを及ぼすものではない。モジュールのどの
線をＩＣの対応する線とドッティングするかは、集積回
路のピンの配置（フットプリント）によって決まる。こ
の背景に基づいて、６１１、６１２、６１３、６０９、
６１０、６１５のような過剰な数の可能な接続線を提供
するフォーク領域を有するモジュールを設けることが可
能になり、それにより１種類のＩＣだけでなく複数のＩ
Ｃの完全なファミリーをサポートすることができる。こ
のようなモジュール６０４は、多数の異なったＩＣを保
持することのできる柔軟で普遍的なフットプリントを有
する一般化されたモジュールとして使用するのに適した
ものとなる。

【００３３】２．３ ＩＣとそのＩ／Ｏセルの分析 上の説明によれば、テストすべきＩＣのＩ／Ｏセルの各
サブグループは、チップを保持するチップ・モジュール
（即ちＳＣＭ）の外部に関して、１つのＩ／Ｏ接続とし
てモデル化されている。従って、明確なテスト結果を得
るためには、本発明のテスト方法は、個々のテスト目標
に応じて、個々のサブグループのＩ／Ｏセルのテストに
関連するサブセットを付勢し、残りのＩ／Ｏセルを消勢
する制御ステップを必要とする。前に我々は、この説明
（発明ではない）はＩＣのＩ／Ｏセルに関連するテスト
に限定することを強調した。我々の以前の立場を反復す
れば、我々は、このテスト方法自身はＩＣの内部システ
ム・ロジックのテストにも使用することができることを
指摘する。Ｉ／Ｏセルのテストに関しては、２つのテス
ト様式を識別しなければならない。 ◆Ｉ／Ｏセルの出力挙動に関する出力テスト・モード ◆Ｉ／Ｏセルの入力挙動に関する入力テスト・モード 勿論、Ｉ／Ｏセルは、それがチップ内で動作している全
てのモードでテストしなければならない。

【００３４】テスト方法に関する説明は、１個のサブグ
ループのみに絞って行う。ＩＣのＩ／Ｏセルの他の全て
のサブグループも同様な手順でテストしなければならな
い。この点で２つの代替的なアプローチが可能である。
即ち、全てのサブグループを並列にテストして分析する
か、またはこれらを、より長いテスト時間を必要とする
が、直列にテストするかである。また、このテスト方法
によって、幾つかのＩ／Ｏセルを入力テスト・モードで
テストし、一方他を出力テスト・モードでテストするこ
とができる。

【００３５】２．３．１ 出力テスト Ｉ／Ｏセルのサブグループの出力テスト・モードの説明
から始めると、最初のテスト・ステップで特定のテスト
・パターンをテスト・ラッチに格納することが必要であ
る。そのステップの目的は、多岐にわたっている。１つ
の理由は、ＢＩＤＩに入力する一定の制御した信号パタ
ーンを発生することである。他の理由は、テスト・ラッ
チを制御した既知の状態にリセットし、後でＩ／Ｏセル
が受け取ってテスト・ラッチに格納したデータ４１１、
４２１、４３１を正確に判定することを可能にすること
である。もしテスト・ラッチを本発明の好適な実施例の
ケースのようにＢＳアーキテクチャに基づく走査設計ア
ーキテクチャに従って実施すれば、テスト・パターン
は、１１０のような走査経路に沿ってテスト・パターン
を直列にテスト・ラッチにシフトすることによって容易
にシフト・テスト・ラッチに格納することができる。図
４に関して、これは、特定の信号テスト・パターンを
「データ・イン」線４１０、４２０、４３０、「受信デ
ータ」線４１１、４２１、４３１及び「ＨＺ制御」線４
１２、４２２、４３２に於いて入手することができるこ
とを意味している。

【００３６】この出力テスト・モードでは、人々は同一
のサブグループの種々のＩ／Ｏセルの応答４０５乃至４
０７の干渉を回避することに関心を抱くが、これはこれ
らの信号がテスト環境のレベルでは単一の共通信号４０
８であると解釈されているからである。従って、可制御
性及び可観測性の理由から、テスト方法は、確実にサブ
グループのＩ／Ｏセルの正確に定義されたサブセットの
みが付勢され、且つその特定のサブグループの残りのＩ
／Ｏセルが消勢されるようにしなければならない。この
ような状況においてのみ、いずれのＩ／Ｏセルがテスト
環境で検出された信号４０８に対して責任を負っている
かを推定することができる。標準的な状況では、このこ
とは、１つのＩ／Ｏセルのみが付勢され、従ってテスト
の結果得られた出力信号４０８がこの特定のＩ／Ｏセル
のものであると識別できることを意味する。一方、１つ
だけでなく複数のＩ／Ｏセルのサブセットを付勢するこ
とのできるテストの状況も可能である。

【００３７】出力テスト・モードでは、付勢はＢＩＤＩ
のドライバ３０１をイネーブルすることを意味し、一方
消勢はドライバ３０１をディスエーブルし従ってレシー
バ３０２のレベルで動作することを意味する。このテス
ト方法の次のステップであるサブグループのＩ／Ｏセル
の付勢／消勢は、個々のＩ／Ｏセルの「ＨＺ制御」信号
を使用することによって容易に達成することができる。
「ＨＺ制御」信号４１２、４２２、４３２を単純にイネ
ーブルまたはディスエーブルすることによって、ＢＩＤ
Ｉ４０１、４０２、４０３を付勢し（ドライブ・モード
で動作する）または消勢（レシーバ・モードで動作す
る）することができる。Ｉ／Ｏセルの付勢／消勢に「Ｈ
Ｚ制御」入力信号を使用すると、興味のある効果が達成
される。このアプローチによって、テスト・ラッチに既
に格納したテスト・パターンによって付勢／消勢の状態
を制御することが可能になる。このアプローチによって
最も粗いレベル（個々のＩ／Ｏセルに基づく）での付勢
／消勢制御が可能になることは注目すべきことである。
出力テスト・モードに於けるテスト方法を更に拡張する
と、消勢したＩ／Ｏセルがレシーバとして動作するとい
う事実を使用して付勢したＩ／Ｏセルの発生した出力信
号４０８を消勢したＩ／Ｏセルの入力として使用するこ
とができ、従って消勢したＩ／Ｏセルのレシーバ３０２
のテストを付勢したＩ／Ｏセルのドライバ３０１と共に
行うことができる。

【００３８】Ｉ／Ｏセルの必要な処理動作の後、動作結
果をテスト方法の次のステップで分析する。このテスト
方法の出力テスト・モードの間、サブグループが発生し
テスト環境のテスト・ヘッドが受け取った出力信号４０
８は、欠陥の無いＩ／Ｏセルの予期される結果と比較し
なければならない。サブグループのテスト・サイクルの
後、テスト・ラッチ内に格納した結果テスト・パターン
は、オプションとしてＩＣの外部に転送しなければなら
ない。例えば、消勢したＩ／Ｏセルを上で概説したよう
にそれらのレシーバ３０２に関してテストする状態で
は、この結果テスト・パターン分析は重要である。前述
のように、もしテスト・ラッチをＢＳアーキテクチャに
基づく本発明の好適な実施例の場合と同様に走査設計ア
ーキテクチャに従って実施するなら、結果テスト・パタ
ーンは、１１０のような走査経路に沿ってテスト・ラッ
チから直列にシフトすることによって容易にチップ及び
ＳＣＭの外部に転送することができる。このテスト方法
の次のステップでは付勢した同じＩ／Ｏセルを他の可能
なテスト・パターンでテストすることができる。同様
に、テスト方法の次のステップでは、全ての先行するテ
ストのステップを、サブグループ内の付勢／消勢パター
ンを変更することによってテストを必要とする他の全て
のＩ／Ｏセルに対して反復することができる。

【００３９】２．３．２ 入力テスト Ｉ／Ｏセルのサブグループの入力テスト・モードの説明
に進んで、最初のテスト・ステップで特定のテスト・パ
ターンをテスト・ラッチに格納することが必要である。
このステップの目的は、多岐にわたっている。１つの理
由は、一定の制御した信号パターンを発生することであ
り、これはＢＩＤＩに入力する。他の理由は、テスト・
ラッチを制御した既知の状態にリセットすることであ
り、これによって、後でＩ／Ｏセルが受け取ってテスト
・ラッチに格納したデータ４１１、４２１、４３１を正
確に判定することができる。もしテスト・ラッチをＢＳ
アーキテクチャに基づく本発明の好適な実施例の場合と
同様に走査設計アーキテクチャに従って実施するなら、
テスト・パターンは、１１０のような走査経路に沿って
テスト・ラッチ内に直列にシフトすることによって容易
にシフト・テスト・ラッチ内に格納することができる。
図４に関して、これは、特定の信号テスト・パターンを
「データ・イン」線４１０、４２０、４３０、「受信デ
ータ」線４１１、４２１、４３１及び「ＨＺ制御」線４
１２、４２２、４３２に於いて入手することができるこ
とを意味している。このテスト・ステップは、出力テス
ト・モードの類似のステップに対応している。

【００４０】外部入力信号はサブグループのＩ／Ｏセル
によって処理しなければならないので、このような信号
は、テスト方法の次のステップに於いて信号線４０８に
沿ってテスト・ヘッドを介してテスト環境から供給しな
ければならない。この入力テスト・モードでは、全ての
Ｉ／Ｏセルが同一の外部入力信号４０８を受け取るの
で、種々のＩ／Ｏセルの応答が干渉する可能性があると
いう危険は存在しない。従って、このテスト方法の可制
御性及び可観測性の理由のため、少なくとも標準的なケ
ースでは、サブグループ内の全てのＩ／Ｏセルを付勢す
れば十分である。入力テスト・モードでは、付勢はＢＩ
ＤＩのドライバ３０１をディスエーブルし、従ってレシ
ーバ３０２のレベルで動作させるという意味を有してい
る。一方、Ｉ／Ｏセルのサブセットのみを付勢し、残り
を消勢するというテスト状況が可能である。テスト方法
の次のステップであるサブグループのＩ／Ｏセルの付勢
／消勢は、個々のＩ／Ｏセルの「ＨＺ制御」信号を使用
することによって容易に達成することができる。単に
「ＨＺ制御」信号４１２、４２２、４３２を使用するこ
とによって、ＢＩＤＩ４０１、４０２、４０３を付勢す
ることができる（レシーバ・モードでの動作）。Ｉ／Ｏ
セルの付勢／消勢に「ＨＺ制御」入力信号を使用する
と、興味のある効果が達成される。このアプローチによ
って、テスト・ラッチに既に格納したテスト・パターン
によって付勢／消勢の状態を制御することが可能にな
る。このアプローチによって最も粗いレベル（個々のＩ
／Ｏセルに基づく）での付勢／消勢制御が可能になるこ
とは注目すべきことである。Ｉ／Ｏセルの必要な処理動
作の後、動作結果をテスト方法の次のステップで分析す
る。サブグループのテスト・サイクルの後にテスト・ラ
ッチ内に格納した結果テスト・パターンは、ＩＣの外部
に転送して予期される結果パターンと比較しなければな
らない。前述のように、もしテスト・ラッチをＢＳアー
キテクチャに基づく本発明の好適な実施例の場合と同様
に走査設計アーキテクチャに従って実施するなら、結果
テスト・パターンは、１１０のような走査経路に沿って
テスト・ラッチから直列にシフトすることによって容易
にチップ及びＳＣＭの外部に転送することができる。テ
スト方法の次のステップでは、付勢した同じＩ／Ｏセル
を、他の可能な外部信号パターン４０８でテストするこ
とができる。同様に、テスト方法の次のステップでは全
ての先行するテストのステップを、サブグループ内の付
勢／消勢パターンを変更することによってテストを必要
とする他の全てのＩ／Ｏセルに対して反復することがで
きる。

【００４１】２．４ Ｉ／Ｏセルの付勢／消勢に対する
他のアプローチ 通常、ＢＩＤＩは、別の入力信号、いわゆる「ドライバ
禁止（ＤＩ）」信号線を提供する。ＤＩ信号によって、
ＢＩＤＩのドライバ３０１をブロックする、即ち、消勢
することができる。従って、このＤＩ信号を使用するこ
とによって、ＢＩＤＩをドライバ動作モード及びレシー
バ動作モードの間で切り替えることができる。本発明
は、このテスト方法に於けるＩ／Ｏセルの付勢／消勢ス
テップのためにＢＩＤＩのＤＩのコンセプトを使用する
ことを提案している。

【００４２】Ｉ／Ｏセルの最大のサブグループは「Ｌ
個」の構成要素（標準のケースでは、全てのサブグルー
プは同数のＩ／Ｏセルの構成要素を含んでいるが、これ
は本発明の要求するものではない）を包含していると仮
定すれば、ＤＩ信号を使用してＢＩＤＩの付勢／消勢制
御を、■必要なＤＩ信号を転送するｎ本の制御信号線を
追加することによって、■これらの各制御信号線が各サ
ブグループの多くても１個のＩ／ＯセルのＤＩ入力に接
続され、Ｉ／Ｏセルのいずれも「Ｌ」本の制御信号線の
内の２本以上と接続されないように、これらの制御信号
線を接続することによって、行うことができる。「Ｌ」
本の制御信号線に基づいて全てのサブグループ内の全て
のＩ／Ｏセルの付勢／消勢状態を制御することがこの接
続によって、可能になる。

【００４３】前の章で提案したＢＩＤＩの「ＨＺ制御」
入力信号の使用に基づく付勢／消勢制御機構と比較し
て、この新しいアプローチでは更に相違点が生じる。こ
の新しいＤＩによるアプローチでは、Ｉ／Ｏセルの付勢
／消勢ステップをテスト・ラッチにテスト・パターンを
ロードすることから独立して実行することができ、また
これはテスト・ラッチの内容によって影響されない。更
に、別の制御信号線がテスト環境から外部にアクセス可
能であることが要求される。最後に、このＤＩによるア
プローチはＨＺによるアプローチ程粗くないが、その理
由は、一般的に、各制御信号線が幾つかのＩ／Ｏセル
（各サブグループに於いて多くても１個のＩ／Ｏセル）
の付勢／消勢状態を同時に制御するからである。

【００４４】図５は、ＤＩによるアプローチの１例を示
す。Ｉ／ＯセルのＭ個のサブグループ５０１乃至５０２
を、ＤＩ信号を設定して制御するものと仮定する。各サ
ブグループ内で、図５の例は「Ｌ」個のＩ／Ｏセル５１
１乃至５１３と５２１乃至５２３を示す。上の説明によ
れば、「Ｌ」本の新しい外部にアクセス可能な制御信号
線５３１乃至５３３が導入されている。各制御信号線は
全てのサブグループの正確に１個のＩ／ＯセルのＤＩ入
力に接続され、これによっていずれのＩ／Ｏセルも正確
に２本以上の制御信号と接続されないことを保証してい
る。第１制御信号線５３１は、サブグループ５０２のＩ
／Ｏセル５２１からサブグループ５０１のＩ／Ｏセル５
１１迄のＤＩ入力と接続する。第２制御信号線５３２
は、サブグループ５０２のＩ／Ｏセル５２２からサブグ
ループ５０１のＩ／Ｏセル５１２迄のＤＩ入力と接続す
る。最後に、ｎ番目の制御信号線５３３は、サブグルー
プ５０２のＩ／Ｏセル５２３からサブグループ５０１の
Ｉ／Ｏセル５１３迄のＤＩ入力と接続する。明らかに、
この構成では、各サブグループ５０１乃至５０２に於い
て「Ｌ」個の制御信号５３１乃至５３３の各々によって
正確に１個のＩ／Ｏセルを同時に制御することができ
る。各サブグループでは、全ての可能なＩ／Ｏセルの付
勢／消勢パターンは、調整することができる。 頭字語 ＢＩＤＩ 双方向ドライバ／レシーバのＩ／Ｏセル ＢＳ 境界走査 ＤＩ ドライバ禁止 ＨＺ 高インピーダンス ＩＣ 集積回路 Ｉ／Ｏ 入出力 ＭＣＭ 多重チップ・モジュール ＳＣＭ 単一チップ・モジュール ＳＲ 走査レジスタ ＳＲＬ シフト・レジスタ・ラッチ

【００４５】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）テストすべきＭ本の信号線をサポートするチップ
・モジュールに埋め込んだＮ本のＩ／Ｏ信号線を有する
少なくとも１つの集積回路をテストするテスト方法であ
って、上記集積回路は、テスト・ラッチと、上記テスト
・ラッチを介して上記集積回路の内部構造とつながって
いるＮ個のＩ／Ｏセルとを有し、上記テスト方法は、上
記Ｎ本のＩ／Ｏ信号線をＭ個までのサブグループにグル
ープ化するステップと、上記サブグループの各々を上記
チップ・モジュールの上記Ｍ本のＩ／Ｏ信号線の１つと
接続するステップと、上記集積回路を分析するステップ
とを有し、上記分析するステップは、テスト・パターン
を上記テスト・ラッチに格納するか、またはテスト信号
を１本以上のＩ／Ｏ信号線に供給する格納サブステップ
と、上記サブグループの各々の中でＩ／Ｏセルの１つの
サブセットを付勢し、残りのＩ／Ｏセルを消勢する付勢
−消勢サブステップと、付勢したＩ／Ｏセルを介して上
記テスト・パターンを伝達した後、上記チップ・モジュ
ールの上記Ｉ／Ｏ信号線に受け取った信号を予期した信
号と比較するか、または上記テスト・ラッチ内の結果の
テスト・パターンを予期した結果テスト・パターンと比
較する比較サブステップ、とを含むことを特徴とするテ
スト方法。 （２）上記Ｉ／Ｏセルの全てをカバーするように変更可
能なテスト・パターンによって上記分析するステップを
反復することを特徴とする上記（１）記載のテスト方
法。 （３）上記付勢−消勢サブステップは、出力挙動を分析
すべきサブグループの各々の中で１つのＩ／Ｏセルだけ
を付勢し、残りのＩ／Ｏセルを消勢することを特徴とす
る上記（１）または（２）記載のテスト方法。 （４）上記付勢−消勢サブステップは、入力挙動を分析
すべきサブグループの各々の中で上記Ｉ／Ｏセルの任意
のサブセットを付勢し、残りのＩ／Ｏセルを消勢するこ
とを特徴とする上記（１）、（２）または（３）記載の
テスト方法。 （５）上記Ｉ／Ｏセルの付勢及び消勢が上記テスト・ラ
ッチによって制御されることを特徴とする上記（１）乃
至（４）のいずれかに記載のテスト方法。 （６）上記Ｉ／Ｏセルの少なくとも１つはその付勢−消
勢を高インピーダンス信号によって制御することのでき
る双方向Ｉ／Ｏセルであることを特徴とする上記（１）
乃至（５）のいずれかに記載のテスト方法。 （７）上記Ｉ／Ｏセルの少なくとも１つはその付勢−消
勢をドライバ禁止信号によって制御することのできる双
方向Ｉ／Ｏセルであり、上記サブグループの各々におい
て上記ドライバ禁止信号によって制御可能なＩ／Ｏセル
は多くても１つであることを特徴とする上記（１）乃至
（５）のいずれかに記載のテスト方法。 （８）Ｎ本の集積回路Ｉ／Ｏ信号線を有する少なくとも
１つの集積回路（６０７）を保持するチップ・モジュー
ル（６０４）であって、上記集積回路を当該チップ・モ
ジュールに接続するのに使用するＰ本（ＰはＮ以上）の
チップ・モジュール内部Ｉ／Ｏ信号線を有し内部チップ
・モジュール面（６０５）と、当該チップ・モジュール
及び上記集積回路を外部環境に接続するのに使用するＭ
本のチップ・モジュール外部Ｉ／Ｏ信号線を有する外部
チップ・モジュール面（６０６）と、上記外部チップ・
モジュール面及及び上記内部チップ・モジュール面の間
に設けた接続であって、上記Ｍ本のチップ・モジュール
外部Ｉ／Ｏ信号線の各々を上記Ｐ本のチップ・モジュー
ル内部Ｉ／Ｏ信号線の内の１本または複数本に接続する
配線と、上記Ｎ本のＩ／Ｏ信号線と上記Ｐ本のチップ・
モジュール内部Ｉ／Ｏ信号線のサブセット間の接続部で
あって、上記Ｎ本のＩ／Ｏ信号線をサブグループにグル
ープ化し、上記サブグループの各々は同一のチップ・モ
ジュール外部Ｉ／Ｏ信号線と接続された集積回路Ｉ／Ｏ
信号線によって構成する接続部と、を有することをこと
を特徴とするチップ・モジュール（６０４）。 （９）上記内部チップ・モジュール面（６０５）上に上
記Ｐ本のチップ・モジュール内部Ｉ／Ｏ信号線を配設す
ることによって、多数の異なった種類の集積回路に対す
る接続をサポートすることを特徴とする上記（８）記載
のチップ・モジュール。

【図面の簡単な説明】

【図１】図１は、境界走査アーキテクチャーによるＩ／
Ｏセル、テスト・セル及び内部システム・ロジックの概
略組織を示す図である。

【図２】図２は、ＩＣ上の双方向ドライバ／レシーバの
Ｉ／Ｏセル（ＢＩＤＩ）の全体構造を示す図である。

【図３】図３は、ＢＩＤＩをこのＢＩＤＩの対応するテ
スト・ラッチと結合したサブ回路のより詳細を示す。

【図４】図４は、ＢＩＤＩのサブグールプを構築するプ
ロセスを模式的に示す図であり、ここでこれらのサブグ
ループはドット化し、これらの付勢／消勢状態はＨＣ制
御信号によって制御する。

【図５】図５は、ＢＩＤＩのサブグールプを構築するプ
ロセスを模式的に示す図であり、ここでこれらのサブグ
ループはドット化し、これらの付勢／消勢状態は別個の
駆動禁止（ＤＩ）信号によって制御する。

【図６】図６は、好適な実施例に従ってチップ・モジュ
ールに埋め込んだＩＣを模式的に示す。

【符号の説明】

１００ ＩＣ １０１ 内部システム・ロジック １０２−１０７ 境界走査レジスタ（ＢＳセル） １１２ システム出力セル １１３ ３状態システム出力セル １１４ 双方向制御Ｉ／Ｏセル ２００ ＢＩＤＩ ２０１ 共通Ｉ／Ｏ線 ２０４ 高インピーダンス（ＨＺ）制御 ３０１ ドライバ ３０２ レシーバ ３０３−３０５ テスト・ラッチ ４０１−４０３ ＢＩＤＩ ４１０、４２０、４３０ データ・イン線 ４１１、４２１、４３１ 受信データ線 ４１２、４２２、４３２ ＨＺ制御線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベルント・ガルベン ドイツ連邦共和国 デー−71101 シェー ナイヒ ドナウシヴァーベンシュトラッセ 13 (72)発明者 ドクトール・フベルト・ハルラー ドイツ連邦共和国 デー−71101 シェー ナイヒ リルケヴェーク 18 (72)発明者 エリッヒ・クリンク ドイツ連邦共和国 デー−71101 シェー ナイヒ レッシングシュトラッセ 16 (72)発明者 ディーター・ヴェンデル ドイツ連邦共和国 デー−71101 シェー ナイヒ フラウ・ヘルダーリンヴェーク 21

Claims (9)

【特許請求の範囲】
1. 【請求項１】テストすべきＭ本の信号線をサポートする
   チップ・モジュールに埋め込んだＮ本のＩ／Ｏ信号線を
   有する少なくとも１つの集積回路をテストするテスト方
   法であって、上記集積回路は、 テスト・ラッチと、 上記テスト・ラッチを介して上記集積回路の内部構造と
   つながっているＮ個のＩ／Ｏセルとを有し、 上記テスト方法は、 上記Ｎ本のＩ／Ｏ信号線をＭ個までのサブグループにグ
   ループ化するステップと、 上記サブグループの各々を上記チップ・モジュールの上
   記Ｍ本のＩ／Ｏ信号線の１つと接続するステップと、 上記集積回路を分析するステップとを有し、 上記分析するステップは、 テスト・パターンを上記テスト・ラッチに格納するか、
   またはテスト信号を１本以上のＩ／Ｏ信号線に供給する
   格納サブステップと、 上記サブグループの各々の中でＩ／Ｏセルの１つのサブ
   セットを付勢し、残りのＩ／Ｏセルを消勢する付勢−消
   勢サブステップと、 付勢したＩ／Ｏセルを介して上記テスト・パターンを伝
   達した後、上記チップ・モジュールの上記Ｉ／Ｏ信号線
   に受け取った信号を予期した信号と比較するか、または
   上記テスト・ラッチ内の結果のテスト・パターンを予期
   した結果テスト・パターンと比較する比較サブステッ
   プ、 とを含むことを特徴とするテスト方法。
2. 【請求項２】上記Ｉ／Ｏセルの全てをカバーするように
   変更可能なテスト・パターンによって上記分析するステ
   ップを反復することを特徴とする請求項１記載のテスト
   方法。
3. 【請求項３】上記付勢−消勢サブステップは、出力挙動
   を分析すべきサブグループの各々の中で１つのＩ／Ｏセ
   ルだけを付勢し、残りのＩ／Ｏセルを消勢することを特
   徴とする請求項１または２記載のテスト方法。
4. 【請求項４】上記付勢−消勢サブステップは、入力挙動
   を分析すべきサブグループの各々の中で上記Ｉ／Ｏセル
   の任意のサブセットを付勢し、残りのＩ／Ｏセルを消勢
   することを特徴とする請求項１、２または３記載のテス
   ト方法。
5. 【請求項５】上記Ｉ／Ｏセルの付勢及び消勢が上記テス
   ト・ラッチによって制御されることを特徴とする請求項
   １乃至４のいずれかに記載のテスト方法。
6. 【請求項６】上記Ｉ／Ｏセルの少なくとも１つはその付
   勢−消勢を高インピーダンス信号によって制御すること
   のできる双方向Ｉ／Ｏセルであることを特徴とする請求
   項１乃至５のいずれかに記載のテスト方法。
7. 【請求項７】上記Ｉ／Ｏセルの少なくとも１つはその付
   勢−消勢をドライバ禁止信号によって制御することので
   きる双方向Ｉ／Ｏセルであり、 上記サブグループの各々において上記ドライバ禁止信号
   によって制御可能なＩ／Ｏセルは多くても１つであるこ
   とを特徴とする請求項１乃至５のいずれかに記載のテス
   ト方法。
8. 【請求項８】Ｎ本の集積回路Ｉ／Ｏ信号線を有する少な
   くとも１つの集積回路（６０７）を保持するチップ・モ
   ジュール（６０４）であって、 上記集積回路を当該チップ・モジュールに接続するのに
   使用するＰ本（ＰはＮ以上）のチップ・モジュール内部
   Ｉ／Ｏ信号線を有し内部チップ・モジュール面（６０
   ５）と、 当該チップ・モジュール及び上記集積回路を外部環境に
   接続するのに使用するＭ本のチップ・モジュール外部Ｉ
   ／Ｏ信号線を有する外部チップ・モジュール面（６０
   ６）と、 上記外部チップ・モジュール面及及び上記内部チップ・
   モジュール面の間に設けた接続であって、上記Ｍ本のチ
   ップ・モジュール外部Ｉ／Ｏ信号線の各々を上記Ｐ本の
   チップ・モジュール内部Ｉ／Ｏ信号線の内の１本または
   複数本に接続する配線と、 上記Ｎ本のＩ／Ｏ信号線と上記Ｐ本のチップ・モジュー
   ル内部Ｉ／Ｏ信号線のサブセット間の接続部であって、
   上記Ｎ本のＩ／Ｏ信号線をサブグループにグループ化
   し、上記サブグループの各々は同一のチップ・モジュー
   ル外部Ｉ／Ｏ信号線と接続された集積回路Ｉ／Ｏ信号線
   によって構成する接続部と、 を有することをことを特徴とするチップ・モジュール
   （６０４）。
9. 【請求項９】上記内部チップ・モジュール面（６０５）
   上に上記Ｐ本のチップ・モジュール内部Ｉ／Ｏ信号線を
   配設することによって、多数の異なった種類の集積回路
   に対する接続をサポートすることを特徴とする請求項８
   記載のチップ・モジュール。