JPH1013316A - フェージング等化装置 - Google Patents
フェージング等化装置Info
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- JPH1013316A JPH1013316A JP16486296A JP16486296A JPH1013316A JP H1013316 A JPH1013316 A JP H1013316A JP 16486296 A JP16486296 A JP 16486296A JP 16486296 A JP16486296 A JP 16486296A JP H1013316 A JPH1013316 A JP H1013316A
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Abstract
(57)【要約】
【課題】 非最小位相推移形フェージングは遅延特性を
等化できないという課題があった。 【解決手段】 減算器から出力された信号を遅延させる
第１の遅延器と、第１の遅延器から出力された信号を増
幅して出力する第１の振幅調整器と、第１の振幅調整器
から出力された信号をＮ系統に分配させる分配器と、分
配されたＮ系統の信号を遅延調整信号の値に２ｉを掛け
た値が示す遅延量だけ遅延させる第２の遅延器と、第２
の遅延器から出力された信号を振幅調整信号の値を２ｉ
乗した値に基づいた増幅度で増幅する第２の振幅調整器
と、第２の振幅調整器の出力信号を合成する合成器とを
具備するものである。
等化できないという課題があった。 【解決手段】 減算器から出力された信号を遅延させる
第１の遅延器と、第１の遅延器から出力された信号を増
幅して出力する第１の振幅調整器と、第１の振幅調整器
から出力された信号をＮ系統に分配させる分配器と、分
配されたＮ系統の信号を遅延調整信号の値に２ｉを掛け
た値が示す遅延量だけ遅延させる第２の遅延器と、第２
の遅延器から出力された信号を振幅調整信号の値を２ｉ
乗した値に基づいた増幅度で増幅する第２の振幅調整器
と、第２の振幅調整器の出力信号を合成する合成器とを
具備するものである。
Description
【０００１】
【発明の属する技術分野】この発明は、無線伝送路で発
生する選択性フェージングを等化して受信信号の周波数
特性を平坦化するフェージング等化装置に関するもので
ある。
生する選択性フェージングを等化して受信信号の周波数
特性を平坦化するフェージング等化装置に関するもので
ある。
【０００２】
【従来の技術】一般に電波は回折、反射、散乱等によっ
て多重に伝送路が発生するなどのために多数の電波が干
渉しあってフェージングを発生する。特に周波数ごとに
異なるフェージング現象を引き起こすフェージングを特
に選択性フェージングという。
て多重に伝送路が発生するなどのために多数の電波が干
渉しあってフェージングを発生する。特に周波数ごとに
異なるフェージング現象を引き起こすフェージングを特
に選択性フェージングという。
【０００３】図６は従来の選択性のフェージングを等化
するフェージング等化器の構成を示す回路図である。図
において、１０は受信信号の入力端子、２０は可変共振
素子を用いて受信信号の等化を行う等化部、３０は等化
部２０の出力信号のうち、特定の３つの周波数ｆ1 、ｆ
2 、ｆ3 （ｆ1 ＜ｆ2 ＜ｆ3 ）の成分をそれぞれ通過さ
せる帯域通過フィルタ、４０は帯域通過フィルタ３０が
出力した信号をそれぞれ検波して３つのレベル信号を出
力する検波器、５０は３つのレベル信号に基づいて等化
部２０を制御する制御部、６０は出力端子をそれぞれ示
している。
するフェージング等化器の構成を示す回路図である。図
において、１０は受信信号の入力端子、２０は可変共振
素子を用いて受信信号の等化を行う等化部、３０は等化
部２０の出力信号のうち、特定の３つの周波数ｆ1 、ｆ
2 、ｆ3 （ｆ1 ＜ｆ2 ＜ｆ3 ）の成分をそれぞれ通過さ
せる帯域通過フィルタ、４０は帯域通過フィルタ３０が
出力した信号をそれぞれ検波して３つのレベル信号を出
力する検波器、５０は３つのレベル信号に基づいて等化
部２０を制御する制御部、６０は出力端子をそれぞれ示
している。
【０００４】なお、等化部２０は、可変抵抗素子２１
と、誘導素子２２ａおよび容量素子２２ｂからなる共振
器２２と、可変容量素子２３とを有している。さらに制
御部５０は検波器４０が出力する３つのレベル信号に基
づいて等化部２０の可変抵抗素子２１の抵抗値を制御す
るための抵抗制御信号ＲＳと、等化部２０の可変容量素
子２３の容量値を制御するための容量制御信号ＣＳとを
生成して等化部２０に供給するように構成されている。
と、誘導素子２２ａおよび容量素子２２ｂからなる共振
器２２と、可変容量素子２３とを有している。さらに制
御部５０は検波器４０が出力する３つのレベル信号に基
づいて等化部２０の可変抵抗素子２１の抵抗値を制御す
るための抵抗制御信号ＲＳと、等化部２０の可変容量素
子２３の容量値を制御するための容量制御信号ＣＳとを
生成して等化部２０に供給するように構成されている。
【０００５】次に動作について説明する。選択性フェー
ジングによる伝搬路歪みを受けた受信信号は、帯域阻止
濾波回路の特性が重畳された周波数特性を有している。
周波数特性に歪みを持つこのような信号は、可変共振回
路によって等化することができる。図６に示したフェー
ジング等化器は、このような考え方に基づいて構成され
たもので、可変共振回路が有する帯域通過濾波特性の中
心周波数及び尖鋭度を自動制御し、歪みを受けた受信信
号の帯域阻止濾波特性を補正して周波数特性を平坦化す
るものである。
ジングによる伝搬路歪みを受けた受信信号は、帯域阻止
濾波回路の特性が重畳された周波数特性を有している。
周波数特性に歪みを持つこのような信号は、可変共振回
路によって等化することができる。図６に示したフェー
ジング等化器は、このような考え方に基づいて構成され
たもので、可変共振回路が有する帯域通過濾波特性の中
心周波数及び尖鋭度を自動制御し、歪みを受けた受信信
号の帯域阻止濾波特性を補正して周波数特性を平坦化す
るものである。
【０００６】まず、送信側から出力され、空間を伝搬し
てきた電波に対応する受信信号が入力端子１０から入力
される。一方、出力端子６０に設けられた帯域通過フィ
ルタ３０は等化部２０の出力信号に含まれている周波数
成分のうち、特定の３つの周波数ｆ1 、ｆ2 、ｆ3 の各
成分を抽出する。すなわち、受信信号の周波数特性の歪
みを３つの周波数ｆ1 、ｆ2 、ｆ3 において監視する。
帯域通過フィルタ３０が抽出した周波数ｆ1 、ｆ2 、ｆ
3 の各信号成分は、それぞれ検波器４０でそれらの振幅
レベル信号に比例した直流信号として出力される。
てきた電波に対応する受信信号が入力端子１０から入力
される。一方、出力端子６０に設けられた帯域通過フィ
ルタ３０は等化部２０の出力信号に含まれている周波数
成分のうち、特定の３つの周波数ｆ1 、ｆ2 、ｆ3 の各
成分を抽出する。すなわち、受信信号の周波数特性の歪
みを３つの周波数ｆ1 、ｆ2 、ｆ3 において監視する。
帯域通過フィルタ３０が抽出した周波数ｆ1 、ｆ2 、ｆ
3 の各信号成分は、それぞれ検波器４０でそれらの振幅
レベル信号に比例した直流信号として出力される。
【０００７】次に、制御部５０は検出された３つのレベ
ル信号から３つの周波数ｆ1 、ｆ2、ｆ3 におけるレベ
ルの大小関係から可変共振回路の中心周波数及び尖鋭度
を決定する。制御部５０は中心周波数及び尖鋭度が、決
定した値となるように可変抵抗素子２１に対して抵抗制
御信号ＲＳを、また、可変容量素子２３に対しては容量
制御信号ＣＳを出力する。可変抵抗素子２１は抵抗制御
信号ＲＳに応じて抵抗値を変えて可変共振回路の尖鋭度
を変化させる。一方、可変容量素子２３は容量制御信号
ＣＳに応じて容量値を変えて可変共振回路の中心周波数
を変化させる。
ル信号から３つの周波数ｆ1 、ｆ2、ｆ3 におけるレベ
ルの大小関係から可変共振回路の中心周波数及び尖鋭度
を決定する。制御部５０は中心周波数及び尖鋭度が、決
定した値となるように可変抵抗素子２１に対して抵抗制
御信号ＲＳを、また、可変容量素子２３に対しては容量
制御信号ＣＳを出力する。可変抵抗素子２１は抵抗制御
信号ＲＳに応じて抵抗値を変えて可変共振回路の尖鋭度
を変化させる。一方、可変容量素子２３は容量制御信号
ＣＳに応じて容量値を変えて可変共振回路の中心周波数
を変化させる。
【０００８】ここで、選択性フェージングについて簡単
に説明する。一般には、選択性フェージングは、２波干
渉フェージングで表現することができる。直接波を
に説明する。一般には、選択性フェージングは、２波干
渉フェージングで表現することができる。直接波を
【数１】 多重反射波を
【数２】 とすると、合成波は、
【数３】 となる。ここで、τは直接波と多重反射波との伝搬遅延
時間差であり、ρは直接波と多重反射波との振幅比（Ｒ
／Ｄ）である。
時間差であり、ρは直接波と多重反射波との振幅比（Ｒ
／Ｄ）である。
【０００９】したがって、伝搬路の振幅特性Ａ（ω）、
遅延特性Ｄ（ω）は、
遅延特性Ｄ（ω）は、
【数４】 となる。（式４）および（式５）中のパラメータは時間
的に変動するが、ρが１に近づいた場合には特定の周波
数成分が著しく減衰して選択性フェージングが発生す
る。ρをパラメータとした振幅特性、遅延特性は、ρ＜
１の場合を最小位相推移形フェージングといい、遅延特
性は負になる。また、ρ＞１の場合を非最小位相推移形
フェージングといい、遅延特性は正になり、最小位相推
移形フェージングとは逆の特性となる。共振回路の遅延
特性は正の値となるので、可変共振回路を用いた等化部
２０は最小位相推移形フェージングについては有効に等
化できる。
的に変動するが、ρが１に近づいた場合には特定の周波
数成分が著しく減衰して選択性フェージングが発生す
る。ρをパラメータとした振幅特性、遅延特性は、ρ＜
１の場合を最小位相推移形フェージングといい、遅延特
性は負になる。また、ρ＞１の場合を非最小位相推移形
フェージングといい、遅延特性は正になり、最小位相推
移形フェージングとは逆の特性となる。共振回路の遅延
特性は正の値となるので、可変共振回路を用いた等化部
２０は最小位相推移形フェージングについては有効に等
化できる。
【００１０】なお、以上に述べたフェージング等化器に
関しては、「選択性フェージング用振幅等化器」（電子
通信学会論文誌 ’８２／１，Ｖｏｌ．１，Ｊ６５−
Ｂ，Ｎｏ．１）に類似の記載がある。
関しては、「選択性フェージング用振幅等化器」（電子
通信学会論文誌 ’８２／１，Ｖｏｌ．１，Ｊ６５−
Ｂ，Ｎｏ．１）に類似の記載がある。
【００１１】
【発明が解決しようとする課題】従来のフェージング等
化器は以上のように構成されているので、ρ＜１の最小
位相推移形フェージングについては振幅特性及び遅延特
性を等化できる。しかしながら、ρ＞１の非最小位相推
移形フェージングについては振幅特性は等化できるが、
遅延特性は等化できないという課題があった。
化器は以上のように構成されているので、ρ＜１の最小
位相推移形フェージングについては振幅特性及び遅延特
性を等化できる。しかしながら、ρ＞１の非最小位相推
移形フェージングについては振幅特性は等化できるが、
遅延特性は等化できないという課題があった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、非最小位相推移形フェージングに
ついても振幅特性及び遅延特性の等化を行うことのでき
るフェージング等化装置を得ることを目的とする。
めになされたもので、非最小位相推移形フェージングに
ついても振幅特性及び遅延特性の等化を行うことのでき
るフェージング等化装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】請求項１記載の発明に係
るフェージング等化装置は、入力信号から帰還信号を減
算する減算器と、減算器から出力された信号を遅延調整
信号の値に基づいて遅延させる第１の遅延器と、第１の
遅延器から出力された信号を振幅調整信号の値に基づい
た増幅度で増幅して出力するとともに減算器に帰還信号
として供給する第１の振幅調整器と、第１の振幅調整器
から出力された信号をＮ系統（Ｎは自然数）に分配させ
る分配器と、分配器から分配されたＮ系統の信号をそれ
ぞれ遅延調整信号の値に２ｉ（ｉ＝０、１、．．．、Ｎ
−１）を掛けた値が示す遅延量だけ遅延させるＮ個の第
２の遅延器と、Ｎ個の第２の遅延器から出力された信号
をそれぞれ振幅調整信号の値を２ｉ（ｉ＝０、
１、．．．、Ｎ−１）乗した値に基づいた増幅度で増幅
して出力するＮ個の第２の振幅調整器と、Ｎ個の第２の
振幅調整器の出力信号を合成する合成器とを具備するも
のである。
るフェージング等化装置は、入力信号から帰還信号を減
算する減算器と、減算器から出力された信号を遅延調整
信号の値に基づいて遅延させる第１の遅延器と、第１の
遅延器から出力された信号を振幅調整信号の値に基づい
た増幅度で増幅して出力するとともに減算器に帰還信号
として供給する第１の振幅調整器と、第１の振幅調整器
から出力された信号をＮ系統（Ｎは自然数）に分配させ
る分配器と、分配器から分配されたＮ系統の信号をそれ
ぞれ遅延調整信号の値に２ｉ（ｉ＝０、１、．．．、Ｎ
−１）を掛けた値が示す遅延量だけ遅延させるＮ個の第
２の遅延器と、Ｎ個の第２の遅延器から出力された信号
をそれぞれ振幅調整信号の値を２ｉ（ｉ＝０、
１、．．．、Ｎ−１）乗した値に基づいた増幅度で増幅
して出力するＮ個の第２の振幅調整器と、Ｎ個の第２の
振幅調整器の出力信号を合成する合成器とを具備するも
のである。
【００１４】請求項２記載の発明に係るフェージング等
化装置は、入力信号から帰還信号を減算する減算器と、
減算器から出力された信号を振幅調整信号の値に基づい
た増幅度で増幅する第１の振幅調整器と、第１の振幅調
整器から出力された信号を遅延調整信号の値に基づいて
遅延させて出力するとともに遅延させた信号を減算器に
帰還信号として供給する第１の遅延器と、第１の遅延器
から出力された信号をＮ系統（Ｎは自然数）に分配させ
る分配器と、分配器から分配されたＮ系統の信号をそれ
ぞれ遅延調整信号の値に２ｉ（ｉ＝０、１、．．．、Ｎ
−１）を掛けた値が示す遅延量だけ遅延させるＮ個の第
２の遅延器と、Ｎ個の第２の遅延器から出力された信号
をそれぞれ振幅調整信号の値を２ｉ（ｉ＝０、
１、．．．、Ｎ−１）乗した値に基づいた増幅度で増幅
して出力するＮ個の第２の振幅調整器と、Ｎ個の第２の
振幅調整器の出力信号を合成する合成器とを具備するも
のである。
化装置は、入力信号から帰還信号を減算する減算器と、
減算器から出力された信号を振幅調整信号の値に基づい
た増幅度で増幅する第１の振幅調整器と、第１の振幅調
整器から出力された信号を遅延調整信号の値に基づいて
遅延させて出力するとともに遅延させた信号を減算器に
帰還信号として供給する第１の遅延器と、第１の遅延器
から出力された信号をＮ系統（Ｎは自然数）に分配させ
る分配器と、分配器から分配されたＮ系統の信号をそれ
ぞれ遅延調整信号の値に２ｉ（ｉ＝０、１、．．．、Ｎ
−１）を掛けた値が示す遅延量だけ遅延させるＮ個の第
２の遅延器と、Ｎ個の第２の遅延器から出力された信号
をそれぞれ振幅調整信号の値を２ｉ（ｉ＝０、
１、．．．、Ｎ−１）乗した値に基づいた増幅度で増幅
して出力するＮ個の第２の振幅調整器と、Ｎ個の第２の
振幅調整器の出力信号を合成する合成器とを具備するも
のである。
【００１５】請求項３記載の発明に係るフェージング等
化装置は、入力信号から帰還信号を減算する減算器と、
減算器から出力された信号を遅延調整信号の値に基づい
て遅延させる第１の遅延器と、第１の遅延器から出力さ
れた信号を振幅調整信号の値に基づいた増幅度で増幅し
て出力するとともに減算器に帰還信号として供給する第
１の振幅調整器と、第１の振幅調整器から出力された信
号をＮ系統（Ｎは自然数）に分配させる分配器と、分配
器から分配されたＮ系統の信号をそれぞれ振幅調整信号
の値を２ｉ（ｉ＝０、１、．．．、Ｎ−１）乗した値に
基づいた増幅度で増幅して出力するＮ個の第２の振幅調
整器と、Ｎ個の第２の振幅調整器から出力された信号を
それぞれ遅延調整信号の値に２ｉ（ｉ＝０、
１、．．．、Ｎ−１）を掛けた値が示す遅延量だけ遅延
させるＮ個の第２の遅延器と、Ｎ個の第２の遅延器の出
力信号を合成する合成器とを具備するものである。
化装置は、入力信号から帰還信号を減算する減算器と、
減算器から出力された信号を遅延調整信号の値に基づい
て遅延させる第１の遅延器と、第１の遅延器から出力さ
れた信号を振幅調整信号の値に基づいた増幅度で増幅し
て出力するとともに減算器に帰還信号として供給する第
１の振幅調整器と、第１の振幅調整器から出力された信
号をＮ系統（Ｎは自然数）に分配させる分配器と、分配
器から分配されたＮ系統の信号をそれぞれ振幅調整信号
の値を２ｉ（ｉ＝０、１、．．．、Ｎ−１）乗した値に
基づいた増幅度で増幅して出力するＮ個の第２の振幅調
整器と、Ｎ個の第２の振幅調整器から出力された信号を
それぞれ遅延調整信号の値に２ｉ（ｉ＝０、
１、．．．、Ｎ−１）を掛けた値が示す遅延量だけ遅延
させるＮ個の第２の遅延器と、Ｎ個の第２の遅延器の出
力信号を合成する合成器とを具備するものである。
【００１６】請求項４記載の発明に係るフェージング等
化装置は、入力信号から帰還信号を減算する減算器と、
減算器から出力された信号を振幅調整信号の値に基づい
た増幅度で増幅する第１の振幅調整器と、第１の振幅調
整器から出力された信号を遅延調整信号の値に基づいて
遅延させて出力するとともに遅延させた信号を減算器に
帰還信号として供給する第１の遅延器と、第１の遅延器
から出力された信号をＮ系統（Ｎは自然数）に分配させ
る分配器と、分配器から分配されたＮ系統の信号をそれ
ぞれ振幅調整信号の値を２ｉ（ｉ＝０、１、．．．、Ｎ
−１）乗した値に基づいた増幅度で増幅して出力するＮ
個の第２の振幅調整器と、Ｎ個の第２の振幅調整器から
出力された信号をそれぞれ遅延調整信号の値に２ｉ（ｉ
＝０、１、．．．、Ｎ−１）を掛けた値が示す遅延量だ
け遅延させるＮ個の第２の遅延器と、Ｎ個の第２の遅延
器の出力信号を合成する合成器とを具備するものであ
る。
化装置は、入力信号から帰還信号を減算する減算器と、
減算器から出力された信号を振幅調整信号の値に基づい
た増幅度で増幅する第１の振幅調整器と、第１の振幅調
整器から出力された信号を遅延調整信号の値に基づいて
遅延させて出力するとともに遅延させた信号を減算器に
帰還信号として供給する第１の遅延器と、第１の遅延器
から出力された信号をＮ系統（Ｎは自然数）に分配させ
る分配器と、分配器から分配されたＮ系統の信号をそれ
ぞれ振幅調整信号の値を２ｉ（ｉ＝０、１、．．．、Ｎ
−１）乗した値に基づいた増幅度で増幅して出力するＮ
個の第２の振幅調整器と、Ｎ個の第２の振幅調整器から
出力された信号をそれぞれ遅延調整信号の値に２ｉ（ｉ
＝０、１、．．．、Ｎ−１）を掛けた値が示す遅延量だ
け遅延させるＮ個の第２の遅延器と、Ｎ個の第２の遅延
器の出力信号を合成する合成器とを具備するものであ
る。
【００１７】請求項５記載の発明に係るフェージング等
化装置は、検出部が等化部から出力された信号の複数の
周波数のレベル信号を出力し、制御部が複数の周波数の
レベル信号に基づいて遅延調整信号および振幅調整信号
を生成するように構成したものである。
化装置は、検出部が等化部から出力された信号の複数の
周波数のレベル信号を出力し、制御部が複数の周波数の
レベル信号に基づいて遅延調整信号および振幅調整信号
を生成するように構成したものである。
【００１８】請求項６記載の発明に係るフェージング等
化装置は、制御部が振幅調整信号の値をわずかに変化さ
せたのちに検出部から出力された複数の周波数のレベル
信号の変化に基づいて再び振幅調整信号の値を変化させ
るように構成したものである。
化装置は、制御部が振幅調整信号の値をわずかに変化さ
せたのちに検出部から出力された複数の周波数のレベル
信号の変化に基づいて再び振幅調整信号の値を変化させ
るように構成したものである。
【００１９】請求項７記載の発明に係るフェージング等
化装置は、検出部が等化部から出力された信号の符号誤
り率を出力し、制御部が符号誤り率に基づいて遅延調整
信号および振幅調整信号を生成するように構成したもの
である。
化装置は、検出部が等化部から出力された信号の符号誤
り率を出力し、制御部が符号誤り率に基づいて遅延調整
信号および振幅調整信号を生成するように構成したもの
である。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１のフェー
ジング等化装置の構成を示すブロック図である。図にお
いて、１００は受信信号の入力端子、２００は受信信号
の等化を行う等化部、３００は等化部２００の出力信号
のうち、特定の３つの周波数成分ｆ1 、ｆ2 、ｆ3 （ｆ
1 ＜ｆ2 ＜ｆ3 ）をそれぞれ通過させる帯域通過フィル
タ（検出部）、４００は帯域通過フィルタ３００が出力
した３つの周波数ｆ1 、ｆ2 、ｆ3 の成分の信号をそれ
ぞれ検波して３つのレベル信号Ｖ1 、Ｖ2 、Ｖ３を出力
する検波器（検出部）、５００は３つのレベル信号Ｖ１
、Ｖ2 、Ｖ3 に基づいて等化部２００を制御する制御
部、６００は出力端子をそれぞれ示している。
説明する。 実施の形態１．図１はこの発明の実施の形態１のフェー
ジング等化装置の構成を示すブロック図である。図にお
いて、１００は受信信号の入力端子、２００は受信信号
の等化を行う等化部、３００は等化部２００の出力信号
のうち、特定の３つの周波数成分ｆ1 、ｆ2 、ｆ3 （ｆ
1 ＜ｆ2 ＜ｆ3 ）をそれぞれ通過させる帯域通過フィル
タ（検出部）、４００は帯域通過フィルタ３００が出力
した３つの周波数ｆ1 、ｆ2 、ｆ3 の成分の信号をそれ
ぞれ検波して３つのレベル信号Ｖ1 、Ｖ2 、Ｖ３を出力
する検波器（検出部）、５００は３つのレベル信号Ｖ１
、Ｖ2 、Ｖ3 に基づいて等化部２００を制御する制御
部、６００は出力端子をそれぞれ示している。
【００２１】なお、制御部５００は検波器４００から出
力された３つの周波数ｆ1 、ｆ2 、ｆ3 の成分のレベル
信号Ｖ1 、Ｖ2 、Ｖ3 をデジタル値に変換するＡ／Ｄコ
ンバータ５１０と、Ａ／Ｄコンバータ５１０の出力値に
基づいてデジタル値の遅延調整信号及び振幅調整信号を
生成するＣＰＵ５２０と、ＣＰＵ５２０が出力したデジ
タル値の遅延調整信号をアナログ値の遅延調整信号Ｖτ
に変換するＤ／Ａコンバータ５３０と、ＣＰＵ５２０が
出力したデジタル値の振幅調整信号をアナログ値の振幅
調整信号Ｖρに変換するＤ／Ａコンバータ５４０とを有
している。
力された３つの周波数ｆ1 、ｆ2 、ｆ3 の成分のレベル
信号Ｖ1 、Ｖ2 、Ｖ3 をデジタル値に変換するＡ／Ｄコ
ンバータ５１０と、Ａ／Ｄコンバータ５１０の出力値に
基づいてデジタル値の遅延調整信号及び振幅調整信号を
生成するＣＰＵ５２０と、ＣＰＵ５２０が出力したデジ
タル値の遅延調整信号をアナログ値の遅延調整信号Ｖτ
に変換するＤ／Ａコンバータ５３０と、ＣＰＵ５２０が
出力したデジタル値の振幅調整信号をアナログ値の振幅
調整信号Ｖρに変換するＤ／Ａコンバータ５４０とを有
している。
【００２２】図２は図１に示す等化部２００の構成を示
すブロック図である。図において、２１０は入力端子か
ら入力された受信信号から帰還信号を減算する減算器、
２２０は減算器２１０から出力された信号を制御部５０
０から出力された遅延調整信号Ｖτで指定された遅延量
τだけ遅延させる遅延器（第１の遅延器）、２３０は遅
延器２２０から出力された信号を制御部５００から出力
された振幅調整信号Ｖρで指定された値ρを増幅度とし
て増幅する振幅調整器（第１の振幅調整器）、２４０は
振幅調整器２３０の出力をＮ系統（Ｎ＝ｎ＋１、Ｎは自
然数）に分配するＮ分配器（分配器）、２５０−ｉ（ｉ
＝０、１、．．．、ｎ）はＮ分配器２４０からｎ＋１系
統に分配された信号を遅延量２ｉτ（ｉ＝０、
１、．．．、ｎ）だけ遅延させる遅延器（第２の遅延
器）、２６０−ｉ（ｉ＝０、１、．．．、ｎ）は遅延器
２５０−ｉ（ｉ＝０、１、．．．、ｎ）から出力された
信号を振幅調整信号Ｖρで指示された値ρの２ｉ（ｉ＝
０、１、．．．、ｎ）乗、すなわちρ2iの増幅度で増幅
する振幅調整器（第２の振幅調整器）、２７０は振幅調
整器２６０−ｉ（ｉ＝０、１、．．．、ｎ）の出力信号
を合成する合成器、２８０は等化部の出力端子をそれぞ
れ示している。
すブロック図である。図において、２１０は入力端子か
ら入力された受信信号から帰還信号を減算する減算器、
２２０は減算器２１０から出力された信号を制御部５０
０から出力された遅延調整信号Ｖτで指定された遅延量
τだけ遅延させる遅延器（第１の遅延器）、２３０は遅
延器２２０から出力された信号を制御部５００から出力
された振幅調整信号Ｖρで指定された値ρを増幅度とし
て増幅する振幅調整器（第１の振幅調整器）、２４０は
振幅調整器２３０の出力をＮ系統（Ｎ＝ｎ＋１、Ｎは自
然数）に分配するＮ分配器（分配器）、２５０−ｉ（ｉ
＝０、１、．．．、ｎ）はＮ分配器２４０からｎ＋１系
統に分配された信号を遅延量２ｉτ（ｉ＝０、
１、．．．、ｎ）だけ遅延させる遅延器（第２の遅延
器）、２６０−ｉ（ｉ＝０、１、．．．、ｎ）は遅延器
２５０−ｉ（ｉ＝０、１、．．．、ｎ）から出力された
信号を振幅調整信号Ｖρで指示された値ρの２ｉ（ｉ＝
０、１、．．．、ｎ）乗、すなわちρ2iの増幅度で増幅
する振幅調整器（第２の振幅調整器）、２７０は振幅調
整器２６０−ｉ（ｉ＝０、１、．．．、ｎ）の出力信号
を合成する合成器、２８０は等化部の出力端子をそれぞ
れ示している。
【００２３】次に動作について説明する。まず、動作原
理の概略を説明する。等化部２００の出力信号が直接波
と等しくなれば、等化が達成できたと考える。直接波及
び合成波は、既述の（式１）及び（式３）で表現される
ので、等化部２００の伝達関数をＨ（ω）とすると、
理の概略を説明する。等化部２００の出力信号が直接波
と等しくなれば、等化が達成できたと考える。直接波及
び合成波は、既述の（式１）及び（式３）で表現される
ので、等化部２００の伝達関数をＨ（ω）とすると、
【数５】 となる。
【００２４】したがって、
【数６】 である。（式７）を展開すると、
【数７】 を得る。合成波を入力した場合の回路応答は、
【数８】 ここで、
【数９】
【００２５】また（式９）は第ｎ項まででとどめてい
る。（式１０）の第１項及び第２項の一部は、合成波で
ある受信信号そのものを表しているので（式１０）は図
２に示した減算器２１０、遅延器２２０及び振幅調整器
２３０で実現できる。さらに（式９）の第１項は減算器
２１０、遅延器２２０、振幅調整器２３０及び第１系統
（遅延器２５０−０、振幅調整器２６０−０からなる系
統）で実現できる。同様に第ｋ項（ｋ＝２、．．．、ｎ
＋１）は減算器２１０、遅延器２２０、振幅調整器２３
０及び第ｋ系統（ｋ＝２、．．．、ｎ＋１）で実現でき
る。したがって、第１系統から第（ｎ＋１）系統の出力
値の総和は、（式９）の結果すなわち（式６）の右辺を
表していることになり、合成器２７０の出力信号は直接
波が再生されたものになる。
る。（式１０）の第１項及び第２項の一部は、合成波で
ある受信信号そのものを表しているので（式１０）は図
２に示した減算器２１０、遅延器２２０及び振幅調整器
２３０で実現できる。さらに（式９）の第１項は減算器
２１０、遅延器２２０、振幅調整器２３０及び第１系統
（遅延器２５０−０、振幅調整器２６０−０からなる系
統）で実現できる。同様に第ｋ項（ｋ＝２、．．．、ｎ
＋１）は減算器２１０、遅延器２２０、振幅調整器２３
０及び第ｋ系統（ｋ＝２、．．．、ｎ＋１）で実現でき
る。したがって、第１系統から第（ｎ＋１）系統の出力
値の総和は、（式９）の結果すなわち（式６）の右辺を
表していることになり、合成器２７０の出力信号は直接
波が再生されたものになる。
【００２６】制御部５００が等化部２００に与える遅延
調整量及び振幅調整量が（式９）及び（式１０）に現れ
るτ及ρに一致すれば、遅延特性と振幅特性とが共に等
化されていることになる。次に制御部５００の動作につ
いて説明する。
調整量及び振幅調整量が（式９）及び（式１０）に現れ
るτ及ρに一致すれば、遅延特性と振幅特性とが共に等
化されていることになる。次に制御部５００の動作につ
いて説明する。
【００２７】図３はデジタル値の遅延調整信号Ｖτを算
出するためのＣＰＵ５２０が行う動作を示すフローチャ
ートである。検波器４００から伝送帯域の中心周波数ｆ
2 、下部周波数ｆ1 及び上部周波数ｆ3 における検波信
号であるレベル信号Ｖ1 、Ｖ2 、Ｖ3 が出力されてい
る。これらの値はＡ／Ｄコンバータ５１０でデジタル値
に変換されてＣＰＵ５２０に入力される（ステップＳＴ
１）。ＣＰＵ５２０はデジタル値に変換されたレベル信
号Ｖ1 、Ｖ2 、Ｖ3 から（Ｖ1 −Ｖ2 ）−（Ｖ3−Ｖ
2 ）の演算を行ってこの値をＶとする（ステップＳＴ
２）。そして、この演算結果に所定の値Ａを乗じたもの
を遅延調整信号Ｖτとして、Ｄ／Ａコンバータ５３０に
出力する（ステップＳＴ３）。Ｄ／Ａコンバータ５３０
は遅延調整信号Ｖτをアナログ値にして等化部２００に
与える。遅延調整信号Ｖτがアナログ変換されたものは
等化部２００に与える遅延量を示している。なお、ステ
ップＳＴ３で用いた値Ａは、実験等により最適の値が決
定される。
出するためのＣＰＵ５２０が行う動作を示すフローチャ
ートである。検波器４００から伝送帯域の中心周波数ｆ
2 、下部周波数ｆ1 及び上部周波数ｆ3 における検波信
号であるレベル信号Ｖ1 、Ｖ2 、Ｖ3 が出力されてい
る。これらの値はＡ／Ｄコンバータ５１０でデジタル値
に変換されてＣＰＵ５２０に入力される（ステップＳＴ
１）。ＣＰＵ５２０はデジタル値に変換されたレベル信
号Ｖ1 、Ｖ2 、Ｖ3 から（Ｖ1 −Ｖ2 ）−（Ｖ3−Ｖ
2 ）の演算を行ってこの値をＶとする（ステップＳＴ
２）。そして、この演算結果に所定の値Ａを乗じたもの
を遅延調整信号Ｖτとして、Ｄ／Ａコンバータ５３０に
出力する（ステップＳＴ３）。Ｄ／Ａコンバータ５３０
は遅延調整信号Ｖτをアナログ値にして等化部２００に
与える。遅延調整信号Ｖτがアナログ変換されたものは
等化部２００に与える遅延量を示している。なお、ステ
ップＳＴ３で用いた値Ａは、実験等により最適の値が決
定される。
【００２８】次に、振幅調整信号を作成する動作につい
て説明する。図４はデジタル値の振幅調整信号Ｖρを算
出するためのＣＰＵ５２０が行う動作を示すフローチャ
ートである。まずＣＰＵ５２０は振幅調整信号Ｖρとし
て初期値Ｖρ0 を出力し（ステップＳＴ１１）、レベル
信号Ｖ1 、Ｖ2 、Ｖ3 を入力する（ステップＳＴ１
２）。そして（Ｖ1 −Ｖ2 ）＋（Ｖ3 −Ｖ2 ）の演算を
行い、結果をＶ（０）とする（ステップＳＴ１３）。次
に振幅調整信号Ｖρを所定の小さい値の△Ｖρだけ増加
させて出力する（ステップＳＴ１４）。するとレベル信
号Ｖ1 、Ｖ2 、Ｖ3 は△Ｖρの変化に応じて変化する。
そして新たなレベル信号Ｖ1 、Ｖ2 、Ｖ3 を入力する
（ステップＳＴ１５）。次に（Ｖ1 −Ｖ2 ）＋（Ｖ3 −
Ｖ2 ）の演算を行い、結果をＶ（１）とする（ステップ
ＳＴ１６）。先に求めたＶ（０）とステップＳＴ１６で
求めたＶ（１）との差をとって△ｖとする（ステップＳ
Ｔ１７）。△ｖ＝０となれば、振幅調整信号Ｖρは変化
させず（ステップＳＴ１８）、△ｖ＞０ならば（ステッ
プＳＴ１９）、振幅調整信号Ｖρを△Ｖρだけ減少させ
る（ステップＳＴ２０）。また△ｖ＜０ならば△Ｖρだ
け増加させる（ステップＳＴ２１）。そして、Ｖ（１）
の値をＶ（０）として（ステップＳＴ２２）、ステップ
ＳＴ１５の処理へ戻る。
て説明する。図４はデジタル値の振幅調整信号Ｖρを算
出するためのＣＰＵ５２０が行う動作を示すフローチャ
ートである。まずＣＰＵ５２０は振幅調整信号Ｖρとし
て初期値Ｖρ0 を出力し（ステップＳＴ１１）、レベル
信号Ｖ1 、Ｖ2 、Ｖ3 を入力する（ステップＳＴ１
２）。そして（Ｖ1 −Ｖ2 ）＋（Ｖ3 −Ｖ2 ）の演算を
行い、結果をＶ（０）とする（ステップＳＴ１３）。次
に振幅調整信号Ｖρを所定の小さい値の△Ｖρだけ増加
させて出力する（ステップＳＴ１４）。するとレベル信
号Ｖ1 、Ｖ2 、Ｖ3 は△Ｖρの変化に応じて変化する。
そして新たなレベル信号Ｖ1 、Ｖ2 、Ｖ3 を入力する
（ステップＳＴ１５）。次に（Ｖ1 −Ｖ2 ）＋（Ｖ3 −
Ｖ2 ）の演算を行い、結果をＶ（１）とする（ステップ
ＳＴ１６）。先に求めたＶ（０）とステップＳＴ１６で
求めたＶ（１）との差をとって△ｖとする（ステップＳ
Ｔ１７）。△ｖ＝０となれば、振幅調整信号Ｖρは変化
させず（ステップＳＴ１８）、△ｖ＞０ならば（ステッ
プＳＴ１９）、振幅調整信号Ｖρを△Ｖρだけ減少させ
る（ステップＳＴ２０）。また△ｖ＜０ならば△Ｖρだ
け増加させる（ステップＳＴ２１）。そして、Ｖ（１）
の値をＶ（０）として（ステップＳＴ２２）、ステップ
ＳＴ１５の処理へ戻る。
【００２９】以上のようにしてＣＰＵ５２０から出力さ
れた振幅調整信号ＶρはＤ／Ａコンバータ５４０によっ
てアナログ値に変換された後、等化部２００に与えられ
る。そして、△ｖ＝０となる場合が最終的な振幅調整信
号Ｖρの値となる。なお、初期値Ｖρ0 及び振幅調整信
号Ｖρを設定するための△Ｖρの値は実験等で決定され
る。以上の説明において検出部４００は３つの周波数の
信号を入力する構成としたが、入力する周波数成分はこ
れより多数であってもよい。
れた振幅調整信号ＶρはＤ／Ａコンバータ５４０によっ
てアナログ値に変換された後、等化部２００に与えられ
る。そして、△ｖ＝０となる場合が最終的な振幅調整信
号Ｖρの値となる。なお、初期値Ｖρ0 及び振幅調整信
号Ｖρを設定するための△Ｖρの値は実験等で決定され
る。以上の説明において検出部４００は３つの周波数の
信号を入力する構成としたが、入力する周波数成分はこ
れより多数であってもよい。
【００３０】なお、図２に示す等化部２００において遅
延器２２０と振幅調整器２３０は順序が逆であってもよ
い。すなわち、減算器２１０の後段に振幅調整器２３０
を設け、振幅調整器２３０の後段に遅延器２２０を設け
るようにしてもよい。
延器２２０と振幅調整器２３０は順序が逆であってもよ
い。すなわち、減算器２１０の後段に振幅調整器２３０
を設け、振幅調整器２３０の後段に遅延器２２０を設け
るようにしてもよい。
【００３１】さらに、遅延器２５０−ｉ（ｉ＝０、
１、．．．、ｎ）と振幅調整器２６０−ｉ（ｉ＝０、
１、．．．、ｎ）の順序は逆であってもよい。すなわ
ち、Ｎ分配器２４０によってＮ系統に分配された信号を
振幅調整器２６０−ｉ（ｉ＝０、１、．．．、ｎ）によ
って増幅し、振幅調整器２６０−ｉ（ｉ＝０、
１、．．．、ｎ）の後段に遅延器２５０−ｉ（ｉ＝０、
１、．．．、ｎ）を設けても良い。
１、．．．、ｎ）と振幅調整器２６０−ｉ（ｉ＝０、
１、．．．、ｎ）の順序は逆であってもよい。すなわ
ち、Ｎ分配器２４０によってＮ系統に分配された信号を
振幅調整器２６０−ｉ（ｉ＝０、１、．．．、ｎ）によ
って増幅し、振幅調整器２６０−ｉ（ｉ＝０、
１、．．．、ｎ）の後段に遅延器２５０−ｉ（ｉ＝０、
１、．．．、ｎ）を設けても良い。
【００３２】実施の形態２．図５はこの発明の実施の形
態２のフェージング等化装置の構成を示すブロック図で
ある。なお、図１に示すものと同一の部分には同一符号
を付し重複する説明は省略する。図において、７００は
等化部２００からの出力信号を復調する復調部（検出
部）、８００は復調部７００で復調された信号の符号誤
り率を出力する符号誤り率監視部（検出部）、５００ａ
は符号誤り率監視部８００から出力される符号誤り率に
基づいて遅延調整信号Ｖτおよび振幅調整信号Ｖρを等
化部２００に出力する制御部をそれぞれ示している。
態２のフェージング等化装置の構成を示すブロック図で
ある。なお、図１に示すものと同一の部分には同一符号
を付し重複する説明は省略する。図において、７００は
等化部２００からの出力信号を復調する復調部（検出
部）、８００は復調部７００で復調された信号の符号誤
り率を出力する符号誤り率監視部（検出部）、５００ａ
は符号誤り率監視部８００から出力される符号誤り率に
基づいて遅延調整信号Ｖτおよび振幅調整信号Ｖρを等
化部２００に出力する制御部をそれぞれ示している。
【００３３】また、制御部５００ａは符号誤り率監視部
８００から出力された符号誤り率を入力するＩ／Ｏイン
ターフェイス５５０と、入力された符号誤り率からデジ
タル値の遅延調整信号Ｖτおよび振幅調整信号Ｖρを生
成するＣＰＵ５２０ａと、ＣＰＵ５２０ａから出力され
たデジタル値の遅延調整信号Ｖτをアナログ値に変換す
るＤ／Ａコンバータ５３０ａと、ＣＰＵ５２０ａから出
力されたデジタル値の振幅調整信号Ｖρをアナログ値に
変換するＤ／Ａコンバータ５４０ａとを有している。
８００から出力された符号誤り率を入力するＩ／Ｏイン
ターフェイス５５０と、入力された符号誤り率からデジ
タル値の遅延調整信号Ｖτおよび振幅調整信号Ｖρを生
成するＣＰＵ５２０ａと、ＣＰＵ５２０ａから出力され
たデジタル値の遅延調整信号Ｖτをアナログ値に変換す
るＤ／Ａコンバータ５３０ａと、ＣＰＵ５２０ａから出
力されたデジタル値の振幅調整信号Ｖρをアナログ値に
変換するＤ／Ａコンバータ５４０ａとを有している。
【００３４】すなわち、実施の形態１では等化部２００
の出力側に帯域通過フィルタ３００と検波器４００とを
設けたが、この実施の形態２では、これらに替えて復調
部７００で復調したデジタル信号の誤り率を監視する符
号誤り率監視部８００を設けている。
の出力側に帯域通過フィルタ３００と検波器４００とを
設けたが、この実施の形態２では、これらに替えて復調
部７００で復調したデジタル信号の誤り率を監視する符
号誤り率監視部８００を設けている。
【００３５】次に動作について説明する。ＣＰＵ５２０
ａは入力した誤り率に応じて適当に遅延調整信号と振幅
調整信号を増加あるいは減少させて等化部２００に与え
る。そして再度、符号誤り率監視部８００から符号誤り
率を入力して誤り率が低下するように遅延調整信号Ｖτ
と振幅調整信号Ｖρとを変化させて等化部２００へ供給
する。
ａは入力した誤り率に応じて適当に遅延調整信号と振幅
調整信号を増加あるいは減少させて等化部２００に与え
る。そして再度、符号誤り率監視部８００から符号誤り
率を入力して誤り率が低下するように遅延調整信号Ｖτ
と振幅調整信号Ｖρとを変化させて等化部２００へ供給
する。
【００３６】また、上記実施の形態１および実施の形態
２では、等化部２００の出力信号をもとにこの出力信号
の特定の周波数成分を検波して作成したレベル信号Ｖ
1 、Ｖ2 、Ｖ3 や出力信号を復調の際の誤り率に基づい
て遅延調整信号Ｖτ及び振幅調整信号Ｖρを等化部２０
０に出力するものについて説明したが、遅延調整信号Ｖ
τ及び振幅調整信号Ｖρを出力できるものであれば他の
構成であってもよい。
２では、等化部２００の出力信号をもとにこの出力信号
の特定の周波数成分を検波して作成したレベル信号Ｖ
1 、Ｖ2 、Ｖ3 や出力信号を復調の際の誤り率に基づい
て遅延調整信号Ｖτ及び振幅調整信号Ｖρを等化部２０
０に出力するものについて説明したが、遅延調整信号Ｖ
τ及び振幅調整信号Ｖρを出力できるものであれば他の
構成であってもよい。
【００３７】
【発明の効果】以上のように、請求項１記載の発明によ
れば、等化部を減算器、第１の遅延器、第１の振幅調整
器、分配器、第２の遅延器、第２の振幅調整器および合
成器によって構成し、制御部を等化部に対して遅延調整
信号、振幅調整信号を出力するように構成したので、非
最小位相推移形フェージングについても遅延特性と振幅
特性とを有効に等化できる効果がある。
れば、等化部を減算器、第１の遅延器、第１の振幅調整
器、分配器、第２の遅延器、第２の振幅調整器および合
成器によって構成し、制御部を等化部に対して遅延調整
信号、振幅調整信号を出力するように構成したので、非
最小位相推移形フェージングについても遅延特性と振幅
特性とを有効に等化できる効果がある。
【００３８】請求項２記載の発明によれば、等化部を減
算器、第１の遅延器、第１の振幅調整器、分配器、第２
の遅延器、第２の振幅調整器および合成器によって構成
し、制御部を等化部に対して遅延調整信号、振幅調整信
号を出力するように構成したので、非最小位相推移形フ
ェージングについても遅延特性と振幅特性とを有効に等
化できる効果がある。
算器、第１の遅延器、第１の振幅調整器、分配器、第２
の遅延器、第２の振幅調整器および合成器によって構成
し、制御部を等化部に対して遅延調整信号、振幅調整信
号を出力するように構成したので、非最小位相推移形フ
ェージングについても遅延特性と振幅特性とを有効に等
化できる効果がある。
【００３９】請求項３記載の発明によれば、等化部を減
算器、第１の遅延器、第１の振幅調整器、分配器、第２
の遅延器、第２の振幅調整器および合成器によって構成
し、制御部を等化部に対して遅延調整信号、振幅調整信
号を出力するように構成したので、非最小位相推移形フ
ェージングについても遅延特性と振幅特性とを有効に等
化できる効果がある。
算器、第１の遅延器、第１の振幅調整器、分配器、第２
の遅延器、第２の振幅調整器および合成器によって構成
し、制御部を等化部に対して遅延調整信号、振幅調整信
号を出力するように構成したので、非最小位相推移形フ
ェージングについても遅延特性と振幅特性とを有効に等
化できる効果がある。
【００４０】請求項４記載の発明によれば、等化部を減
算器、第１の遅延器、第１の振幅調整器、分配器、第２
の遅延器、第２の振幅調整器および合成器によって構成
し、制御部を等化部に対して遅延調整信号、振幅調整信
号を出力するように構成したので、非最小位相推移形フ
ェージングについても遅延特性と振幅特性とを有効に等
化できる効果がある。
算器、第１の遅延器、第１の振幅調整器、分配器、第２
の遅延器、第２の振幅調整器および合成器によって構成
し、制御部を等化部に対して遅延調整信号、振幅調整信
号を出力するように構成したので、非最小位相推移形フ
ェージングについても遅延特性と振幅特性とを有効に等
化できる効果がある。
【００４１】請求項５記載の発明によれば、検出部が等
化部から出力された信号の複数の周波数のレベル信号を
出力し、制御部は複数の周波数のレベル信号に基づいて
遅延調整信号および振幅調整信号を生成するように構成
したので、非最小位相推移形フェージングについても遅
延特性と振幅特性とを有効に等化できる効果がある。
化部から出力された信号の複数の周波数のレベル信号を
出力し、制御部は複数の周波数のレベル信号に基づいて
遅延調整信号および振幅調整信号を生成するように構成
したので、非最小位相推移形フェージングについても遅
延特性と振幅特性とを有効に等化できる効果がある。
【００４２】請求項６記載の発明によれば、制御部が振
幅調整信号の値をわずかに変化させたのちに検出部から
出力された複数の周波数のレベル信号の変化に基づいて
再び振幅調整信号の値を変化させるように構成したの
で、非最小位相推移形フェージングについても遅延特性
と振幅特性とを有効に等化できる効果がある。
幅調整信号の値をわずかに変化させたのちに検出部から
出力された複数の周波数のレベル信号の変化に基づいて
再び振幅調整信号の値を変化させるように構成したの
で、非最小位相推移形フェージングについても遅延特性
と振幅特性とを有効に等化できる効果がある。
【００４３】請求項７記載の発明によれば、検出部が等
化部から出力された信号の符号誤り率を出力し、制御部
は符号誤り率に基づいて遅延調整信号および振幅調整信
号を生成するように構成したので、非最小位相推移形フ
ェージングについても遅延特性と振幅特性とを有効に等
化できる効果がある。
化部から出力された信号の符号誤り率を出力し、制御部
は符号誤り率に基づいて遅延調整信号および振幅調整信
号を生成するように構成したので、非最小位相推移形フ
ェージングについても遅延特性と振幅特性とを有効に等
化できる効果がある。
【図１】 この発明の実施の形態１のフェージング等化
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】 図１に示す等化部の構成を示すブロック図で
ある。
ある。
【図３】 この発明の実施の形態１のＣＰＵが行うデジ
タル値の遅延調整信号を算出する動作を示すフローチャ
ートである。
タル値の遅延調整信号を算出する動作を示すフローチャ
ートである。
【図４】 この発明の実施の形態１のＣＰＵが行うデジ
タル値の振幅調整信号を算出する動作を示すフローチャ
ートである。
タル値の振幅調整信号を算出する動作を示すフローチャ
ートである。
【図５】 この発明の実施の形態２のフェージング等化
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図６】 従来の選択性のフェージングを等化するフェ
ージング等化器の構成を示す回路図である。
ージング等化器の構成を示す回路図である。
２００ 等化部、２１０ 減算器、２２０ 遅延器（第
１の遅延器）、２３０振幅調整器（第１の振幅調整
器）、２４０ Ｎ分配器（分配器）、２５０−０，２５
０−１，．．．，２５０−ｎ 遅延器（第２の遅延
器）、２６０−０，２６０−１，．．．，２６０−ｎ
振幅調整器（第２の振幅調整器）、２７０ 合成器、３
００ 帯域通過フィルタ（検出部）、４００ 検波器
（検出部）、７００ 復調部（検出部）、８００ 符号
誤り率監視部（検出部）、Ｖτ 遅延調整信号、Ｖρ
振幅調整信号、ｆ1 、ｆ2 、ｆ3 周波数、Ｖ1 、Ｖ
2 、Ｖ3 レベル信号。
１の遅延器）、２３０振幅調整器（第１の振幅調整
器）、２４０ Ｎ分配器（分配器）、２５０−０，２５
０−１，．．．，２５０−ｎ 遅延器（第２の遅延
器）、２６０−０，２６０−１，．．．，２６０−ｎ
振幅調整器（第２の振幅調整器）、２７０ 合成器、３
００ 帯域通過フィルタ（検出部）、４００ 検波器
（検出部）、７００ 復調部（検出部）、８００ 符号
誤り率監視部（検出部）、Ｖτ 遅延調整信号、Ｖρ
振幅調整信号、ｆ1 、ｆ2 、ｆ3 周波数、Ｖ1 、Ｖ
2 、Ｖ3 レベル信号。
Claims (7)
- 【請求項１】 入力信号の周波数特性の歪みを等化する
等化部と、前記等化部から出力された信号の歪みに応じ
た検出信号を出力する検出部と、前記検出信号に基づい
て前記検出信号が示す歪みが小さくなるように前記等化
部に制御信号を供給する制御部とを有するフェージング
等化装置において、前記制御部は前記検出信号に基づい
て前記入力信号を遅延させるための遅延調整信号と前記
入力信号の振幅を調整するための振幅調整信号とを生成
し、前記等化部は、前記入力信号から帰還信号を減算す
る減算器と、前記減算器から出力された信号を前記遅延
調整信号の値に基づいて遅延させる第１の遅延器と、前
記第１の遅延器から出力された信号を前記振幅調整信号
の値に基づいた増幅度で増幅して出力するとともに前記
減算器に前記帰還信号として供給する第１の振幅調整器
と、前記第１の振幅調整器から出力された信号をＮ系統
（Ｎは自然数）に分配させる分配器と、前記分配器から
分配されたＮ系統の信号をそれぞれ前記遅延調整信号の
値に２ｉ（ｉ＝０、１、．．．、Ｎ−１）を掛けた値が
示す遅延量だけ遅延させるＮ個の第２の遅延器と、前記
Ｎ個の第２の遅延器から出力された信号をそれぞれ前記
振幅調整信号の値を２ｉ（ｉ＝０、１、．．．、Ｎ−
１）乗した値に基づいた増幅度で増幅して出力するＮ個
の第２の振幅調整器と、前記Ｎ個の第２の振幅調整器の
出力信号を合成する合成器とを具備することを特徴とす
るフェージング等化装置。 - 【請求項２】 入力信号の周波数特性の歪みを等化する
等化部と、前記等化部から出力された信号の歪みに応じ
た検出信号を出力する検出部と、前記検出信号に基づい
て前記検出信号が示す歪みが小さくなるように前記等化
部に制御信号を供給する制御部とを有するフェージング
等化装置において、前記制御部は前記検出信号に基づい
て前記入力信号を遅延させるための遅延調整信号と前記
入力信号の振幅を調整するための振幅調整信号とを生成
し、前記等化部は、前記入力信号から帰還信号を減算す
る減算器と、前記減算器から出力された信号を前記振幅
調整信号の値に基づいた増幅度で増幅する第１の振幅調
整器と、前記第１の振幅調整器から出力された信号を前
記遅延調整信号の値に基づいて遅延させて出力するとと
もに遅延させた信号を前記減算器に前記帰還信号として
供給する第１の遅延器と、前記第１の遅延器から出力さ
れた信号をＮ系統（Ｎは自然数）に分配させる分配器
と、前記分配器から分配されたＮ系統の信号をそれぞれ
前記遅延調整信号の値に２ｉ（ｉ＝０、１、．．．、Ｎ
−１）を掛けた値が示す遅延量だけ遅延させるＮ個の第
２の遅延器と、前記Ｎ個の第２の遅延器から出力された
信号をそれぞれ前記振幅調整信号の値を２ｉ（ｉ＝０、
１、．．．、Ｎ−１）乗した値に基づいた増幅度で増幅
して出力するＮ個の第２の振幅調整器と、前記Ｎ個の第
２の振幅調整器の出力信号を合成する合成器とを具備す
ることを特徴とするフェージング等化装置。 - 【請求項３】 入力信号の周波数特性の歪みを等化する
等化部と、前記等化部から出力された信号の歪みに応じ
た検出信号を出力する検出部と、前記検出信号に基づい
て前記検出信号が示す歪みが小さくなるように前記等化
部に制御信号を供給する制御部とを有するフェージング
等化装置において、前記制御部は前記検出信号に基づい
て前記入力信号を遅延させるための遅延調整信号と前記
入力信号の振幅を調整するための振幅調整信号とを生成
し、前記等化部は、前記入力信号から帰還信号を減算す
る減算器と、前記減算器から出力された信号を前記遅延
調整信号の値に基づいて遅延させる第１の遅延器と、前
記第１の遅延器から出力された信号を前記振幅調整信号
の値に基づいた増幅度で増幅して出力するとともに前記
減算器に前記帰還信号として供給する第１の振幅調整器
と、前記第１の振幅調整器から出力された信号をＮ系統
（Ｎは自然数）に分配させる分配器と、前記分配器から
分配されたＮ系統の信号をそれぞれ前記振幅調整信号の
値を２ｉ（ｉ＝０、１、．．．、Ｎ−１）乗した値に基
づいた増幅度で増幅して出力するＮ個の第２の振幅調整
器と、前記Ｎ個の第２の振幅調整器から出力された信号
をそれぞれ前記遅延調整信号の値に２ｉ（ｉ＝０、
１、．．．、Ｎ−１）を掛けた値が示す遅延量だけ遅延
させるＮ個の第２の遅延器と、前記Ｎ個の第２の遅延器
の出力信号を合成する合成器とを具備することを特徴と
するフェージング等化装置。 - 【請求項４】 入力信号の周波数特性の歪みを等化する
等化部と、前記等化部から出力された信号の歪みに応じ
た検出信号を出力する検出部と、前記検出信号に基づい
て前記検出信号が示す歪みが小さくなるように前記等化
部に制御信号を供給する制御部とを有するフェージング
等化装置において、前記制御部は前記検出信号に基づい
て前記入力信号を遅延させる遅延調整信号と前記入力信
号の振幅を調整するための振幅調整信号とを生成し、前
記等化部は、前記入力信号から帰還信号を減算する減算
器と、前記減算器から出力された信号を前記振幅調整信
号の値に基づいた増幅度で増幅する第１の振幅調整器
と、前記第１の振幅調整器から出力された信号を前記遅
延調整信号の値に基づいて遅延させて出力するとともに
遅延させた信号を前記減算器に前記帰還信号として供給
する第１の遅延器と、前記第１の遅延器から出力された
信号をＮ系統（Ｎは自然数）に分配させる分配器と、前
記分配器から分配されたＮ系統の信号をそれぞれ前記振
幅調整信号の値を２ｉ（ｉ＝０、１、．．．、Ｎ−１）
乗した値に基づいた増幅度で増幅して出力するＮ個の第
２の振幅調整器と、前記Ｎ個の第２の振幅調整器から出
力された信号をそれぞれ前記遅延調整信号の値に２ｉ
（ｉ＝０、１、．．．、Ｎ−１）を掛けた値が示す遅延
量だけ遅延させるＮ個の第２の遅延器と、前記Ｎ個の第
２の遅延器の出力信号を合成する合成器とを具備するこ
とを特徴とするフェージング等化装置。 - 【請求項５】 検出部は等化部から出力された信号の複
数の周波数のレベル信号を出力し、制御部は前記複数の
周波数のレベル信号に基づいて遅延調整信号および振幅
調整信号を生成することを特徴とする請求項１から請求
項４のうちのいずれか１項記載のフェージング等化装
置。 - 【請求項６】 制御部は振幅調整信号の値をわずかに変
化させたのちに検出部から出力された複数の周波数のレ
ベル信号の変化に基づいて再び振幅調整信号の値を変化
させることを特徴とする請求項５記載のフェージング等
化装置。 - 【請求項７】 検出部は等化部から出力された信号の符
号誤り率を出力し、制御部は前記符号誤り率に基づいて
遅延調整信号および振幅調整信号を生成することを特徴
とする請求項１から請求項４のうちのいずれか１項記載
のフェージング等化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16486296A JPH1013316A (ja) | 1996-06-25 | 1996-06-25 | フェージング等化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16486296A JPH1013316A (ja) | 1996-06-25 | 1996-06-25 | フェージング等化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013316A true JPH1013316A (ja) | 1998-01-16 |
Family
ID=15801343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16486296A Pending JPH1013316A (ja) | 1996-06-25 | 1996-06-25 | フェージング等化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1013316A (ja) |
-
1996
- 1996-06-25 JP JP16486296A patent/JPH1013316A/ja active Pending
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