JPH10134563A - メモリ駆動回路 - Google Patents

メモリ駆動回路

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JPH10134563A
JPH10134563A JP8290134A JP29013496A JPH10134563A JP H10134563 A JPH10134563 A JP H10134563A JP 8290134 A JP8290134 A JP 8290134A JP 29013496 A JP29013496 A JP 29013496A JP H10134563 A JPH10134563 A JP H10134563A
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JP
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memory
signal
memory module
buffer
impedance
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JP8290134A
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Masaki Tosaka
正喜 登坂
Yuzo Usui
有三 碓井
Noriyuki Matsui
範幸 松井
Masao Matsuda
正夫 松田
Kazunori Kasuga
和則 春日
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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  • Computer Hardware Design (AREA)
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Abstract

(57)【要約】 【課題】本発明は、様々な構成のメモリモジュールを実
装する回路において、回路内で送受信される信号の波形
を良質な且つ安定した波形にすることを課題とする。 【解決手段】本発明は、複数のメモリ素子から構成され
るメモリモジュールを少なくとも１つ備えるとともに、
前記メモリモジュールを駆動するメモリコントローラ
と、前記メモリモジュールと前記メモリコントローラの
間に配置されて、前記メモリコントローラからの駆動信
号を受信し、受信した駆動信号を前記メモリモジュール
へ送信するバッファとを備え、前記メモリモジュールで
発生する信号の反射ノイズを前記バッファで吸収するよ
うにしたメモリ駆動回路である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、モジュール化され
たメモリを駆動する回路に関する。
【０００２】
【従来の技術】パーソナルコンピュータ等の電子計算機
では、モジュール化したメモリを実装することが一般化
してきている。モジュール化したメモリは、例えば、図
１０に示すように、複数のメモリモジュールを実装する
とともに、これらメモリモジュールを駆動するメモリコ
ントローラＭＣを実装し、メモリコントローラＭＣとメ
モリモジュールとはコネクタを介して接続される。各メ
モリモジュールは、ダイナミックＲＡＭ（ＤＲＡＭ）を
配線パターンで接続して構成されるため、複数のメモリ
モジュールを実装すると、メモリモジュール内の配線が
スタブ状（分岐配線）になる。
【０００３】前記メモリモジュールに実装されるＤＲＡ
Ｍの個数は、個々のＤＲＡＭの容量によって異なる。例
えば、１６MbiteのＤＲＡＭを利用して８Mbyteのメモリ
モジュールを構成する場合、メモリモジュールに実装さ
れるＤＲＡＭの個数は、４個になる。また、４MbitのＤ
ＲＡＭを利用して８Mbyteのメモリモジュールを構成す
る場合、メモリモジュールに実装されるＤＲＡＭの個数
は、１６個になる。
【０００４】一方、メモリモジュールの容量は、実装す
るＤＲＡＭの容量とその個数によって異なる。このよう
なメモリ回路にデータを書き込む場合は、メモリコント
ローラＭＣは、ＤＲＡＭを構成するキャパシタ（静電容
量素子）に電荷を蓄圧あるいは放電させて、キャパシタ
に蓄圧された電荷の有無（電荷有り：「１」、電荷無
し：「０」）によりデータを書き込む。
【０００５】そして、ＤＲＡＭに記憶されたデータを読
み出す場合は、メモリコントローラＭＣは、ＤＲＡＭの
キャパシタ（静電容量素子）に電荷が蓄圧されているか
否かを判別することになる。
【０００６】ところで、前記した従来のメモリ駆動回路
では、メモリモジュール内の配線がスタブ状になってい
るため、配線インピーダンスに不整合が生じている。そ
して、メモリコントローラＭＣからメモリモジュールへ
信号が送信された場合、インピーダンスの不整合により
信号が反射し、反射した信号（以下、反射ノイズと記
す）がメモリモジュール内の配線や、メモリモジュール
とメモリコントローラを結ぶ配線等を流れ、メモリコン
トローラＭＣからの信号と重なってしまう。
【０００７】ここで、メモリコントローラからメモリモ
ジュールへ送信される信号として、メモリモジュールの
読み出し動作のときハイレベル（Ｈ）信号を示し、書き
込み動作のときローレベル（Ｌ）信号を示すライトイネ
ーブル信号（ＷＥ）と、マトリクス状に配置されたキャ
パシタで構成されるＤＲＡＭの行アドレス指定タイミン
グを示すロウアドレス・ストローブ（ＲＡＳ：ROW ADDR
ESS STROBE）信号と、前記ＤＲＡＭの列アドレス指定タ
イミングを示すカラムアドレス・ストローブ（ＣＡＳ：
COLUMN ADDRESS STROBE）と、アドレス信号等がある。
【０００８】ライトイネーブル信号ＷＥ、ロウアドレス
・ストローブ信号ＲＡＳ、カラムアドレス・ストローブ
信号ＣＡＳ、及びアドレス信号は、信号値の変化点を使
用するエッジトリガ信号であるため、これらの信号が前
記反射ノイズと重なると、信号の波形割れや段付きが生
じ、ＤＲＡＭの誤動作を招いてしまう。
【０００９】また、反射ノイズは、メモリモジュールの
負荷容量が増加するほど大きくなるので、容量の異なる
メモリモジュールを実装した場合、例えば、図１０の例
では、メモリモジュールＡよりもメモリモジュールＢの
方が負荷容量が大きくなるので、メモリモジュールＢで
発生する反射ノイズはメモリモジュールＡで発生する反
射ノイズよりも大きくなる。このため、メモリモジュー
ルＢで発生した反射ノイズは、メモリモジュールＡのメ
モリ素子にまで影響を及ぼす虞がある。
【００１０】さらに、メモリモジュールを増設した場
合、メモリ回路全体の負荷容量が大きくなるので、メモ
リコントローラＭＣから出力される信号の立ち上がり時
間、立ち下がり時間が大きくなり、ディレイが増大して
タイミングエラーを発生する。このタイミングエラーを
防止する方法として、メモリコントローラの駆動能力を
大きくする方法があるが、メモリモジュールの実装数が
少ない場合は、オーバシュートやアンダーシュートが発
生してＤＲＡＭの誤動作を引き起こしてしまう。
【００１１】
【発明が解決しようとする課題】そこで、本発明は、様
々な構成のメモリモジュールを実装する回路において、
回路内で送受信される信号の波形を良質な且つ安定した
波形にするとともに、回路内のディレイを抑制して回路
の性能向上を図ることを課題とする。
【００１２】
【課題を解決するための手段】本発明は、前記課題を解
決するために、以下のような手段を採用した。すなわ
ち、本発明にかかるメモリ駆動回路は、複数のメモリ素
子から構成されるメモリモジュールを少なくとも１つ備
えるとともに、前記メモリモジュールを駆動するメモリ
コントローラと、前記メモリモジュールと前記メモリコ
ントローラの間に配置されて、前記メモリコントローラ
からの駆動信号を受信し、受信した駆動信号を前記メモ
リモジュールへ送信するバッファとを備える。
【００１３】このメモリ駆動回路では、メモリコントロ
ーラからメモリモジュールへ送信さえる駆動信号が一旦
バッファで受信され、前記バッファから前記メモリモジ
ュールへ送信される。
【００１４】そして、メモリモジュールでは、前記駆動
信号が各メモリ素子に分配される。このとき、各メモリ
素子では、前記駆動信号の反射ノイズが発生する。この
反射ノイズは、前記駆動信号の進行方向に逆らい、メモ
リモジュールからバッファへ向かう方向に進むが、バッ
ファによって吸収される。
【００１５】尚、前記メモリモジュールで発生した反射
ノイズは、前記バッファで吸収されるが、前記バッファ
の出力インピーダンスが前記バッファと前記メモリモジ
ュールを接続する配線のインピーダンスに整合していな
いと、前記バッファ及び前記配線の接続部分において前
記反射ノイズの反射ノイズが発生する場合がある。
【００１６】そこで、前記バッファの出力インピーダン
スが前記配線のインピーダンスと整合するようにするこ
とが好ましい。さらに、前記配線のインピーダンスは、
前記メモリモジュールが取り得るインピーダンスの範囲
内の値にすることが好ましい。
【００１７】また、前記バッファから出力される信号値
のトランジション時間は、前記メモリモジュール内を信
号が伝搬する時間と同一または大きくするようにしても
よい。ここでいうトランジション時間とは、ある信号の
値を第１の値から第２の値へ変化させるのに要する時間
である。
【００１８】
【発明の実施の形態】以下、本発明にかかるメモリ駆動
回路の実施の形態について図面に基づいて説明する。
【００１９】図１は、メモリ駆動回路の構成を示す図で
ある。メモリ駆動回路は、４つのメモリモジュール１
Ａ、１Ｂ，１Ｃ，１ＤとメモリコントローラＭＣ５を備
える。
【００２０】前記メモリコントローラＭＣ５と４つのメ
モリモジュール１Ａ、１Ｂ、１Ｃ、１Ｄ（以下、総称し
てメモリモジュール１と記す）は、コネクタ４Ａ、４
Ｂ、４Ｃ，４Ｄ（以下、コネクタ４と総称する）を介し
て接続される。前記メモリコントローラＭＣ５と各コネ
クタ４の間には、各メモリモジュール１を一対一で駆動
するバッファ３Ａ、３Ｂ，３Ｃ、３Ｄ（以下、総称して
バッファ３と記す）が設けられている。 そして、各バ
ッファ３の出力インピーダンスは、バッファ３とメモリ
モジュール１とを接続する配線パターン６Ａ、６Ｂ、６
Ｃ，６Ｄ（以下、総称して配線パターン６と記す）のイ
ンピーダンスに整合している。
【００２１】ここで、前記バッファ３の出力インピーダ
ンスと前記配線パターン６のインピーダンスは極力低い
値で整合させることが望ましい。前記各メモリモジュー
ル１は、本発明にかかるメモリ素子としてのダイナミッ
クＲＡＭ（ＤＲＡＭ）２を複数備え、これらのＤＲＡＭ
２が配線パターンによって接続される。ここで、前記Ｄ
ＲＡＭ２の内部構成について、図２、図３に基づいて説
明する。
【００２２】ＤＲＡＭ２は、書込データ線ＤIN及び読出
データ線ＤOUTからなるデータバス７と、ライトイネー
ブル信号線、カラムアドレス・ストローブ信号線、及び
ロウアドレス・ストローブ信号線からなる制御バス８
と、アドレスバス９とからなる配線パターンにより、前
記メモリコントローラＭＣ５と接続される。
【００２３】そして、ＤＲＡＭ２は、複数の記憶素子を
マトリクス状に配置して構成されるメモリセル２０と、
このメモリセル２０の行アドレスを指定する行アドレス
デコーダ２２と、前記メモリセル２０の列アドレスを指
定する列アドレスデコーダ２５と、前記行アドレスデコ
ーダ２２及び列アドレスデコーダ２５によって特定され
た記憶素子にデータを書き込み、もしくは前記記憶素子
からデータの読み出しを行うセンスアンプ２１とを備え
る。
【００２４】前記行アドレスデコーダ２２には、行アド
レスレジスタ２３とクロックＣＬＫ（２）２４が接続さ
れ、前記行アドレスレジスタ２３には前記アドレスバス
９が接続されるとともに、前記クロックＣＬＫ（２）２
４には前記制御バス８のロウアドレス・ストローブ信号
線と行アドレスレジスタ２３が接続される。このクロッ
クＣＬＫ（２）２４は、ロウアドレス・ストローブ信号
ＲＡＳを受信したことをトリガにして、前記行アドレス
レジスタ２３と前記行アドレスデコーダ２２にクロック
信号を送信する。
【００２５】次に、前記列番号デコーダ２５には、列ア
ドレスレジスタ２６とクロックＣＬＫ（１）２７が接続
され、前記列アドレスレジスタ２６には前記アドレスバ
ス９が接続されるとともに、前記クロックＣＬＫ（１）
２７には前記制御バス８のカラムアドレス・ストローブ
信号線が接続される。さらに、前記クロックＣＬＫ
（１）２７は、ＡＮＤゲート３０と列アドレスレジスタ
２６と列アドレスデコーダ２５に接続される。このクロ
ックＣＬＫ（１）２７は、カラムアドレス・ストローブ
信号ＣＡＳを受信したことをトリガにして、前記列アド
レスレジスタ２６と列アドレスデコーダ２５とＡＮＤ回
路３０にクロック信号を送信する。
【００２６】前記ＡＮＤゲート３０は、２つの入力端子
と１つの出力端子を有し、前記２つの入力端子の一方が
前記クロックＣＬＫ（１）２７に接続されるとともに、
前記２つの入力端子の他方が前記制御バス８のライトイ
ネーブル信号線に接続される。そして、前記出力端子
は、書込データバッファ２８及び読出データバッファ２
９に接続される。ここで、ＡＮＤゲート３０は、ライト
イネーブル信号線により伝送されるライトイネーブル信
号ＷＥを反転入力するようになっており、前記ライトイ
ネーブル信号ＷＥがハイレベル（ＤＲＡＭ２の読出動
作）を示すとき前記ハイレベル信号をローレベル信号に
反転して入力し、ライトイネーブル信号ＷＥがローレベ
ル（ＤＲＡＭ２の書込動作）を示すとき前記ローレベル
信号をハイレベル信号に反転して入力する。
【００２７】前記読出データバッファ２９は、イネーブ
ル制御付のバッファで構成され、ＡＮＤ回路３０の出力
端子から出力される信号をイネーブル信号として入力す
る。そして、読出データバッファ２９は、前記ＡＮＤ回
路３０からのローレベル信号（Ｌ）を受信すると、セン
スアンプ２１からのデータを取り込み、取り込んだデー
タを読出データ線ＤOUTへ送信する。一方、読出データ
バッファ２９は、ＡＮＤ回路３０からのハイレベル信号
（Ｈ）を受信すると、センスアンプ２１からのデータを
取り込まない。
【００２８】続いて、前記書込データバッファ２８は、
前記読出データバッファ２９と同様にイネーブル制御付
のバッファで構成され、ＡＮＤ回路３０の出力端子から
出力される信号をイネーブル信号として入力する。但
し、書込データバッファ２８は、前記読出データバッフ
ァ２９がＡＮＤ回路３０からのローレベル信号をイネー
ブル信号とするのに対し、ＡＮＤ回路３０からのハイレ
ベル信号をイネーブル信号とする。そして、書込データ
バッファ２８は、ＡＮＤ回路３０からのローレベル信号
を入力したとき、前記書込データ線ＤINによって送信さ
れてくるデータを取り込み、取り込んだデータをセンス
アンプ２１へ送信する。次に、前記メモリセル２０は、
図３に示すように、複数のキャパシタ１０とトランスフ
ァゲート１１からなる記憶素子をマトリクス状に配置し
て構成される。各記憶素子は、行アドレスデコーダ２２
に接続されたワード線１２と、センスアンプ２１に接続
されたビット線１３とに接続される。そして、前記ワー
ド線１２は各記憶素子のトランスファゲート１１と接続
され、前記ビット線１３は各記憶素子のトランスファゲ
ート１１を介してキャパシタ１０と接続される。
【００２９】前記トランスファゲート１１は、ワード線
１２に駆動電力が印加されると、前記ビット線１３とキ
ャパシタ１０との間を導通させるものである。以上述べ
たＤＲＡＭ２は、メモリコントローラＭＣ５からのハイ
レベルのライトイネーブル信号ＷＥを受信すると、メモ
リセル２０の読出動作を行う。そして、メモリコントロ
ーラＭＣ５は、ライトイネーブル信号ＷＥに続き、ロウ
アドレス・ストローブ信号ＲＡＳと行アドレスデータを
順次送信する。
【００３０】先ず、ロウアドレス・ストローブ信号ＲＡ
Ｓは、制御バス８を経てＤＲＡＭ２のクロックＣＬＫ
（２）２４へ送られる。このときクロックＣＬＫ（２）
２４は、行アドレスレジスタ２３及び行アドレスデコー
ダ２２にクロック信号を送信する。
【００３１】クロック信号を受信した行アドレスレジス
タ２３は、メモリコントローラＭＣ５からの行アドレス
データを取り込み、取り込んだ行アドレスデータを行番
号デコーダ２２へ送信する。
【００３２】行番号デコーダ２２は、前記行アドレスデ
ータを受信すると、メモリセル２０の前記行アドレスデ
ータが示す行（ワード線１２）に駆動電力を印加する。
駆動電力が印加された行に位置する記憶素子では、前記
駆動電力がトランスファゲート１１に印加され、キャパ
シタ１０とビット線１３との間が導通する。
【００３３】ここで、メモリコントローラＭＣ５は行ア
ドレスデータの送信終了後にカラムアドレス・ストロー
ブ信号ＣＡＳと列アドレスデータを順次送信しているの
で、このカラムアドレス・ストローブ信号ＣＡＳがクロ
ックＣＬＫ（１）２７に送られ、クロックＣＬＫ（１）
２７が列アドレスレジスタ２６と列アドレスデコーダ２
５とＡＮＤ回路３０にクロック信号を送信する。
【００３４】そして、クロック信号を受信した列アドレ
スレジスタ２６は、アドレスバス９を介して送信される
列アドレスデータを取り込み、取り込んだ列アドレスデ
ータを列アドレスデコーダ２５へ送信する。
【００３５】列アドレスデータを受信した列アドレスデ
コーダ２５は、センスアンプ２１に対し、前記列アドレ
スデータに対応する列（ビット線１３）を指定する信号
を送信する。
【００３６】このとき、センスアンプ２１は、前記行に
位置する記憶素子のうち、前記指定信号が指定する列
（ビット線１３）に位置する記憶素子のキャパシタ１０
をセンスし、電荷が蓄圧されているか否かを判別する。
前記キャパシタ１０に電荷が蓄圧されているとき、前記
センスアンプ２１は信号「１」を読出データバッファへ
送信し、前記キャパシタ１０に電荷が蓄圧されていない
とき、前記センスアンプ２１は信号「０」を読出データ
バッファへ送信する。
【００３７】一方、ＡＮＤ回路３０は、ハイレベルのラ
イトイネーブル信号ＷＥを反転入力するとともに、クロ
ックＣＬＫ（１）２７からのクロック信号（ハイレベ
ル）を入力しているので、ローレベルの信号（Ｌ）を書
込データバッファ２８と読出データバッファ２９に送信
することになる。このとき、読出データバッファ２９の
みが動作し、前記センスアンプ２１からの信号（「１」
OR「０」）を取り込む。そして、読出データバッファ２
９は、取り込んだ信号（「１」OR「０」）を読出データ
線ＤOUT７を介して、前記メモリコントローラＭＣ５へ
送信する。
【００３８】次に、ＤＲＡＭ２は、メモリコントローラ
ＭＣ５からのローレベルのライトイネーブル信号ＷＥを
受信すると、メモリセル２０の書込動作を行う。そし
て、メモリコントローラＭＣ５は、ライトイネーブル信
号ＷＥに続き、ロウアドレス・ストローブ信号ＲＡＳ、
行アドレスデータ、カラムアドレス・ストローブ信号Ｃ
ＡＳ、列アドレスデータを順次送信する。
【００３９】そして、クロックＣＬＫ（１）２７、列ア
ドレスレジスタ２６、クロックＣＬＫ（２）２４、行ア
ドレスデコーダ、及び行アドレスデコーダ２２は、前述
の読出動作時と同様に動作し、メモリセル２０を構成す
る複数の記憶素子のうちの１つを特定する。
【００４０】続いて、ＡＮＤ回路３０は、ローレベルの
ライトイネーブル信号ＷＥを反転入力するとともに、ク
ロックＣＬＫ（１）２７からのクロック信号（ハイレベ
ル）を入力しているので、ハイレベルの信号（Ｈ）を書
込データバッファ２８と読出データバッファ２９に送信
することになる。このとき、書込データバッファ２８の
みが動作し、前記メモリコントローラＭＣ５から前記書
込データ線ＤINを介して送信されてくる信号（「１」OR
「０」）を取り込み、取り込んだ信号（「１」OR
「０」）を前記センスアンプ２１へ送信する。
【００４１】そして、センスアンプ２１は、前記行アド
レス及び前記列アドレスにより特定された記憶素子のキ
ャパシタ１０に書込データバッファ２８からの信号
（「１」OR「０」）を書き込む。例えば、書込データバ
ッファ２８からの信号が「１」の場合、センスアンプ２
１は前記キャパシタ１０に電荷を蓄圧し、書込データバ
ッファ２８からの信号が「０」の場合、センスアンプ２
１は前記キャパシタ１０に蓄圧されていた電荷を放電さ
せる。以下、本実施の形態の作用・効果について述べ
る。
【００４２】メモリコントローラＭＣ５から配線パター
ン１４を介して信号を送信すると、前記信号は、バッフ
ァ３・コネクタ４・配線パターン６を介してメモリモジ
ュール１へ送信される。このとき、配線パターン６とメ
モリモジュール１との接続点（図１中、ｂ点）では、配
線パターン６のインピーダンスとメモリモジュール１の
インピーダンスの不整合により、前記信号の反射ノイズ
が発生する。
【００４３】そして、前記ｂ点で発生した反射ノイズ
は、配線パターン６を逆流し、バッファ３へ向かうが、
バッファ３によって吸収されるので、他のメモリモジュ
ール１へ向かわない。
【００４４】さらに、バッファ３の出力インピーダンス
と配線パターン６のインピーダンスとが整合しているの
で、バッファ３と配線パターン６の接続点（図１中、ａ
点）では、前記反射ノイズが再度反射することもない。
【００４５】また、前記ａ点における反射ノイズを抑制
する方法として、前記配線パターン６のインピーダンス
と前記メモリモジュール１のインピーダンスを整合させ
る方法が考えられるが、実装されるメモリモジュールは
様々な種類が存在するため、配線パターン６のインピー
ダンスとメモリモジュールのインピーダンスを完全に整
合させることは困難である。
【００４６】そこで、本発明にかかるメモリ駆動回路で
は、種々のメモリモジュールが取りうるインピーダンス
の範囲内で前記配線パターン６のインピーダンス（及び
バッファ３の出力インピーダンス）を決定するように
し、前記ａ点で発生する反射ノイズを極力抑制する。一
般に、メモリモジュールのインピーダンスは３０オーム
〜５０オームであるため、前記配線パターン６のインピ
ーダンス及びバッファ３の出力インピーダンスは、３０
〜５０オームの範囲内で整合させることが望ましい。
【００４７】ところで、上記したように、バッファ３の
インピーダンスと配線パターン６のインピーダンスが整
合された場合、バッファ３から最も遠い位置（図１中、
ｃ点）では図４に示すように信号が良好な波形を形成し
て立ち上がるが、バッファ３寄りのｂ点では、図５に示
すように、バッファ３から送信される信号がメモリモジ
ュール１内の各ＤＲＡＭ２で発生する反射ノイズと重な
るため、モジュール内を信号が伝搬してｂ点に戻ってく
るまでの期間（ｂ点から最も遠い位置のＤＲＡＭ２で発
生する反射ノイズがｂ点に達するまでの期間）ｔ１は、
信号は立ち上がらず、段階的な波形を形成する。
【００４８】さらに、前記ａ点における信号も、図６に
示すように、反射ノイズの影響を受けて段階的な波形を
形成して立ち上がることになる。そこで、本発明にかか
るメモリ駆動回路では、バッファ３が出力する信号のト
ランジション時間をメモリモジュール１内を信号が伝搬
してｂ点に戻ってくるまでの時間と同一または大きく
し、前記ａ点、ｂ点、ｃ点における信号が良好な波形を
形成して立ち上がるようにする（図７、図８、図９参
照）。
【００４９】従って、本実施の形態にかかるメモリ駆動
回路によれば、メモリモジュールで発生する反射ノイズ
をバッファで吸収することにより、他のメモリモジュー
ルの誤動作を防止することができる。
【００５０】さらに、バッファ３の出力インピーダンス
と配線パターン６を整合することにより、メモリモジュ
ール１で発生した反射ノイズが重複することがない。ま
た、バッファ３から出力される信号のトランジション時
間をメモりモジュール１内の信号伝搬時間と同一または
大きくすることにより、信号の波形割れや段付きを防止
し、タイミングエラーを防止することができる。
【００５１】
【発明の効果】本発明にかかるメモリ駆動回路によれ
ば、様々な構成のメモリモジュールを実装する回路にお
いて、回路内の不要な反射ノイズを防止し、回路内で送
受信される信号の波形を良質な且つ安定した波形にする
とともに、回路内のディレイを抑制することができる。
【図面の簡単な説明】
【図１】本発明にかかるメモリ駆動回路の構成を示す図
【図２】ＤＲＡＭの内部構成を示す図
【図３】メモリセルの内部構成を示す図
【図４】図１の点ｃにおける信号の波形を示す図（１）
【図５】図１の点ｂにおける信号の波形を示す図（１）
【図６】図１の点ａにおける信号の波形を示す図（１）
【図７】図１の点ｃにおける信号の波形を示す図（２）
【図８】図１の点ｂにおける信号の波形を示す図（２）
【図９】図１の点ａにおける信号の波形を示す図（２）
【図10】従来のメモリ駆動回路の構成を示す図
【符号の説明】
１・・メモリモジュール ２・・ダイナミックＲＡＭ（ＤＲＡＭ） ３・・バッファ ５・・メモリコントローラ（ＭＣ） ６・・配線パターン ７・・データバス ８・・制御バス ９・・アドレスバス １０・・キャパシタ １１・・トランスファゲート １４・・配線パターン
フロントページの続き (72)発明者 松井 範幸 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松田 正夫 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 春日 和則 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリ素子から構成されるメモリ
    モジュールを少なくとも１つ備えるとともに、 前記メモリモジュールを駆動するメモリコントローラ
    と、 前記メモリモジュールと前記メモリコントローラの間に
    配置され、前記メモリコントローラからの駆動信号を受
    信し、受信した駆動信号を前記メモリモジュールへ送信
    するバッファとを備えるメモリ駆動回路。
  2. 【請求項２】 前記バッファの出力インピーダンスは、
    前記バッファと前記メモリモジュールを接続する配線の
    インピーダンスに整合する請求項１記載のメモリ駆動回
    路。
  3. 【請求項３】 前記バッファと前記メモリモジュールを
    接続する配線のインピーダンスを、前記メモリモジュー
    ルが取り得るインピーダンスの範囲内の値にする請求項
    １記載のメモリ駆動回路。
  4. 【請求項４】 前記バッファから出力される信号値のト
    ランジション時間は、前記メモリモジュール内を信号が
    伝搬する時間と同一または大きくする請求項１記載のメ
    モリ駆動回路。
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