JPH10134565A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ３トランジスタ型メモリセルを用いた半導体
記憶装置において、書き込み対象となっていないカラム
のメモリセルのデータが破壊されてしまうのを防止し、
制御が容易な半導体記憶装置を提供する。 【解決手段】 各カラム毎にＡＮＤゲート５０を設け、
各カラムに属するメモリセルに対してはこのＡＮＤゲー
トを介してライトワード信号を供給する。ＡＮＤゲート
５０はライトワード信号と、カラムセレクト信号ＷＹ
（０〜ｎ−１）との論理積を取り、２重ワード信号を生
成する。この２重ワード信号は、書き込み対象となって
いるメモリセルに対してのみ「Ｈ」となるため、書き込
み対象対象となっていないカラムのメモリセルのデータ
を破壊してしまうことがなく、制御が容易となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関する。特に、３トランジスタ型メモリセルを用いた半
導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置には、種々のメモリセル
が用いられている。例えば、６個のトランジスタを用い
たスタティックラム（以下、ＳＲＡＭと呼ぶ）や、１個
のトランジスタと１つのキャパシタで１つのメモリセル
を構成するダイナミックラム（以下、ＤＲＡＭと呼ぶ）
などが利用されている。ＤＲＡＭは、ＳＲＡＭと比べて
構成するトランジスタの個数が少ないため、大きな容量
の半導体記憶装置を構成するのに広く用いられている
が、記憶内容を保持するためのリフレッシュ動作が必要
となる。

【０００３】近年、ゲートアレイなどによるＡＳＩＣが
広く用いられているが、ＡＳＩＣは消費電力などの観点
からＣＭＯＳプロセスにより構成される場合が多い。こ
のＡＳＩＣは、特定の用途向けの回路が自由に構成で
き、例えば内部にＣＰＵコアやメモリを内蔵することも
広く行われている。このＡＳＩＣに内蔵されているメモ
リとしては、いわゆる３トランジスタ型のメモリセルが
用いられる場合が多い。上述したＳＲＡＭによればリフ
レッシュ動作は不要となるが一つのメモリセルに６個も
のトランジスタが必要である。一方、ＤＲＡＭを搭載す
る場合には、特別のＤＲＡＭプロセスが必要となり、一
般のＣＭＯＳプロセスで形成されているＡＳＩＣには使
用しにくいという問題がある。

【０００４】そのため、通常のＣＭＯＳプロセスにより
形成されるＡＳＩＣにおいてはいわゆる３トランジスタ
型のメモリセルが用いられる。この３トランジスタ型の
メモリセルの回路図が図２に示されている。

【０００５】図２に示されているように、この３トラン
ジスタ型のメモリセルは、書き込みトランジスタ１０
と、記憶トランジスタ１２と、読み出しトランジスタ１
４と、から構成されている。

【０００６】まず、この３トランジスタ型メモリセルに
データを書き込む場合は、ライトビット線（ＷＢＬ）に
書き込むべきデータを印可する。次に、ライトワード線
（ＷＷＬ）を「Ｈ」レベルにし、書き込みトランジスタ
１０を導通状態とする。すると、ライトビット線（ＷＢ
Ｌ）に現れているデータの内容が記憶トランジスタ１２
のゲートに印可される。この状態から、ライトワード線
（ＷＷＬ）を「Ｌ」にする事により、書き込みトランジ
スタ１０が非導通状態になる。すると、ライトビット線
（ＷＢＬ）上のデータが記憶トランジスタ１２のゲート
端子に電荷として記憶される。

【０００７】記憶トランジスタ１２のゲート端子に電荷
として蓄えられたデータは、この記憶トランジスタが導
通状態か又は非道通状態であるかによって、読み出すこ
とが可能である。従って、記憶トランジスタ１２と接続
されている読み出しトランジスタ１４を介してリードビ
ット線（ＲＢＬ）に読み出される。データをリードビッ
ト線（ＲＢＬ）に読み出すためには、リードワード線
（ＲＷＬ）を「Ｈ」にする。すると、読み出しトランジ
スタ１４が導通状態になり、記憶トランジスタ１２のゲ
ート端子に蓄えられている電荷に応じたデータが読み出
されるのである。

【０００８】具体的には、記憶トランジスタ１２のゲー
ト端子に「Ｈ」が印可されている場合には所定の電荷が
ゲート端子にチャージされており、記憶トランジスタ１
２は導通状態である。従って、読み出しトランジスタ１
４を介してリードビット線（ＲＢＬ）に読み出されるデ
ータは、「Ｌ」となる。一方、記憶トランジスタ１２の
ゲート端子に「Ｌ」の電位が印可されている場合には、
記憶トランジスタ１２は非導通状態であり、リードビッ
ト線（ＲＢＬ）には「Ｈ」の値が読み出される。従っ
て、ゲート端子に印可されている電荷とは逆極性のデー
タが読み出されるのである。

【０００９】図２において説明したような３トランジス
タ型メモリセルを用いた半導体記憶装置の構成ブロック
図が図３に示されている。この図３に示されている半導
体記憶装置は、ＦＩＦＯメモリーなどに用いられるもの
である。

【００１０】この半導体記憶装置に供給されるアドレス
はライトカラムデコーダ２０や、リードカラムデコーダ
２６に供給される。この２種類のカラムデコーダに供給
されているのはアドレスの上位ビットである。またアド
レスの下位ビットは、ライトワードデコーダ２２と、リ
ードワードデコーダ２４にそれぞれ供給されている。

【００１１】ライトカラムデコーダ２０は、入力された
アドレスに基づき所定のカラムセレクト信号を出力す
る。そして、ライトカラムセレクタ０〜ライトカラムセ
レクタｎ−１のいずれか１個のライトカラムセレクタを
動作状態にする。このライトカラムデコーダ２０は上位
のアドレス信号とライト制御信号を受信しており、この
半導体記憶装置に対するデータの書き込みが行われる場
合にカラムセレクタ０〜カラムセレクタｎ−１のいずれ
かを選択して動作状態にするのである。

【００１２】上述したように、データのライトの際には
ライトカラムセレクタ０〜ライトカラムセレクタｎ−１
のいずれかが動作状態になるとともに、上位アドレスと
ライト制御信号に基づきライトワードデコーダ２２が、
ライトワード線にライトワード信号を出力する。書き込
まれるデータは、入力端子から入力回路３０を介してラ
イトドライバ３２に供給される。

【００１３】本半導体記憶装置のデータ幅はｍビットで
あり、入力回路３０及びライトドライバ３２もｍビット
で構成されている。ライトドライバ３２から出力される
ｍビットのデータはライトデータバス（ＷＤＢ）＜０：
ｍ−１＞を通じて各ライトカラムセレクタ０〜ライトカ
ラムセレクタｎ−１にそれぞれ供給される。ライトカラ
ムデコーダ２０によって選択されたライトカラムセレク
タを介して書き込むべきデータがライトビット線（ＷＢ
Ｌ＜０：ｍ−１＞）に出力される。

【００１４】次に、ライトワードデコーダ２２によって
生成されたライトワード信号が「Ｈ」になると、対応す
るメモリセル４０に所定のデータが書き込まれるのであ
る。

【００１５】一方、データが読み出される場合には、ラ
イトカラムデコーダ２０の代わりに、リードカラムデコ
ーダ２６が動作する。このリードカラムデコーダは、所
定のカラムセレクト信号（ＲＹ０〜ＲＹｎ−１）を出力
し、何れか１つのリードカラムセレクタ０〜リードカラ
ムセレクタｎ−１を選択する。

【００１６】データの読み出しの際にはリードワードデ
コーダ２４がリードワード信号をリードワード線（ＲＷ
Ｌ）に出力する。すると、対応する位置のメモリセル４
０に書き込まれている内容がリードビット線（ＲＢＬ）
に読み出されるのである。読み出されたデータはセンス
アンプ４２によって受信され、リードカラムセレクタ０
〜リードカラムセレクタｎ−１のいずれかのリードカラ
ムセレクタを介してセンスアンプ４４に供給される。こ
れらのリードカラムセレクタ０〜リードカラムセレクタ
ｎ−１はリードデータバス（ＲＤＢ）＜０：ｍ−１＞を
介してセンスアンプ４４に接続されている。このセンス
アンプ４４も、上記入力回路３０やライトドライバ３２
と同様にｍビットのセンスアンプであり、センスアンプ
４４が読み出したデータは出力回路４６を介してデータ
出力端子に出力されるのである。

【００１７】

【発明が解決しようとする課題】図３に示されているよ
うな従来の３トランジスタ型メモリセルを用いた半導体
記憶装置は以上のようにデータ書き込みやデータ読み出
しを行う。そのため、データの書き込みを行う場合に
は、ライトワード信号が「Ｈ」であるライトワード線
（ＷＷＬ）に接続しているすべてのセルが活性化即ちデ
ータの書き込み状態となる。しかし、書き込むべきデー
タはいずれか一つのライトカラムセレクタ（０〜ｎ−１
の何れか１つ）からのみ出力されているため、そのほか
のライトカラムセレクタに接続されているメモリセルに
は所定のデータは印可されていない。そのため、書き込
み動作の対象外のメモリセルのデータが破壊されてしま
う。

【００１８】従って、図３に示されているような従来の
３トランジスタ型メモリセルを用いた半導体記憶装置に
おいては、データの書き込みを行おうとする場合には、
まず、一つのライトワード線（ＷＷＬ）に接続されてい
るすべてのメモリセルの内容を全て読み出して外部のバ
ッファに格納しておく必要がある。

【００１９】図４にはこのような従来の半導体記憶装置
においてデータの読み出しと書き込みを行う場合の動作
を表すタイミングチャートが示されている。このタイミ
ングチャートに示されているように、データの書き込み
動作時には一旦データをバッファに書き込んでおく必要
があり、データの読み出し時間に比べてデータの書き込
み時間が大幅に増大している。

【００２０】このように、従来の３トランジスタ型メモ
リセルを用いた半導体記憶装置においてはデータの書き
込みの際複雑な制御が必要であり、またアクセス速度も
遅いものであった。

【００２１】本発明は、係る課題に鑑みなされたもので
あり、その目的は３トランジスタ型メモリセルを用いた
半導体記憶装置において、データ書き込みの際に、書き
込み対象以外のメモリセルのデータを破壊しない半導体
記憶装置を提供することである。

【００２２】

【課題を解決するための手段】本発明は、上記課題を解
決するために、３トランジスタ型メモリセルを用いた半
導体記憶装置において、アドレスをデコードし、カラム
セレクタ信号を生成するカラムアドレスデコーダと、ア
ドレス及びライト制御信号をデコードし、ライトワード
信号を生成するライトワードデコーダと、前記ライトワ
ード信号と、前記カラムセレクタ信号との論理積をと
り、２重ワード信号を生成し、この２重ワード信号を前
記３トランジスタ型メモリセルに供給するＡＮＤゲート
と、を含み、前記カラムセレクタ信号によって選択され
たカラムに属する前記３トランジスタ型メモリセルにの
み、前記ライトワード信号が供給されることを特徴とす
る半導体記憶装置である。

【００２３】書き込み対象となるカラムのメモリセルに
のみデータが書き込まれるため、書き込み対象となって
いない他のメモリセルのデータを破壊してしまうことは
ない。

【００２４】

【発明の実施の形態】以下、本発明の好適な実施の形態
を図面に基づいて説明する。

【００２５】図１には、本発明の好適な実施の形態であ
る半導体記憶装置の構成ブロック図が示されている。

【００２６】図１に示されている半導体記憶装置の構成
は、図３に示されている従来の半導体記憶装置とほぼ同
様の構成をしている。図１に示されている構成におい
て、図３と異なる点は、ＡＮＤゲート５０が各カラム毎
に設けられていることである。そして、各カラム（０〜
ｎ−１）に属するメモリセル４０は、それぞれ対応する
カラム毎に設けられているＡＮＤゲート５０の出力信号
をワードライト信号（これを、２重ワード信号と呼ぶ）
として受信するのである。このＡＮＤゲート５０は、ラ
イトワードデコーダ２２の出力信号であるライトワード
信号（ライトワード線（ＷＷＬ）上に表れる）と、その
属するカラムを選択する信号であるカラムセレクト信号
ＷＹ（０〜ｎ−１）との論理積を取って、２重ワード信
号として出力するのである。

【００２７】本実施の形態において特徴的なことは、ラ
イトワード信号が直接すべてのメモリセル４０に供給さ
れているのではなく、ライトワード信号が、カラムセレ
クト信号ＷＹ０〜ＷＹｎ−１との論理積がとられてか
ら、（２重ワード信号として）それぞれのメモリセル４
０に供給されているのである。

【００２８】このように、本実施の形態においてはライ
トワード信号がすべてのメモリセル４０に供給されるの
ではなく、選択されたカラムに属するメモリセル４０に
のみ供給されるように構成した。従って、データの書き
込みの対象となっているカラムのメモリセル４０にのみ
データが書き込まれ、そのほかのカラムに属するメモリ
セル４０に対してはライトワード信号が与えられず、書
き込み動作は行われない。その結果、書き込みの対象と
なっているカラムのメモリセル以外のメモリセルのデー
タを破壊してしまうことがない。

【００２９】従って、本実施の形態によればデータを書
き込む際にあらかじめデータの破壊を防ぐためのデータ
の読み出しを行っておくなどの複雑な制御が不要とな
る。尚、データのリードの動作については図１に示され
ている半導体記憶装置は図３に示されている半導体記憶
装置と同様の動作を行う。

【００３０】本実施の形態に係る半導体記憶装置におい
てデータの読み出しと書き込みを行う場合の動作を表す
タイミングチャートが図５に示されている。このタイミ
ングチャートに示されているように、データの書き込み
動作時には、図４に示されている動作と異なり、データ
を一旦バッファに書き込んでおく必要がない。そのた
め、データの書き込み時間を読み込み時間と同様の時間
とすることが可能である。

【００３１】このように、本実施の形態においてはワー
ドライト線（ＷＷＬ）と各メモリセル４０との間にＡＮ
Ｄゲート５０を設けたため、ライトワード信号が実際の
メモリセル４０に到達するまでの時間がゲート１段分だ
け長くなってしまうようにも考えられる。しかしなが
ら、従来の図３に示されている構成では、ワードライト
線（ＷＷＬ）は、全てのカラムのメモリセル４０に接続
されていたため、ライトワードデコーダ２２の負荷はか
なり大きいものであった。これと比較して、図１に示さ
れている構成ではわずかｎ個のＡＮＤゲート５０のみを
ライトワードデコーダ２２は駆動すればいいため、ライ
トワードコーダ２２の負荷は大幅に低減している。その
ため、ワードライト線（ＷＷＬ）におけるライトワード
信号の立ち上がりは図３に比べて図１に示されている構
成の方がかなり早くなることが期待される。そのため、
ＡＮＤゲート５０によるゲート１段分の遅延が生じて
も、図１に示されている回路構成は図３に示されている
回路構成に比べて著しく不利となることはないと考えら
れる。

【００３２】

【発明の効果】以上述べたように、本発明によればライ
トワード信号は、カラムセレクト信号と論理積を取るこ
とにより２重ワード信号を生成している。そして、２重
ワード信号をメモリセルである３トランジスタ型メモリ
セルに供給しているのである。従って、データの書き込
み対象以外のカラムに属するメモリセルのデータを破壊
することがないため、データの書き込みの際の制御が簡
易な半導体記憶装置を提供可能である。

【図面の簡単な説明】

【図１】 本発明の好適な実施の形態に係る半導体記憶
装置の構成ブロック図である。

【図２】 ３トランジスタ型メモリセルの回路図であ
る。

【図３】 従来の半導体記憶装置の構成ブロック図であ
る。

【図４】 従来の半導体記憶装置のデータの読み出し及
び書き込みの動作を表すタイミングチャートである。

【図５】 本実施の形態に係る半導体記憶装置のデータ
の読み出し及び書き込みの動作を表すタイミングチャー
トである。

【符号の説明】

２０ ライトカラムデコーダ、２２ ライトワードデコ
ーダ、２４ リードワードデコーダ、２６ リードカラ
ムデコーダ、３０ 入力回路、３２ ライトドライバ、
４０ メモリセル、４２ センスアンプ、４４ センス
アンプ、４６出力回路、５０ ＡＮＤゲート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】３トランジスタ型メモリセルを用いた半導
   体記憶装置において、 アドレスをデコードし、カラムセレクタ信号を生成する
   カラムアドレスデコーダと、 アドレス及びライト制御信号をデコードし、ライトワー
   ド信号を生成するライトワードデコーダと、 前記ライトワード信号と、前記カラムセレクタ信号との
   論理積をとり、２重ワード信号を生成し、この２重ワー
   ド信号を前記３トランジスタ型メモリセルに供給するＡ
   ＮＤゲートと、 を含み、前記カラムセレクタ信号によって選択されたカ
   ラムに属する前記３トランジスタ型メモリセルにのみ、
   前記ライトワード信号が供給されることを特徴とする半
   導体記憶装置。