JPH10134576A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH10134576A JPH10134576A JP9282074A JP28207497A JPH10134576A JP H10134576 A JPH10134576 A JP H10134576A JP 9282074 A JP9282074 A JP 9282074A JP 28207497 A JP28207497 A JP 28207497A JP H10134576 A JPH10134576 A JP H10134576A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bus
- memory array
- capacity
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000015654 memory Effects 0.000 claims abstract description 27
- 239000000872 buffer Substances 0.000 claims abstract description 16
- 230000005540 biological transmission Effects 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 9
- 238000007634 remodeling Methods 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- KGLZHWWTAHHNSI-UHFFFAOYSA-N 5-(2-chlorophenyl)-1,3-dihydrothieno[2,3-e][1,4]diazepin-2-one Chemical compound ClC1=CC=CC=C1C1=NCC(=O)NC2=C1C=CS2 KGLZHWWTAHHNSI-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】メモリ素子間の互換性を維持しつつ、かつ、ピ
ン数の増加を伴わずにデータの伝送率を向上させる得る
半導体メモリ装置を提供する。 【解決手段】メモリアレイ１と、該メモリアレイ１と外
部との間でｎ個ずつのデータ入出力を行うデータ入出力
パット７と、前記メモリアレイ１とデータ入出力パット
７との間に連結され、伝送されるデータをｎ個ずつ一時
的に記憶する第１及び第２バッファー４，５と、外部制
御信号によりデータ入出力パット７を経てメモリアレイ
１に入力されたデータを書き込むか、又は、前記メモリ
アレイ１に記憶されたデータをデータ入出力パット７を
経て外部に出力するため、２ｎ個のデータを伝送する第
１データバス２と、該第１データバス２から伝送された
２ｎ個のデータを夫々ｎ個ずつ第１及び第２バッファー
４，５に伝送する２つの第２データバス３と、該第１及
び第２バッファー４，５とデータ入出力パット７との間
に連結され、データをｎ個ずつ入出力するデータ入出力
バス６と、備えて半導体メモリ装置を構成する。
ン数の増加を伴わずにデータの伝送率を向上させる得る
半導体メモリ装置を提供する。 【解決手段】メモリアレイ１と、該メモリアレイ１と外
部との間でｎ個ずつのデータ入出力を行うデータ入出力
パット７と、前記メモリアレイ１とデータ入出力パット
７との間に連結され、伝送されるデータをｎ個ずつ一時
的に記憶する第１及び第２バッファー４，５と、外部制
御信号によりデータ入出力パット７を経てメモリアレイ
１に入力されたデータを書き込むか、又は、前記メモリ
アレイ１に記憶されたデータをデータ入出力パット７を
経て外部に出力するため、２ｎ個のデータを伝送する第
１データバス２と、該第１データバス２から伝送された
２ｎ個のデータを夫々ｎ個ずつ第１及び第２バッファー
４，５に伝送する２つの第２データバス３と、該第１及
び第２バッファー４，５とデータ入出力パット７との間
に連結され、データをｎ個ずつ入出力するデータ入出力
バス６と、備えて半導体メモリ装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関し、詳しくは、データの伝送率を増加し得る半導体
メモリ装置に関するものである。
に関し、詳しくは、データの伝送率を増加し得る半導体
メモリ装置に関するものである。
【０００２】
【従来の技術】一般に、半導体メモリは、大量化及び高
速化されつつある情報化時代の中心技術として１９７０
年代に１ＫビットＤＲＡＭ（DRAM； Dynamic Random A
ccessMemory）が開発されて以来、回路設計技術及び製
造技術の向上に従い、飛躍的に高集積化及び大容量化が
進み、最近では６４メガビット及び２５６メガビットの
半導体メモリが安定的に実用化され、更に、ギガビット
容量の半導体メモリが開発されつつある。
速化されつつある情報化時代の中心技術として１９７０
年代に１ＫビットＤＲＡＭ（DRAM； Dynamic Random A
ccessMemory）が開発されて以来、回路設計技術及び製
造技術の向上に従い、飛躍的に高集積化及び大容量化が
進み、最近では６４メガビット及び２５６メガビットの
半導体メモリが安定的に実用化され、更に、ギガビット
容量の半導体メモリが開発されつつある。
【０００３】このような半導体メモリ素子の高集積化及
び大容量化を図る場合は、低消費電力化，データの高速
処理化，広範囲な動作マージン及び廉価化が最も顧慮す
べき点であるが、特にデータの高速処理化に対する最近
の技術動向を概略的に以下に説明する。従来から最も汎
用されている高速化を図る手法としては、高速ページモ
ード（Fast Page Mode）がある。この高速ページモード
は、コラム系回路が静的動作を行い、列アドレス用のコ
ラムアドレスストローブ（ＣＡＳ；Column Address St
robe）の入力があるだけでアクセスが行われ、ＣＡＳの
プリチャージ時間が減少し、伝送速度を向上させること
ができるものである。
び大容量化を図る場合は、低消費電力化，データの高速
処理化，広範囲な動作マージン及び廉価化が最も顧慮す
べき点であるが、特にデータの高速処理化に対する最近
の技術動向を概略的に以下に説明する。従来から最も汎
用されている高速化を図る手法としては、高速ページモ
ード（Fast Page Mode）がある。この高速ページモード
は、コラム系回路が静的動作を行い、列アドレス用のコ
ラムアドレスストローブ（ＣＡＳ；Column Address St
robe）の入力があるだけでアクセスが行われ、ＣＡＳの
プリチャージ時間が減少し、伝送速度を向上させること
ができるものである。
【０００４】このような高速ページモードよりも改善さ
れた手法として、ＥＤＯ（ExtendedData Out ）モード
がある。該ＥＤＯモードは、図３に示したように、（A)
の行アドレス用のローアドレスストローブ（ＲＡＳ；Ro
w Address Strobe）がイネーブル（enable）されるとＸ
アドレス（行アドレス）を読み込み、その後、（B ）の
ＣＡＳがローにイネーブルされるとＹアドレス（列アド
レス）を読み込み、（D ）のデータ出力は、前記ＣＡＳ
がハイにディスエーブルされた場合にも、データを有効
にし続けるものである。
れた手法として、ＥＤＯ（ExtendedData Out ）モード
がある。該ＥＤＯモードは、図３に示したように、（A)
の行アドレス用のローアドレスストローブ（ＲＡＳ；Ro
w Address Strobe）がイネーブル（enable）されるとＸ
アドレス（行アドレス）を読み込み、その後、（B ）の
ＣＡＳがローにイネーブルされるとＹアドレス（列アド
レス）を読み込み、（D ）のデータ出力は、前記ＣＡＳ
がハイにディスエーブルされた場合にも、データを有効
にし続けるものである。
【０００５】即ち、前記ＣＡＳがディスエーブルされた
区間においてもデータが維持されるため、高速ページモ
ードよりも周期THPC（THPC；Hyper Page Mode Cycle T
ime）を減少させることができる。尚、図３において、
ＴＤＯＨは、Time Data Output Holdingの略であり、Ｃ
ＡＳがローレベルからハイレベルに、又は、ハイレベル
からローレベルに変化するときＹアドレスに関するデー
タを出力することを意味する。
区間においてもデータが維持されるため、高速ページモ
ードよりも周期THPC（THPC；Hyper Page Mode Cycle T
ime）を減少させることができる。尚、図３において、
ＴＤＯＨは、Time Data Output Holdingの略であり、Ｃ
ＡＳがローレベルからハイレベルに、又は、ハイレベル
からローレベルに変化するときＹアドレスに関するデー
タを出力することを意味する。
【０００６】また、データを高速処理する他の方法とし
て、一般的にＤＲＡＭのピン（Pin）数を増加させる方
法があり、この方法では、データの伝送率を向上させる
ことができる。例えば、16Ｉ／Ｏ及び 32 Ｉ／Ｏを、次
の（1)式及び（2)式から比較すると、データのピン数を
増加した場合に、データの伝送率が極めて向上すること
が分かる。 （1) 16 I/O ：57.2 Mbyte/sec ＝2byte ×（1/35 n
sec)＝2 ×28.6 M （2) 32 I/O ：114. 4Mbyte/sec ＝4byte ×（1/35 n
sec)＝4 ×28.6 M 尚、上式における35 nsec は、TRAC（Access Time from
／RAS ）＝50nsecであって、 TCAC （Access Time from
／CAS ）＝ 35nsec となる場合の例を示す。
て、一般的にＤＲＡＭのピン（Pin）数を増加させる方
法があり、この方法では、データの伝送率を向上させる
ことができる。例えば、16Ｉ／Ｏ及び 32 Ｉ／Ｏを、次
の（1)式及び（2)式から比較すると、データのピン数を
増加した場合に、データの伝送率が極めて向上すること
が分かる。 （1) 16 I/O ：57.2 Mbyte/sec ＝2byte ×（1/35 n
sec)＝2 ×28.6 M （2) 32 I/O ：114. 4Mbyte/sec ＝4byte ×（1/35 n
sec)＝4 ×28.6 M 尚、上式における35 nsec は、TRAC（Access Time from
／RAS ）＝50nsecであって、 TCAC （Access Time from
／CAS ）＝ 35nsec となる場合の例を示す。
【０００７】
【発明が解決しようとする課題】しかし、従来のデータ
高速処理方法のうち、ＥＤＯモードを用いる場合には、
高速ページモードを備えたＤＲＡＭに比べて処理速度は
向上するが、ＣＰＵ（Cental Process Unit ）の処理速
度には及ばず、また、速度が改善されたＳＤＲＡＭ（Sy
nchronous DRAM）と前記ＤＲＡＭとは殆ど互換性がない
という問題があった。
高速処理方法のうち、ＥＤＯモードを用いる場合には、
高速ページモードを備えたＤＲＡＭに比べて処理速度は
向上するが、ＣＰＵ（Cental Process Unit ）の処理速
度には及ばず、また、速度が改善されたＳＤＲＡＭ（Sy
nchronous DRAM）と前記ＤＲＡＭとは殆ど互換性がない
という問題があった。
【０００８】また、前記データのピン数を増加させる方
法においては、前記 (1)及び（2)式から判断されるよう
に（1)式のデータのピン数が2 倍に増加された（2)式で
はデータの伝送率は２倍に増加するが、ピン数の増加に
伴ってチップサイズが増加してしまうという問題があっ
た。このように従来の高速処理方法では、メモリ素子間
の互換性を維持しつつ、データの伝送率を向上させるこ
とが困難であり、このような問題点を解決するために、
データのピン数を増加させると、サップサイズが増大し
てしまうという不都合があったものである。
法においては、前記 (1)及び（2)式から判断されるよう
に（1)式のデータのピン数が2 倍に増加された（2)式で
はデータの伝送率は２倍に増加するが、ピン数の増加に
伴ってチップサイズが増加してしまうという問題があっ
た。このように従来の高速処理方法では、メモリ素子間
の互換性を維持しつつ、データの伝送率を向上させるこ
とが困難であり、このような問題点を解決するために、
データのピン数を増加させると、サップサイズが増大し
てしまうという不都合があったものである。
【０００９】そこで、本発明は、１つのＹアドレス（列
アドレス）に対して２つのデータを出力してデータの伝
送率を向上させ得る半導体メモリ装置を提供して、伝送
率の向上を、互換性の低下，チップサイズの増大を招く
ことなく実現できるようにすることを目的とする。
アドレス）に対して２つのデータを出力してデータの伝
送率を向上させ得る半導体メモリ装置を提供して、伝送
率の向上を、互換性の低下，チップサイズの増大を招く
ことなく実現できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】このような目的を達成す
るため、請求項１記載の発明に係る半導体メモリ装置
は、データを記憶するメモリアレイ(1) と、該メモリア
レイ(1) と外部との間でデータをｎ個ずつ入出力するた
めのデータ入出力パッド(7) とを備える一方、前記メモ
リアレイ(1) と前記データ入出力パッド(7) との間に、
前記メモリアレイ(1) とは少なくとも２ｎ個のデータを
交換し、同時に前記データ入出力パッド(7) とはタイム
インターリーブ方式によりｎ個ずつ少なくとも２ｎ個の
データを交換するデータバス（2,3,6)を備えて構成され
る。
るため、請求項１記載の発明に係る半導体メモリ装置
は、データを記憶するメモリアレイ(1) と、該メモリア
レイ(1) と外部との間でデータをｎ個ずつ入出力するた
めのデータ入出力パッド(7) とを備える一方、前記メモ
リアレイ(1) と前記データ入出力パッド(7) との間に、
前記メモリアレイ(1) とは少なくとも２ｎ個のデータを
交換し、同時に前記データ入出力パッド(7) とはタイム
インターリーブ方式によりｎ個ずつ少なくとも２ｎ個の
データを交換するデータバス（2,3,6)を備えて構成され
る。
【００１１】また、請求項２記載の発明に係る半導体メ
モリ装置は、データを記憶するメモリアレイ(1) と、該
メモリアレイ(1) と外部との間でデータをｎ個ずつ入出
力するためのデータ入出力パッド(7) と、前記メモリア
レイ(1) に対する入出力データを２ｎ個ずつ伝送する第
１データバス(2) と、該第１データバス(2) で伝送され
る２ｎ個のデータをそれぞれｎ個ずつ伝送する第２デー
タバス(3) と、該第２データバス(3) で伝送されるデー
タをｎ個ずつ一時的に記憶する第１及び第２バッファー
(4,5) と、該第１及び第２バッファー(4,5) と前記デー
タ入出力パット（7)との間でデータをｎ個ずつ伝送する
データ入出力バス（6)と、から構成される。
モリ装置は、データを記憶するメモリアレイ(1) と、該
メモリアレイ(1) と外部との間でデータをｎ個ずつ入出
力するためのデータ入出力パッド(7) と、前記メモリア
レイ(1) に対する入出力データを２ｎ個ずつ伝送する第
１データバス(2) と、該第１データバス(2) で伝送され
る２ｎ個のデータをそれぞれｎ個ずつ伝送する第２デー
タバス(3) と、該第２データバス(3) で伝送されるデー
タをｎ個ずつ一時的に記憶する第１及び第２バッファー
(4,5) と、該第１及び第２バッファー(4,5) と前記デー
タ入出力パット（7)との間でデータをｎ個ずつ伝送する
データ入出力バス（6)と、から構成される。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。本発明に係る半導体メモリ装置にお
いては、図１に示したように、データの伝送率を向上さ
せるため、第１データバス２をデータ入出力パット７よ
りも２倍に拡張し、前記データ入出力パット７と該第1
データバス２と、を連結する第１及び第２バッファー
４，５を経て前記第１データバス２及びメモリアレイ１
は、少くなくとも２ｎ個のデータを交換し、同時にコラ
ムアドレスストローブ信号ＣＡＳに従い、前記第１デー
タバス２とデータ入出力パット７は、タイムインターリ
ーブ（time interleave ）方式によりｎ個ずつ少なくと
も２ｎ個のデータを交換する。
を用いて説明する。本発明に係る半導体メモリ装置にお
いては、図１に示したように、データの伝送率を向上さ
せるため、第１データバス２をデータ入出力パット７よ
りも２倍に拡張し、前記データ入出力パット７と該第1
データバス２と、を連結する第１及び第２バッファー
４，５を経て前記第１データバス２及びメモリアレイ１
は、少くなくとも２ｎ個のデータを交換し、同時にコラ
ムアドレスストローブ信号ＣＡＳに従い、前記第１デー
タバス２とデータ入出力パット７は、タイムインターリ
ーブ（time interleave ）方式によりｎ個ずつ少なくと
も２ｎ個のデータを交換する。
【００１３】より詳しく説明すると、複数のメモリセル
を備えたメモリアレイ1 と、外部制御信号により前記メ
モリアレイ１にデータを書き込むか、又は、前記メモリ
アレイ１に記憶されたデータを外部に出力するため、２
ｎ個のデータを処理する第１データバス２と、該第１デ
ータバス２から伝送された２ｎ個のデータを夫々ｎ個ず
つタイムインターリーブ方式により前記第１及び第２バ
ッファー４，５に伝送する第２データバス３と、該第２
データバス３の出力として前記メモリアレイ１及びデー
タ入出力パット７間を移動するデータをｎ個ずつ一時的
に記憶する第１及び第２バッファー４，５と、該第１及
び第２バッファー４，５のデータをｎ個ずつ出力する
か、又は、第１及び第２バッファー４，５それぞれにｎ
個のデータを入力させるデータ入出力パット７と、から
構成されている。
を備えたメモリアレイ1 と、外部制御信号により前記メ
モリアレイ１にデータを書き込むか、又は、前記メモリ
アレイ１に記憶されたデータを外部に出力するため、２
ｎ個のデータを処理する第１データバス２と、該第１デ
ータバス２から伝送された２ｎ個のデータを夫々ｎ個ず
つタイムインターリーブ方式により前記第１及び第２バ
ッファー４，５に伝送する第２データバス３と、該第２
データバス３の出力として前記メモリアレイ１及びデー
タ入出力パット７間を移動するデータをｎ個ずつ一時的
に記憶する第１及び第２バッファー４，５と、該第１及
び第２バッファー４，５のデータをｎ個ずつ出力する
か、又は、第１及び第２バッファー４，５それぞれにｎ
個のデータを入力させるデータ入出力パット７と、から
構成されている。
【００１４】以下、このように構成された本発明に係る
半導体メモリ装置の動作を説明する。図２（Ａ）に示し
たように、ローアドレスストローブ信号（／RAS ）がロ
ーアクティブされ、Ｘアドレス（行アドレス）を読み込
んでワードラインを選択し、図２（Ｃ）に示したよう
に、前記Ｘアドレスがロー又はハイ状態に転換する時点
を検出し、内部Ｙセルがイネーブルされ、ワードライン
と交叉する部分のセルデータがデータラインに乗せられ
るが、この時、前記第１データバス２が前記データ入出
力パット７よりも最小で２倍であるため、セルデータも
少なくとも前記データ入出力パット７よりも２倍以上に
乗せることができる。
半導体メモリ装置の動作を説明する。図２（Ａ）に示し
たように、ローアドレスストローブ信号（／RAS ）がロ
ーアクティブされ、Ｘアドレス（行アドレス）を読み込
んでワードラインを選択し、図２（Ｃ）に示したよう
に、前記Ｘアドレスがロー又はハイ状態に転換する時点
を検出し、内部Ｙセルがイネーブルされ、ワードライン
と交叉する部分のセルデータがデータラインに乗せられ
るが、この時、前記第１データバス２が前記データ入出
力パット７よりも最小で２倍であるため、セルデータも
少なくとも前記データ入出力パット７よりも２倍以上に
乗せることができる。
【００１５】前記第1 データバス２は、２つのデータバ
ス（第２データバス３）に分けられ、前記第１及び第２
バッファー４，５に連結され、例えば、前記メモリアレ
イ１から先に出力されるデータが前記第１バッファー４
に伝送され、後に出力されるデータは第２バッファー５
に伝送されるようになっている。また、図２（Ｂ）のよ
うに、コラムアドレスストローブ信号（／CAS ）がロー
アクティブされると、前記データ入出力バス６を経て前
記第１及び第２バッファーから入力されたデータが、前
記データ入出力パット７を経て順次入力又は出力される
ようになっていて、（Ｄ）のように１つのＹアドレス
（列アドレス）に対しＹ及びＹ’の２つのデータを処理
する。
ス（第２データバス３）に分けられ、前記第１及び第２
バッファー４，５に連結され、例えば、前記メモリアレ
イ１から先に出力されるデータが前記第１バッファー４
に伝送され、後に出力されるデータは第２バッファー５
に伝送されるようになっている。また、図２（Ｂ）のよ
うに、コラムアドレスストローブ信号（／CAS ）がロー
アクティブされると、前記データ入出力バス６を経て前
記第１及び第２バッファーから入力されたデータが、前
記データ入出力パット７を経て順次入力又は出力される
ようになっていて、（Ｄ）のように１つのＹアドレス
（列アドレス）に対しＹ及びＹ’の２つのデータを処理
する。
【００１６】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ装置によると、データバスをデータ入出力パッ
トよりも２倍に拡張してＹアドレス選択信号（列アドレ
ス信号ＣＡＳ）の立ち上がり及び立ち下がりにおいてデ
ータが出力されるため、メモリ素子間における互換性を
満たしつつ、チップのピン数を増加せずにデータに伝送
率を向上させることができ、以て、機器の小型化を図
り、ハードウェアを改造せずにシステム性能を一層向上
し得るという効果がある。
体メモリ装置によると、データバスをデータ入出力パッ
トよりも２倍に拡張してＹアドレス選択信号（列アドレ
ス信号ＣＡＳ）の立ち上がり及び立ち下がりにおいてデ
ータが出力されるため、メモリ素子間における互換性を
満たしつつ、チップのピン数を増加せずにデータに伝送
率を向上させることができ、以て、機器の小型化を図
り、ハードウェアを改造せずにシステム性能を一層向上
し得るという効果がある。
【図１】本発明に係る半導体メモリ装置の構成図であ
る。
る。
【図２】本発明に係る半導体メモリ装置の動作タイミン
グ図である。
グ図である。
【図３】従来の半導体メモリ装置の動作タイミング図で
ある。
ある。
１；メモリアレイ ２；第１データバス ３；第２データバス ４；第１バッファー ５；第２バッファー ６；データ入出力バス ７；データ入出力パット
Claims (2)
- 【請求項１】データを記憶するメモリアレイ(1) と、該
メモリアレイ(1) と外部との間でデータをｎ個ずつ入出
力するためのデータ入出力パッド(7) とを備える一方、
前記メモリアレイ(1) と前記データ入出力パッド(7) と
の間に、前記メモリアレイ(1) とは少なくとも２ｎ個の
データを交換し、同時に前記データ入出力パッド(7)と
はタイムインターリーブ方式によりｎ個ずつ少なくとも
２ｎ個のデータを交換するデータバス（2,3,6)を備えて
構成されることを特徴とする半導体メモリ装置。 - 【請求項２】データを記憶するメモリアレイ(1) と、該
メモリアレイ(1) と外部との間でデータをｎ個ずつ入出
力するためのデータ入出力パッド(7) と、前記メモリア
レイ(1) に対する入出力データを２ｎ個ずつ伝送する第
１データバス(2) と、該第１データバス(2) で伝送され
る２ｎ個のデータをそれぞれｎ個ずつ伝送する第２デー
タバス(3) と、該第２データバス(3) で伝送されるデー
タをｎ個ずつ一時的に記憶する第１及び第２バッファー
(4,5) と、該第１及び第２バッファー(4,5) と前記デー
タ入出力パット（7)との間でデータをｎ個ずつ伝送する
データ入出力バス（6)と、から構成されることを特徴と
する半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960048240A KR100237565B1 (ko) | 1996-10-25 | 1996-10-25 | 반도체 메모리장치 |
| KR48240/1996 | 1996-10-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134576A true JPH10134576A (ja) | 1998-05-22 |
Family
ID=19478898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9282074A Pending JPH10134576A (ja) | 1996-10-25 | 1997-10-15 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5838632A (ja) |
| JP (1) | JPH10134576A (ja) |
| KR (1) | KR100237565B1 (ja) |
| DE (1) | DE19734719A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6230245B1 (en) | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
| US6175894B1 (en) * | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
| US5996043A (en) * | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
| US5825711A (en) * | 1997-06-13 | 1998-10-20 | Micron Technology, Inc. | Method and system for storing and processing multiple memory addresses |
| US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
| US6202119B1 (en) | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
| US6669691B1 (en) * | 2000-07-18 | 2003-12-30 | Scimed Life Systems, Inc. | Epicardial myocardial revascularization and denervation methods and apparatus |
| US7796446B2 (en) * | 2008-09-19 | 2010-09-14 | Qimonda Ag | Memory dies for flexible use and method for configuring memory dies |
| KR101033490B1 (ko) * | 2009-11-30 | 2011-05-09 | 주식회사 하이닉스반도체 | 패드를 선택적으로 이용하는 반도체 메모리 장치 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257237A (en) * | 1989-05-16 | 1993-10-26 | International Business Machines Corporation | SAM data selection on dual-ported DRAM devices |
| JPH0784870A (ja) * | 1993-06-30 | 1995-03-31 | Sanyo Electric Co Ltd | 記憶回路 |
-
1996
- 1996-10-25 KR KR1019960048240A patent/KR100237565B1/ko not_active Expired - Fee Related
-
1997
- 1997-08-11 DE DE19734719A patent/DE19734719A1/de not_active Withdrawn
- 1997-10-15 JP JP9282074A patent/JPH10134576A/ja active Pending
- 1997-10-23 US US08/956,355 patent/US5838632A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980029009A (ko) | 1998-07-15 |
| DE19734719A1 (de) | 1998-05-07 |
| US5838632A (en) | 1998-11-17 |
| KR100237565B1 (ko) | 2000-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100386753C (zh) | 脉冲串长度比预取长度短的存储器系统 | |
| US6779074B2 (en) | Memory device having different burst order addressing for read and write operations | |
| US6301185B1 (en) | Random access memory with divided memory banks and data read/write architecture therefor | |
| JP2008532140A (ja) | 複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法 | |
| US7085912B2 (en) | Sequential nibble burst ordering for data | |
| JPH1173773A (ja) | 半導体装置 | |
| US11467965B2 (en) | Processing-in-memory (PIM) device | |
| US6459647B1 (en) | Split-bank architecture for high performance SDRAMs | |
| USRE38955E1 (en) | Memory device having a relatively wide data bus | |
| US11861369B2 (en) | Processing-in-memory (PIM) device | |
| JP2817672B2 (ja) | 半導体メモリ | |
| JPH10134576A (ja) | 半導体メモリ装置 | |
| KR980012545A (ko) | 정렬 데이타 저장 장치 및 결합 패드를 구비한 dram 구조 | |
| US7139893B2 (en) | Transparent SDRAM in an embedded environment | |
| JP2000231788A (ja) | 半導体記憶装置 | |
| JP2848105B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH0877767A (ja) | 同期型ｄｒａｍ | |
| JPH04181592A (ja) | ダイナミック型半導体記憶装置 |