JPH10134583A - 連想メモリ - Google Patents
連想メモリInfo
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- JPH10134583A JPH10134583A JP29133696A JP29133696A JPH10134583A JP H10134583 A JPH10134583 A JP H10134583A JP 29133696 A JP29133696 A JP 29133696A JP 29133696 A JP29133696 A JP 29133696A JP H10134583 A JPH10134583 A JP H10134583A
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Abstract
(57)【要約】
【課題】 従来の比較機能内蔵型メモリセルを備えた連
想メモリにおいては、一致判定するときにメモリセルに
保持されているデータを外部へ読み出さずに比較判定結
果のみ出力するため、メモリセル内に保持されているデ
ータにソフトエラーが発生していても、それを検出する
ことができないという問題点があった。 【解決手段】 外部から入力されたデータと内部に保持
したデータとの一致を検出する比較機能を内蔵するメモ
リセル（１０）を用いた連想メモリにおいて、上記メモ
リセルを、データを保持する記憶回路と一致を検出する
比較回路を各々２重化した構成とし、第１及び第２の記
憶回路（１１Ａ，１１Ｂ）に同一のデータを格納し、第
１の比較回路（１２Ａ）は第１の記憶回路（１１Ａ）の
保持データと外部から入力されたデータとの一致を検出
し、第２の比較回路（１２Ａ）は第１の記憶回路（１１
Ａ）の保持データと第２の記憶回路（１１Ｂ）の保持デ
ータとの一致を検出するようにした。
想メモリにおいては、一致判定するときにメモリセルに
保持されているデータを外部へ読み出さずに比較判定結
果のみ出力するため、メモリセル内に保持されているデ
ータにソフトエラーが発生していても、それを検出する
ことができないという問題点があった。 【解決手段】 外部から入力されたデータと内部に保持
したデータとの一致を検出する比較機能を内蔵するメモ
リセル（１０）を用いた連想メモリにおいて、上記メモ
リセルを、データを保持する記憶回路と一致を検出する
比較回路を各々２重化した構成とし、第１及び第２の記
憶回路（１１Ａ，１１Ｂ）に同一のデータを格納し、第
１の比較回路（１２Ａ）は第１の記憶回路（１１Ａ）の
保持データと外部から入力されたデータとの一致を検出
し、第２の比較回路（１２Ａ）は第１の記憶回路（１１
Ａ）の保持データと第２の記憶回路（１１Ｂ）の保持デ
ータとの一致を検出するようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリさら
にはデータ一致検出機能を備えた連想メモリに係り、特
にキャッシュメモリ等に用いられる連想メモリに利用し
て有効な技術に関する。
にはデータ一致検出機能を備えた連想メモリに係り、特
にキャッシュメモリ等に用いられる連想メモリに利用し
て有効な技術に関する。
【０００２】
【従来の技術】連想メモリは、番地を指定してアクセス
する代わりに、記憶内容の一部を指定して、その内容が
記憶されている一あるいは残りの内容を読み出せるよう
に構成されたメモリで、計算機システムでは、キャッシ
ュメモリやアドレス変換用のテーブル等に用いられてい
る。
する代わりに、記憶内容の一部を指定して、その内容が
記憶されている一あるいは残りの内容を読み出せるよう
に構成されたメモリで、計算機システムでは、キャッシ
ュメモリやアドレス変換用のテーブル等に用いられてい
る。
【０００３】連想メモリは、２つのメモリ部から構成さ
れ、第１のメモリ部には外部から入力されるデータ（検
索データ）との比較を行うデータ（被検索データ）が格
納され、第２のメモリ部には第１のメモリでの比較にお
いて一致したときに取り出すデータが格納される。上記
第１のメモリ部は、データを保持するメモリ本来の記憶
機能の他に、外部から入力されたデータと内部に保持し
ているデータとの一致を検出する比較機能を有してお
り、ＣＡＭ（Content Addressable Memory）と呼ばれて
いる。
れ、第１のメモリ部には外部から入力されるデータ（検
索データ）との比較を行うデータ（被検索データ）が格
納され、第２のメモリ部には第１のメモリでの比較にお
いて一致したときに取り出すデータが格納される。上記
第１のメモリ部は、データを保持するメモリ本来の記憶
機能の他に、外部から入力されたデータと内部に保持し
ているデータとの一致を検出する比較機能を有してお
り、ＣＡＭ（Content Addressable Memory）と呼ばれて
いる。
【０００４】従来のＣＡＭでは、データを保持する記憶
回路毎に一致を検出する比較機能を内蔵したメモリセル
（ＣＡＭセル）を用い、記憶回路に保持したデータを読
み出さずに、外部から入力されたデータと記憶回路に保
持しているデータとの一致検出を実行するように構成さ
れたものが提案されている(特開昭59-231789号等)。上
記従来の比較機能内蔵のメモリセルにあっては、各メモ
リセルごとに複数の論理ゲート回路からなるデータ一致
検出回路を設けるようにしているため、セルの構成素子
数が多くなるという欠点を有する。
回路毎に一致を検出する比較機能を内蔵したメモリセル
（ＣＡＭセル）を用い、記憶回路に保持したデータを読
み出さずに、外部から入力されたデータと記憶回路に保
持しているデータとの一致検出を実行するように構成さ
れたものが提案されている(特開昭59-231789号等)。上
記従来の比較機能内蔵のメモリセルにあっては、各メモ
リセルごとに複数の論理ゲート回路からなるデータ一致
検出回路を設けるようにしているため、セルの構成素子
数が多くなるという欠点を有する。
【０００５】そこで、本発明者等は、図３に示すような
比較機能内蔵のメモリセルについて検討した。図におい
て、１０が比較機能内蔵のメモリセルで、１１は記憶回
路、１２は比較回路、WL1はワード線、DL1-P，DL1-Nは
差動データ線、HITは比較出力線である。記憶回路１１
は一般的な６ＭＯＳからなるスタティック型記憶素子で
あり、データの書き込み・読み出しは、ワード線WL1が
その制御をして、差動データ線DL1-P，DL1-Nを介して行
われる。比較回路１２は２つの相補データのＥＯＲ論理
を実現するもので、記憶回路１の保持データと差動デー
タ線DL1-P，DL1-Nのデータとの一致を検出し、その結果
を比較出力線HITに出力する。
比較機能内蔵のメモリセルについて検討した。図におい
て、１０が比較機能内蔵のメモリセルで、１１は記憶回
路、１２は比較回路、WL1はワード線、DL1-P，DL1-Nは
差動データ線、HITは比較出力線である。記憶回路１１
は一般的な６ＭＯＳからなるスタティック型記憶素子で
あり、データの書き込み・読み出しは、ワード線WL1が
その制御をして、差動データ線DL1-P，DL1-Nを介して行
われる。比較回路１２は２つの相補データのＥＯＲ論理
を実現するもので、記憶回路１の保持データと差動デー
タ線DL1-P，DL1-Nのデータとの一致を検出し、その結果
を比較出力線HITに出力する。
【０００６】このメモリセルにデータを格納し、外部か
ら入力されたデータ（検索データ）とメモリセルに保持
したデータ（保持データ）との一致を検出するには、比
較出力線HITを予めプリチャージしておいて、ワード線W
L1で記憶回路１１を選択しない状態のまま差動データ線
DL1-P，DL1-Nに検索データを入力する。すると、比較回
路１２で記憶回路１１の保持データと差動データ線DL1-
P，DL1-Nの検索データとの一致が検出され、その結果が
比較出力線HITに出力される。すなわち、比較機能内蔵
のメモリセルを用いると、記憶回路に保持したデータを
読み出さなくても一致／不一致を検出することが出来
る。
ら入力されたデータ（検索データ）とメモリセルに保持
したデータ（保持データ）との一致を検出するには、比
較出力線HITを予めプリチャージしておいて、ワード線W
L1で記憶回路１１を選択しない状態のまま差動データ線
DL1-P，DL1-Nに検索データを入力する。すると、比較回
路１２で記憶回路１１の保持データと差動データ線DL1-
P，DL1-Nの検索データとの一致が検出され、その結果が
比較出力線HITに出力される。すなわち、比較機能内蔵
のメモリセルを用いると、記憶回路に保持したデータを
読み出さなくても一致／不一致を検出することが出来
る。
【０００７】
【発明が解決しようとする課題】上記連想メモリにおい
ては、一致判定するときにメモリセルに保持されている
データを外部へ読み出さずに比較判定結果のみ出力する
ため、メモリセル内に保持されているデータにソフトエ
ラーが発生していても、それを検出することができない
という問題点があった。
ては、一致判定するときにメモリセルに保持されている
データを外部へ読み出さずに比較判定結果のみ出力する
ため、メモリセル内に保持されているデータにソフトエ
ラーが発生していても、それを検出することができない
という問題点があった。
【０００８】本発明の目的は、メモリセル内に保持して
いるデータで発生したソフトエラーを検出する機能を有
する連想メモリを提供することである。
いるデータで発生したソフトエラーを検出する機能を有
する連想メモリを提供することである。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、外部から入力されたデータと内
部に保持したデータとの一致を検出する比較機能を内蔵
するメモリセルを用いた連想メモリにおいて、上記メモ
リセルを、データを保持する記憶回路と一致を検出する
比較回路を各々２重化した構成とし、第１及び第２の記
憶回路に同一のデータを格納し、第１の比較回路は第１
の記憶回路の保持データと外部から入力されたデータと
の一致を検出し、第２の比較回路は第１の記憶回路の保
持データと第２の記憶回路の保持データとの一致を検出
するようにしたものである。
部に保持したデータとの一致を検出する比較機能を内蔵
するメモリセルを用いた連想メモリにおいて、上記メモ
リセルを、データを保持する記憶回路と一致を検出する
比較回路を各々２重化した構成とし、第１及び第２の記
憶回路に同一のデータを格納し、第１の比較回路は第１
の記憶回路の保持データと外部から入力されたデータと
の一致を検出し、第２の比較回路は第１の記憶回路の保
持データと第２の記憶回路の保持データとの一致を検出
するようにしたものである。
【００１２】同一のデータを第１と第２の記憶回路に格
納し、両者の保持データの一致を第２の比較回路で検出
することは、１ビット単位にパリティビットを設けて、
パリティチェックをするのと等価である。従って、第２
の比較回路の出力はパリティチェック出力であり、第２
の比較回路の出力をモニターすることで、記憶回路に保
持されているデータを読み出さなくてもソフトエラーの
発生を検出することができる。
納し、両者の保持データの一致を第２の比較回路で検出
することは、１ビット単位にパリティビットを設けて、
パリティチェックをするのと等価である。従って、第２
の比較回路の出力はパリティチェック出力であり、第２
の比較回路の出力をモニターすることで、記憶回路に保
持されているデータを読み出さなくてもソフトエラーの
発生を検出することができる。
【００１３】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。
いて説明する。
【００１４】図１に本発明の一実施例である比較機能内
蔵のメモリセルを示す。図１において、１０は比較機能
内蔵のメモリセルで、１１Ａおよび１１Ｂは記憶回路、
１２Ａおよび１２Ｂは比較回路、WL1はワード線、DL1-
P，DL1-Nは記憶回路１１Ａ側の差動データ線、HITは記
憶回路１１Ａ側の比較出力線である。また、DL10-P，DL
10-Nは記憶回路１１Ｂ側の差動データ線、PCKは記憶回
路１１Ｂ側の比較出力線、Ｑp1，Ｑp2は上記比較出力線
HIT，PCKの一方の端にそれぞれ接続されたプリチャージ
用ＭＯＳＦＥＴ、ＳＡ１，ＳＡ２は上記比較出力線HI
T，PCKの他端にそれぞれ接続されたセンス回路、１３は
上記比較出力線HIT，PCKの信号に基づいてソフトエラー
の有無を検出するソフトエラー検出回路である。
蔵のメモリセルを示す。図１において、１０は比較機能
内蔵のメモリセルで、１１Ａおよび１１Ｂは記憶回路、
１２Ａおよび１２Ｂは比較回路、WL1はワード線、DL1-
P，DL1-Nは記憶回路１１Ａ側の差動データ線、HITは記
憶回路１１Ａ側の比較出力線である。また、DL10-P，DL
10-Nは記憶回路１１Ｂ側の差動データ線、PCKは記憶回
路１１Ｂ側の比較出力線、Ｑp1，Ｑp2は上記比較出力線
HIT，PCKの一方の端にそれぞれ接続されたプリチャージ
用ＭＯＳＦＥＴ、ＳＡ１，ＳＡ２は上記比較出力線HI
T，PCKの他端にそれぞれ接続されたセンス回路、１３は
上記比較出力線HIT，PCKの信号に基づいてソフトエラー
の有無を検出するソフトエラー検出回路である。
【００１５】上記記憶回路１１Ａは、上記差動データ線
DL1-P，DL1-Nにソース・ドレイン端子が接続されゲート
端子が上記ワード線WL1に接続された伝送ＭＯＳＦＥＴ
Ｑ1，Ｑ2と、フリップフロップ型ラッチ回路を構成す
るＭＯＳＦＥＴ Ｑ3〜Ｑ6とから構成されている。Ｑp
1，Ｑp2，Ｑ3，Ｑ4はＰチャネルＭＯＳＦＥＴであり、
他はＮチャネルＭＯＳＦＥＴである。上記記憶回路１１
Ｂは上記記憶回路１１Ａと同じ回路構成であり、ワード
線WL1は共通とされ、差動データ線は各々独立して設け
られている。
DL1-P，DL1-Nにソース・ドレイン端子が接続されゲート
端子が上記ワード線WL1に接続された伝送ＭＯＳＦＥＴ
Ｑ1，Ｑ2と、フリップフロップ型ラッチ回路を構成す
るＭＯＳＦＥＴ Ｑ3〜Ｑ6とから構成されている。Ｑp
1，Ｑp2，Ｑ3，Ｑ4はＰチャネルＭＯＳＦＥＴであり、
他はＮチャネルＭＯＳＦＥＴである。上記記憶回路１１
Ｂは上記記憶回路１１Ａと同じ回路構成であり、ワード
線WL1は共通とされ、差動データ線は各々独立して設け
られている。
【００１６】上記比較回路１２Ａは、比較出力線HITと
接地点との間にそれぞれ直列に接続されたＭＯＳＦＥＴ
Ｑ11，Ｑ12とＱ21，Ｑ22とからなり、Ｑ11のゲート端
子は上記記憶回路１１Ａの内部ノードＮNに接続され、
Ｑ12のゲート端子は上記差動データ線DL1-Pに接続さ
れ、Ｑ21のゲート端子は上記記憶回路１１Ａの内部ノー
ドＮPに接続され、Ｑ22のゲート端子は上記差動データ
線DL1-Nに接続され、記憶回路１１Ａの保持データと差
動データ線DL1-P，DL1-N上のデータとの一致／不一致を
検出し、その結果を比較出力線HITに出力する。
接地点との間にそれぞれ直列に接続されたＭＯＳＦＥＴ
Ｑ11，Ｑ12とＱ21，Ｑ22とからなり、Ｑ11のゲート端
子は上記記憶回路１１Ａの内部ノードＮNに接続され、
Ｑ12のゲート端子は上記差動データ線DL1-Pに接続さ
れ、Ｑ21のゲート端子は上記記憶回路１１Ａの内部ノー
ドＮPに接続され、Ｑ22のゲート端子は上記差動データ
線DL1-Nに接続され、記憶回路１１Ａの保持データと差
動データ線DL1-P，DL1-N上のデータとの一致／不一致を
検出し、その結果を比較出力線HITに出力する。
【００１７】すなわち、予めプリチャージＭＯＳＦＥＴ
Ｑp1をオンして比較出力線HITをプリチャージしてお
いて、差動データ線DL1-P，DL1-N上に検索データを乗せ
ると、記憶回路１２Ａの保持データと一致すると直列形
態のＭＯＳＦＥＴＱ11，Ｑ12とＱ21，Ｑ22のいずれかの
ペアのＭＯＳＦＥＴが同時にオン状態とされて電流が流
れ、比較出力線HITの電荷が引き抜かれることでロウレ
ベルとなり、センス回路ＳＡ１によって増幅、検出され
る。
Ｑp1をオンして比較出力線HITをプリチャージしてお
いて、差動データ線DL1-P，DL1-N上に検索データを乗せ
ると、記憶回路１２Ａの保持データと一致すると直列形
態のＭＯＳＦＥＴＱ11，Ｑ12とＱ21，Ｑ22のいずれかの
ペアのＭＯＳＦＥＴが同時にオン状態とされて電流が流
れ、比較出力線HITの電荷が引き抜かれることでロウレ
ベルとなり、センス回路ＳＡ１によって増幅、検出され
る。
【００１８】また、差動データ線DL1-P，DL1-N上の検索
データと記憶回路１２Ａの保持データと一致しない場合
には、直列形態のＭＯＳＦＥＴＱ11，Ｑ12とＱ21，Ｑ22
の各ペアのＭＯＳＦＥＴのうちいずれかがオフとされる
ため、比較出力線PCKの電荷が引き抜かれないでハイレ
ベルを維持し、センス回路ＳＡ２により増幅、検出され
る。上記センス回路ＳＡ１，ＳＡ２は、それぞれ比較出
力線HIT，PCKのハイレベルとロウレベルの相違を検出で
きればよいので、インバータのような簡単な回路で構成
するようにしてもよい。
データと記憶回路１２Ａの保持データと一致しない場合
には、直列形態のＭＯＳＦＥＴＱ11，Ｑ12とＱ21，Ｑ22
の各ペアのＭＯＳＦＥＴのうちいずれかがオフとされる
ため、比較出力線PCKの電荷が引き抜かれないでハイレ
ベルを維持し、センス回路ＳＡ２により増幅、検出され
る。上記センス回路ＳＡ１，ＳＡ２は、それぞれ比較出
力線HIT，PCKのハイレベルとロウレベルの相違を検出で
きればよいので、インバータのような簡単な回路で構成
するようにしてもよい。
【００１９】比較回路１２Ｂは比較回路１２Ａと同じ回
路構成であり、４個のＭＯＳＦＥＴＱ11'，Ｑ12'とＱ2
1'，Ｑ22'により構成されている。比較回路１２Ｂが比
較回路１２Ａと異なるのは、ＭＯＳＦＥＴ Ｑ12'とＱ2
2'のゲート端子が、差動データ線DL1-P，DL1-Nではな
く、記憶回路１１Ａの内部ノードＮP，ＮNに接続されて
いる点のみである。ＭＯＳＦＥＴ Ｑ11'のゲート端子
は上記記憶回路１１Ｂの内部ノードＮN'に接続され、Ｑ
12'のゲート端子は上記記憶回路１１Ｂの内部ノードＮ
P'に接続されている。これによって、比較回路１２Ｂは
記憶回路１１Ａの保持データと記憶回路１１Ｂの保持デ
ータとの一致／不一致を検出して、その結果（イクスク
ルーシブＮＯＲ論理値）を比較出力線PCKに出力する。
路構成であり、４個のＭＯＳＦＥＴＱ11'，Ｑ12'とＱ2
1'，Ｑ22'により構成されている。比較回路１２Ｂが比
較回路１２Ａと異なるのは、ＭＯＳＦＥＴ Ｑ12'とＱ2
2'のゲート端子が、差動データ線DL1-P，DL1-Nではな
く、記憶回路１１Ａの内部ノードＮP，ＮNに接続されて
いる点のみである。ＭＯＳＦＥＴ Ｑ11'のゲート端子
は上記記憶回路１１Ｂの内部ノードＮN'に接続され、Ｑ
12'のゲート端子は上記記憶回路１１Ｂの内部ノードＮ
P'に接続されている。これによって、比較回路１２Ｂは
記憶回路１１Ａの保持データと記憶回路１１Ｂの保持デ
ータとの一致／不一致を検出して、その結果（イクスク
ルーシブＮＯＲ論理値）を比較出力線PCKに出力する。
【００２０】すなわち、予めプリチャージＭＯＳＦＥＴ
Ｑp2をオンして比較出力線PCKをプリチャージしてお
いて比較回路１２Ｂを作動させると、記憶回路１２Ａの
保持データと記憶回路１２Ｂの保持データとが一致して
いるときに直列形態のＭＯＳＦＥＴＱ11'，Ｑ12'とＱ2
1'，Ｑ22'のいずれかのペアのＭＯＳＦＥＴが同時にオ
ン状態とされて電流が流れ、比較出力線PCKの電荷が引
き抜かれることでロウレベルとなり、センス回路ＳＡ２
で検出される。
Ｑp2をオンして比較出力線PCKをプリチャージしてお
いて比較回路１２Ｂを作動させると、記憶回路１２Ａの
保持データと記憶回路１２Ｂの保持データとが一致して
いるときに直列形態のＭＯＳＦＥＴＱ11'，Ｑ12'とＱ2
1'，Ｑ22'のいずれかのペアのＭＯＳＦＥＴが同時にオ
ン状態とされて電流が流れ、比較出力線PCKの電荷が引
き抜かれることでロウレベルとなり、センス回路ＳＡ２
で検出される。
【００２１】また、差動データ線DL1-P，DL1-N上の検索
データと記憶回路１２Ａの保持データと記憶回路１２Ｂ
の保持データとが一致しない場合には、直列形態のＭＯ
ＳＦＥＴＱ11'，Ｑ12'とＱ21'，Ｑ22'の各ペアのＭＯＳ
ＦＥＴのうちいずれかがオフとされるため、比較出力線
PCK の電荷が引き抜かれないでハイレベルを維持し、図
外のセンス回路ＳＡ２で検出される。このようにして、
記憶回路１１Ａの保持データと記憶回路１１Ｂの保持デ
ータとの一致／不一致が検出され、その結果が比較出力
線PCKに出力される。
データと記憶回路１２Ａの保持データと記憶回路１２Ｂ
の保持データとが一致しない場合には、直列形態のＭＯ
ＳＦＥＴＱ11'，Ｑ12'とＱ21'，Ｑ22'の各ペアのＭＯＳ
ＦＥＴのうちいずれかがオフとされるため、比較出力線
PCK の電荷が引き抜かれないでハイレベルを維持し、図
外のセンス回路ＳＡ２で検出される。このようにして、
記憶回路１１Ａの保持データと記憶回路１１Ｂの保持デ
ータとの一致／不一致が検出され、その結果が比較出力
線PCKに出力される。
【００２２】さらに、図示しないが、上記ワード線WL1
および比較出力線HIT,PCKには、上記と同様な構成を持
つ複数の比較機能内蔵型メモリセルが接続されて１つの
メモリ行を構成しており、１つのメモリ行内に１つでも
データが不一致のメモリセルがあるとそのメモリ行に対
応する比較出力線HIT,PCKがロウレベルとなり、すべて
のメモリセルにおいてデータが一致すると比較出力線HI
T,PCKがハイレベルとなるように構成されている。さら
に、上記のような構成のメモリ行が複数本設けられてタ
グアレイのようなメモリアレイが構成される。上記比較
出力線HITの信号は、本来のデータが格納されているデ
ータアレイのワード線選択信号とすることができ、これ
によって、データの一致／不一致の判定後、データが一
致していれば直ちに必要とするデータを得ることができ
るようになる。
および比較出力線HIT,PCKには、上記と同様な構成を持
つ複数の比較機能内蔵型メモリセルが接続されて１つの
メモリ行を構成しており、１つのメモリ行内に１つでも
データが不一致のメモリセルがあるとそのメモリ行に対
応する比較出力線HIT,PCKがロウレベルとなり、すべて
のメモリセルにおいてデータが一致すると比較出力線HI
T,PCKがハイレベルとなるように構成されている。さら
に、上記のような構成のメモリ行が複数本設けられてタ
グアレイのようなメモリアレイが構成される。上記比較
出力線HITの信号は、本来のデータが格納されているデ
ータアレイのワード線選択信号とすることができ、これ
によって、データの一致／不一致の判定後、データが一
致していれば直ちに必要とするデータを得ることができ
るようになる。
【００２３】図１の実施例のメモリセル１０にデータを
格納するときには、ワード線WL1を選択レベル（ハイレ
ベル）にしてＭＯＳＦＥＴ Ｑ1，Ｑ2をオンさせた状態
で差動データ線DL1-P，DL1-Nと差動データ線DL10-P，DL
10-Nに同じデータを乗せて記憶回路１１Ａと１１Ｂに同
じデータを書き込む。そして、外部から入力されたデー
タ（検索データ）とメモリセルに保持したデータ（保持
データ）との一致／不一致を検出するには、ワード線WL
1を非選択レベル（ロウレベル）として記憶回路１１
Ａ，１１Ｂを選択しない状態のまま、差動データ線DL1-
P，DL1-Nに検索データを入力する。
格納するときには、ワード線WL1を選択レベル（ハイレ
ベル）にしてＭＯＳＦＥＴ Ｑ1，Ｑ2をオンさせた状態
で差動データ線DL1-P，DL1-Nと差動データ線DL10-P，DL
10-Nに同じデータを乗せて記憶回路１１Ａと１１Ｂに同
じデータを書き込む。そして、外部から入力されたデー
タ（検索データ）とメモリセルに保持したデータ（保持
データ）との一致／不一致を検出するには、ワード線WL
1を非選択レベル（ロウレベル）として記憶回路１１
Ａ，１１Ｂを選択しない状態のまま、差動データ線DL1-
P，DL1-Nに検索データを入力する。
【００２４】すると、比較回路１２Ａで記憶回路１１Ａ
の保持データと差動データ線DL1-P，DL1-Nの検索データ
との一致／不一致を検出し、その結果が比較出力線HIT
に出力される。このとき、もう１つの比較回路１２Ｂで
は、記憶回路１１Ａの保持データと記憶回路１１Ｂの保
持データとの一致／不一致を検出して、その結果が比較
出力線PCKに出力される。従って、比較出力線PCKの信号
と上記比較出力線HITの信号とを比較して比較出力線HIT
が一致を示すハイレベルであるにもかかわらず比較出力
線PCKが不一致を示すロウレベルであれば、メモリセル
においてデータエラーが発生していることを知ることが
できる。ソフトエラー検出回路１３はそのための回路で
あり、例えば比較出力線PCKのレベルを反転するインバ
ータＩＮＶと、このインバータで反転した信号と比較出
力線HITの信号とを入力信号とするＡＮＤゲートＧ１と
によって構成することができる。
の保持データと差動データ線DL1-P，DL1-Nの検索データ
との一致／不一致を検出し、その結果が比較出力線HIT
に出力される。このとき、もう１つの比較回路１２Ｂで
は、記憶回路１１Ａの保持データと記憶回路１１Ｂの保
持データとの一致／不一致を検出して、その結果が比較
出力線PCKに出力される。従って、比較出力線PCKの信号
と上記比較出力線HITの信号とを比較して比較出力線HIT
が一致を示すハイレベルであるにもかかわらず比較出力
線PCKが不一致を示すロウレベルであれば、メモリセル
においてデータエラーが発生していることを知ることが
できる。ソフトエラー検出回路１３はそのための回路で
あり、例えば比較出力線PCKのレベルを反転するインバ
ータＩＮＶと、このインバータで反転した信号と比較出
力線HITの信号とを入力信号とするＡＮＤゲートＧ１と
によって構成することができる。
【００２５】前記動作において、同一のデータを記憶回
路１１Ａ，１１Ｂに格納し、両者の保持データの一致を
比較回路１２Ｂで検出することは、１ビット単位にパリ
ティビットを設けて、パリティチェックをするのと等価
である。従って、比較出力線PCKの信号がパリティチェ
ックの出力結果となっており、比較出力線PCKをモニタ
ーすることにより、ソフトエラーの発生を検出すること
ができる。すなわち、本実施例のメモリセルを用いる
と、外部から入力されたデータと内部に保持したデータ
との一致を検出する比較機能を実現するのと同時に、保
持したデータで発生したソフトエラーを検出する機能も
実現することができる。その結果、読み出されたデータ
のパリティをチェックするための回路をメモリアレイの
外側に設ける必要がないという利点がある。
路１１Ａ，１１Ｂに格納し、両者の保持データの一致を
比較回路１２Ｂで検出することは、１ビット単位にパリ
ティビットを設けて、パリティチェックをするのと等価
である。従って、比較出力線PCKの信号がパリティチェ
ックの出力結果となっており、比較出力線PCKをモニタ
ーすることにより、ソフトエラーの発生を検出すること
ができる。すなわち、本実施例のメモリセルを用いる
と、外部から入力されたデータと内部に保持したデータ
との一致を検出する比較機能を実現するのと同時に、保
持したデータで発生したソフトエラーを検出する機能も
実現することができる。その結果、読み出されたデータ
のパリティをチェックするための回路をメモリアレイの
外側に設ける必要がないという利点がある。
【００２６】また、本実施例のメモリセルでは、保持し
たデータで発生したソフトエラーを検出する機能も実現
するために追加した比較回路は、外部から入力されたデ
ータと内部に保持したデータとの一致を検出する比較機
能を実現するための比較回路と同じ回路構成であり、比
較出力線に出力されるソフトエラー検出の信号を取り出
すための回路も一致検出の信号を取り出すための回路と
同じ回路構成とすることができる。そのため、設計が容
易であるとともに、レイアウト上余分なスペースが生じ
にくくなり、パリティチェックのための回路が不要とな
ることと相まってチップサイズの増大を最小限に抑える
ことができる。
たデータで発生したソフトエラーを検出する機能も実現
するために追加した比較回路は、外部から入力されたデ
ータと内部に保持したデータとの一致を検出する比較機
能を実現するための比較回路と同じ回路構成であり、比
較出力線に出力されるソフトエラー検出の信号を取り出
すための回路も一致検出の信号を取り出すための回路と
同じ回路構成とすることができる。そのため、設計が容
易であるとともに、レイアウト上余分なスペースが生じ
にくくなり、パリティチェックのための回路が不要とな
ることと相まってチップサイズの増大を最小限に抑える
ことができる。
【００２７】さらに、上記各メモリ行にパリティビット
を記憶するメモリセルを用意しておいて、外部のパリテ
ィ生成回路で生成されたパリティビットも記憶するよう
にすれば、あるビットのメモリセルにアルファ線等によ
るソフトエラーが発生した場合、当該ビットを含むデー
タのパリティとパリティビットの内容との不一致が生じ
るので、たまたまソフトエラーを生じたデータと同じ検
索データが入ってきても、その場合にはパリティビット
同士が不一致を起こすため誤ってデータの一致を信号
（ロウレベル）が出力されるのを防止することができ
る。
を記憶するメモリセルを用意しておいて、外部のパリテ
ィ生成回路で生成されたパリティビットも記憶するよう
にすれば、あるビットのメモリセルにアルファ線等によ
るソフトエラーが発生した場合、当該ビットを含むデー
タのパリティとパリティビットの内容との不一致が生じ
るので、たまたまソフトエラーを生じたデータと同じ検
索データが入ってきても、その場合にはパリティビット
同士が不一致を起こすため誤ってデータの一致を信号
（ロウレベル）が出力されるのを防止することができ
る。
【００２８】なお、上記実施例において、プリチャージ
の際にメモリセル内の比較回路を介して貫通電流が流れ
ないようにするため、例えば図１のＭＯＳＦＥＴ Ｑ1
2，Ｑ22と接地点との間にプリチャージの際にオフ状態
とされるようなＭＯＳＦＥＴを設けるようにしても良
い。
の際にメモリセル内の比較回路を介して貫通電流が流れ
ないようにするため、例えば図１のＭＯＳＦＥＴ Ｑ1
2，Ｑ22と接地点との間にプリチャージの際にオフ状態
とされるようなＭＯＳＦＥＴを設けるようにしても良
い。
【００２９】図２に上記比較機能内蔵型メモリセルを使
用したキャッシュメモリの構成例を示す。図において、
２０が図１に示されているような比較機能内蔵型メモリ
セル１０がマトリックス状に配置されてなるタグアレ
イ、３０が本来のデータが格納されたデータアレイであ
り、タグアレイ２０の各比較出力線HITがデータアレイ
３０のワード線WL2にセンス回路ＳＡを介して接続され
ており、データが一致してハイレベルにされている比較
出力線HITに対応するデータアレイ３０内のメモリ行が
選択されて保持されているデータが読み出される。デー
タアレイ３０を構成するメモリセル３１としては、例え
ば上記タグアレイ２０を構成するメモリセル１０の記憶
回路１１Ａ，１１Ｂと同様な回路構成を有するスタティ
ック型メモリセルが使用される。
用したキャッシュメモリの構成例を示す。図において、
２０が図１に示されているような比較機能内蔵型メモリ
セル１０がマトリックス状に配置されてなるタグアレ
イ、３０が本来のデータが格納されたデータアレイであ
り、タグアレイ２０の各比較出力線HITがデータアレイ
３０のワード線WL2にセンス回路ＳＡを介して接続され
ており、データが一致してハイレベルにされている比較
出力線HITに対応するデータアレイ３０内のメモリ行が
選択されて保持されているデータが読み出される。デー
タアレイ３０を構成するメモリセル３１としては、例え
ば上記タグアレイ２０を構成するメモリセル１０の記憶
回路１１Ａ，１１Ｂと同様な回路構成を有するスタティ
ック型メモリセルが使用される。
【００３０】この実施例のキャッシュメモリにおいて
は、上記タグアレイ２０内のすべての比較出力線HITの
論理積をとるＮＡＮＤ回路Ｇ４が設けられており、すべ
てのメモリ行においてデータが一致しなかった場合に、
ミスヒットを示す信号が外部に出力されるように構成さ
れている。外部のマイクロプロセッサは、上記ミスヒッ
ト信号を受けると、データアレイ３０内に所望のデータ
がないと判断して図示しないメインメモリをアクセスし
て所望のデータを読み出したり、そのデータを含むブロ
ックをキュッシュメモリへ転送してブロックの置換等を
行なうことができる。
は、上記タグアレイ２０内のすべての比較出力線HITの
論理積をとるＮＡＮＤ回路Ｇ４が設けられており、すべ
てのメモリ行においてデータが一致しなかった場合に、
ミスヒットを示す信号が外部に出力されるように構成さ
れている。外部のマイクロプロセッサは、上記ミスヒッ
ト信号を受けると、データアレイ３０内に所望のデータ
がないと判断して図示しないメインメモリをアクセスし
て所望のデータを読み出したり、そのデータを含むブロ
ックをキュッシュメモリへ転送してブロックの置換等を
行なうことができる。
【００３１】さらに、この実施例のキャッシュメモリに
おいては、上記タグアレイ２０内のすべてのメモリ行ご
とに設けられているソフトエラー検出回路１３の論理和
をとるＯＲゲートＧ５が設けられており、いずれかのメ
モリ行において記憶回路１１Ａの保持データと１１Ｂの
保持データが一致しないソフトエラーが検出された場合
に、ソフトエラーを示す信号が外部へ出力されるように
構成されている。外部のマイクロプロセッサは、上記ソ
フトエラー検出信号を受けると、キャッシュメモリ内の
すべてのデータの書き換え等の処理を実行してデータの
信頼性を保証することができる。
おいては、上記タグアレイ２０内のすべてのメモリ行ご
とに設けられているソフトエラー検出回路１３の論理和
をとるＯＲゲートＧ５が設けられており、いずれかのメ
モリ行において記憶回路１１Ａの保持データと１１Ｂの
保持データが一致しないソフトエラーが検出された場合
に、ソフトエラーを示す信号が外部へ出力されるように
構成されている。外部のマイクロプロセッサは、上記ソ
フトエラー検出信号を受けると、キャッシュメモリ内の
すべてのデータの書き換え等の処理を実行してデータの
信頼性を保証することができる。
【００３２】なお、図２において、２１はタグアレイ２
０およびデータアレイ３０にデータを書き込む際に外部
から入力されたアドレス信号をデコードするデコーダで
ある。また、Ｇ２，Ｇ３はタグアレイ２０内のメモリセ
ル１０にデータを書き込む際に差動データ線DL1-P，DL1
-Nに差動データを与えるための論理ゲート、ＢＦＦ１，
ＢＦＦ２はデータアレイ３０のリードデータを外部へ出
力する出力バッファおよび外部から入力されるデータア
レイへの書込みデータを取り込んでデータ線に乗せる入
力バッファである。
０およびデータアレイ３０にデータを書き込む際に外部
から入力されたアドレス信号をデコードするデコーダで
ある。また、Ｇ２，Ｇ３はタグアレイ２０内のメモリセ
ル１０にデータを書き込む際に差動データ線DL1-P，DL1
-Nに差動データを与えるための論理ゲート、ＢＦＦ１，
ＢＦＦ２はデータアレイ３０のリードデータを外部へ出
力する出力バッファおよび外部から入力されるデータア
レイへの書込みデータを取り込んでデータ線に乗せる入
力バッファである。
【００３３】以上説明したように、上記実施例は、外部
から入力されたデータと内部に保持したデータとの一致
を検出する比較機能を内蔵するメモリセルを用いた連想
メモリにおいて、上記メモリセルを、データを保持する
記憶回路と一致を検出する比較回路を各々２重化した構
成とし、第１及び第２の記憶回路に同一のデータを格納
し、第１の比較回路は第１の記憶回路の保持データと外
部から入力されたデータとの一致を検出し、第２の比較
回路は第１の記憶回路の保持データと第２の記憶回路の
保持データとの一致を検出するようにしたので、第２の
比較回路の出力をモニターすることで、記憶回路に保持
されているデータを読み出さなくてもソフトエラーの発
生を検出することができるという効果がある。
から入力されたデータと内部に保持したデータとの一致
を検出する比較機能を内蔵するメモリセルを用いた連想
メモリにおいて、上記メモリセルを、データを保持する
記憶回路と一致を検出する比較回路を各々２重化した構
成とし、第１及び第２の記憶回路に同一のデータを格納
し、第１の比較回路は第１の記憶回路の保持データと外
部から入力されたデータとの一致を検出し、第２の比較
回路は第１の記憶回路の保持データと第２の記憶回路の
保持データとの一致を検出するようにしたので、第２の
比較回路の出力をモニターすることで、記憶回路に保持
されているデータを読み出さなくてもソフトエラーの発
生を検出することができるという効果がある。
【００３４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば実施
例では、比較回路１２Ａ，１２ＢをＮチャネルＭＯＳＦ
ＥＴのみで構成しているが、ＰチャネルＭＯＳＦＥＴの
みあるいはＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳ
ＦＥＴとを組み合わせて比較回路を構成することも可能
である。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば実施
例では、比較回路１２Ａ，１２ＢをＮチャネルＭＯＳＦ
ＥＴのみで構成しているが、ＰチャネルＭＯＳＦＥＴの
みあるいはＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳ
ＦＥＴとを組み合わせて比較回路を構成することも可能
である。
【００３５】以上の説明では主として本発明者によって
なされた発明を、その背景となった利用分野である連想
メモリに適用した場合について説明したが、この発明は
それに限定されるものでなく、入力されたデータが予め
記憶されているデータと一致しているか否か判定する回
路を有する半導体集積回路に広く利用することができ
る。
なされた発明を、その背景となった利用分野である連想
メモリに適用した場合について説明したが、この発明は
それに限定されるものでなく、入力されたデータが予め
記憶されているデータと一致しているか否か判定する回
路を有する半導体集積回路に広く利用することができ
る。
【００３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００３７】すなわち、本発明によれば、外部から入力
されたデータと内部に保持したデータとの一致を検出す
る比較機能を実現するのと同時に、メモリセルに保持し
たデータで発生したソフトエラーを検出する機能も実現
することが出来るので、連想メモリの信頼性を向上させ
る効果がある。
されたデータと内部に保持したデータとの一致を検出す
る比較機能を実現するのと同時に、メモリセルに保持し
たデータで発生したソフトエラーを検出する機能も実現
することが出来るので、連想メモリの信頼性を向上させ
る効果がある。
【図１】本発明を適用した比較機能内蔵のメモリセルの
一実施例を示す回路図。
一実施例を示す回路図。
【図２】実施例のメモリセルを使用した連想メモリ全体
の実施例を示すブロック図。
の実施例を示すブロック図。
【図３】本発明に先立って検討した比較機能内蔵型メモ
リセルの一例を示す回路図。
リセルの一例を示す回路図。
【符号の説明】 １０ メモリセル １１Ａ，１１Ｂ 記憶回路 １２Ａ，１２Ｂ 比較回路 １３ ソフトエラー検出回路 WL1ワード線 DL1-P，DL1-N 差動データ線 DL10-P，DL10-N 差動データ線 HIT比較出力線 PCK比較出力線 ２０ タグアレイ ２１ アドレスデコーダ ３０ データアレイ ３１ メモリセル
Claims (7)
- 【請求項１】 外部から入力されたデータと内部に保持
したデータとの一致を検出する比較機能を内蔵するメモ
リセルを用いた連想メモリにおいて、上記メモリセル
を、データを保持する記憶回路と一致を検出する比較回
路を各々２重化した構成とし、第１及び第２の記憶回路
に同一のデータを格納し、第１の比較回路は第１の記憶
回路の保持データと外部から入力されたデータとの一致
を検出し、第２の比較回路は第１の記憶回路の保持デー
タと第２の記憶回路の保持データとの一致を検出するよ
うに構成されていることを特徴とする連想メモリ。 - 【請求項２】 上記第１の記憶回路及び第２の記憶回路
へデータを書き込み・読み出しするためのデータ線を各
々独立に有し、書き込み・読み出しを制御するためのワ
ード線が共通化されていることを特徴とする請求項１に
記載の連想メモリ。 - 【請求項３】 上記第１の記憶回路と第２の記憶回路と
は同一回路構成とされるとともに、上記第１の比較回路
と第２の比較回路も同一回路構成とされていることを特
徴とする請求項１または２に記載の連想メモリ。 - 【請求項４】 上記ワード線には、上記第１及び第２の
記憶回路と第１及び第２の比較回路とを備えたメモリセ
ルが複数個接続されていることを特徴とする請求項１、
２または３に記載の連想メモリ。 - 【請求項５】 上記第１の比較回路は、第１の比較出力
線と電源電圧端子との間に直列接続された一対のＭＯＳ
ＦＥＴからなり、一方のＭＯＳＦＥＴのゲート端子は上
記第１の記憶回路内の所定のノードに、また他方のＭＯ
ＳＦＥＴのゲート端子は対応する上記データ線に接続さ
れているとともに、上記第２の比較回路は、第２の比較
出力線と電源電圧端子との間に直列接続された一対のＭ
ＯＳＦＥＴからなり、一方のＭＯＳＦＥＴのゲート端子
は上記第１の記憶回路内の所定のノードに、また他方の
ＭＯＳＦＥＴのゲート端子は上記第２の記憶回路内の所
定のノードに接続され、上記第１の比較出力線からはデ
ータ線上のデータと上記第１の記憶回路の保持データと
の一致／不一致を示す信号が、また上記第２の比較出力
線からは上記第１の記憶回路の保持データと上記第２の
記憶回路の保持データとの一致／不一致を示す信号が出
力されるように構成されていることを特徴とする請求項
２、３または４に記載の連想メモリ。 - 【請求項６】 アドレスタグを格納するタグアレイと、
前記アドレスタグと関連したデータを格納するデータア
レイとを備えたキャッシュメモリであって、請求項１、
２、３、４または５に記載の連想メモリをタグアレイと
して備え、該タグアレイの比較出力によって上記データ
アレイ内の対応するワード線が選択されるように構成さ
れていることを特徴とするキャッシュメモリ。 - 【請求項７】 アドレスタグを格納するタグアレイと、
前記アドレスタグと関連したデータを格納するデータア
レイとを備えたキャッシュメモリであって、請求項５に
記載の連想メモリをタグアレイとして備え、該タグアレ
イの第１の出力線からの比較出力によって上記データア
レイ内の対応するワード線が選択されるともに、上記タ
グアレイの第１の出力線からの比較出力に基づいてソフ
トエラーを示す信号が出力されるように構成されている
ことを特徴とするキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29133696A JP3646276B2 (ja) | 1996-11-01 | 1996-11-01 | 連想メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29133696A JP3646276B2 (ja) | 1996-11-01 | 1996-11-01 | 連想メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10134583A true JPH10134583A (ja) | 1998-05-22 |
| JP3646276B2 JP3646276B2 (ja) | 2005-05-11 |
Family
ID=17767607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29133696A Expired - Fee Related JP3646276B2 (ja) | 1996-11-01 | 1996-11-01 | 連想メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3646276B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157031A (ja) * | 2005-12-08 | 2007-06-21 | Fujitsu Ltd | 連想メモリ制御装置及び方法 |
| JP2015188071A (ja) * | 2014-03-14 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1996
- 1996-11-01 JP JP29133696A patent/JP3646276B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007157031A (ja) * | 2005-12-08 | 2007-06-21 | Fujitsu Ltd | 連想メモリ制御装置及び方法 |
| JP2015188071A (ja) * | 2014-03-14 | 2015-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3646276B2 (ja) | 2005-05-11 |
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|---|---|---|---|
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|
| A521 | Written amendment |
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