JPH10134594A - 不揮発性メモリ集積回路の冗長性のための方法および装置 - Google Patents
不揮発性メモリ集積回路の冗長性のための方法および装置Info
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- JPH10134594A JPH10134594A JP13089497A JP13089497A JPH10134594A JP H10134594 A JPH10134594 A JP H10134594A JP 13089497 A JP13089497 A JP 13089497A JP 13089497 A JP13089497 A JP 13089497A JP H10134594 A JPH10134594 A JP H10134594A
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Abstract
(57)【要約】
【課題】 不揮発性メモリチップにおいて製造欠陥によ
る生産歩留まりを向上させるために使用する冗長回路。 【解決手段】 この冗長回路は、冗長プリデコーダ回路
と、ソース・ホロワＥＥＰＲＯＭ（電気的に消去可能な
プログラマブル読取り専用メモリ）メモリ・ヒューズ
と、列高電圧ドライバ（ページ・ラッチとも呼ぶ）を使
用してＥＥＰＲＯＭヒューズをプログラムする機構と、
通常の行デコーダ（ワード線ドライバまたはｘデコーダ
とも呼ぶ）を冗長行デコーダとして使用する機構と、冗
長性イネーブル／ディスエーブル信号としての境界外ア
ドレスとを含む。
る生産歩留まりを向上させるために使用する冗長回路。 【解決手段】 この冗長回路は、冗長プリデコーダ回路
と、ソース・ホロワＥＥＰＲＯＭ（電気的に消去可能な
プログラマブル読取り専用メモリ）メモリ・ヒューズ
と、列高電圧ドライバ（ページ・ラッチとも呼ぶ）を使
用してＥＥＰＲＯＭヒューズをプログラムする機構と、
通常の行デコーダ（ワード線ドライバまたはｘデコーダ
とも呼ぶ）を冗長行デコーダとして使用する機構と、冗
長性イネーブル／ディスエーブル信号としての境界外ア
ドレスとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路設計の分野
に関し、具体的には不揮発性メモリ集積回路の生産歩留
まりを増大させるために使用される冗長回路に係わる。
に関し、具体的には不揮発性メモリ集積回路の生産歩留
まりを増大させるために使用される冗長回路に係わる。
【０００２】
【従来の技術】製造環境による粒子欠陥は、不揮発性メ
モリ集積回路、特に高密度メモリ・アレイの障害を引き
起こすことがある。その結果、最終製造試験における歩
留まり損失が生じ、障害部品のコストを償うために完成
合格品のコストが大幅に増大する。歩留まりを増やすた
めに、冗長修復（行、列、またはブロック）と一般に呼
ばれている技法を使用して、万一必要な場合には、障害
のあるメモリ部分の使用を避けて、集積回路に組み込ま
れた対応する冗長メモリ部分の方をその目的のために使
用する。
モリ集積回路、特に高密度メモリ・アレイの障害を引き
起こすことがある。その結果、最終製造試験における歩
留まり損失が生じ、障害部品のコストを償うために完成
合格品のコストが大幅に増大する。歩留まりを増やすた
めに、冗長修復（行、列、またはブロック）と一般に呼
ばれている技法を使用して、万一必要な場合には、障害
のあるメモリ部分の使用を避けて、集積回路に組み込ま
れた対応する冗長メモリ部分の方をその目的のために使
用する。
【０００３】冗長回路は一般に、障害メモリ部分のアド
レスを何らかの形の記憶機構に記憶し、使用の際には、
着信アドレスを記憶されている冗長アドレスと比較して
一致しているかどうかを調べる。一致が見つかった場
合、冗長アレイがイネーブルにされ、メイン・アレイが
ディスエーブルにされる。冗長アドレスをイネーブルに
したりディスエーブルにしたりするイネーブル・ヒュー
ズが組み込まれている。従来の実施態様には、レジスタ
・ヒューズをプログラム可能要素として使用して障害ア
ドレスを記憶するものがある。このヒューズは、試験イ
ネーブル回路によってヒューズに大電流を流すと切れ
る。このようなヒューズは１回限りしかプログラムする
ことができない。ヒューズを飛ばすのに必要な電流は大
きいのが普通であり、切換えスイッチが大きくなければ
ならず、それに応じて大きなチップ面積を必要とする。
レスを何らかの形の記憶機構に記憶し、使用の際には、
着信アドレスを記憶されている冗長アドレスと比較して
一致しているかどうかを調べる。一致が見つかった場
合、冗長アレイがイネーブルにされ、メイン・アレイが
ディスエーブルにされる。冗長アドレスをイネーブルに
したりディスエーブルにしたりするイネーブル・ヒュー
ズが組み込まれている。従来の実施態様には、レジスタ
・ヒューズをプログラム可能要素として使用して障害ア
ドレスを記憶するものがある。このヒューズは、試験イ
ネーブル回路によってヒューズに大電流を流すと切れ
る。このようなヒューズは１回限りしかプログラムする
ことができない。ヒューズを飛ばすのに必要な電流は大
きいのが普通であり、切換えスイッチが大きくなければ
ならず、それに応じて大きなチップ面積を必要とする。
【０００４】他の実施態様は、ＥＰＲＯＭ技法（消去可
能プログラマブル読取り専用メモリ）を使用する。しか
し、実施したときにＥＰＲＯＭヒューズも１回限りしか
プログラムすることができない。さらに、ＥＰＲＯＭ
は、プログラミング電荷を保持するために、プログラミ
ング後にヒューズを被う複雑な遮蔽を必要とする。他の
実施態様は、でＥＥＰＲＯＭ（電気的消去可能なプログ
ラマブル読取り専用メモリ）を、（一般に呼ばれる）イ
ンバータ・モードで使用する。すなわちセルが読取りモ
ードでＰＭＯＳ、ＮＭＯＳ、レジスタなどの負荷要素の
電流シンクとして機能する。ドレインが負荷に結合され
た状態で、素子のゲートは一般に２Ｖに保持され、ソー
スは接地電圧に保持される。負荷要素における電圧はメ
モリ・セルの出力である。
能プログラマブル読取り専用メモリ）を使用する。しか
し、実施したときにＥＰＲＯＭヒューズも１回限りしか
プログラムすることができない。さらに、ＥＰＲＯＭ
は、プログラミング電荷を保持するために、プログラミ
ング後にヒューズを被う複雑な遮蔽を必要とする。他の
実施態様は、でＥＥＰＲＯＭ（電気的消去可能なプログ
ラマブル読取り専用メモリ）を、（一般に呼ばれる）イ
ンバータ・モードで使用する。すなわちセルが読取りモ
ードでＰＭＯＳ、ＮＭＯＳ、レジスタなどの負荷要素の
電流シンクとして機能する。ドレインが負荷に結合され
た状態で、素子のゲートは一般に２Ｖに保持され、ソー
スは接地電圧に保持される。負荷要素における電圧はメ
モリ・セルの出力である。
【０００５】メモリ・セル行修復の従来技術の実施態様
は、通常、各冗長行ごとに別々の冗長行デコーダとイネ
ーブル／ディスエーブル・ヒューズを備える。従来技術
の行修復の実施形態は、通常の行デコーダとは異なる冗
長行デコーダも含むのが普通である。さらに、従来技術
の実施形態は、各ヒューズ要素をプログラムするため別
個の高電圧デコーダも必要とする。これらはすべて、追
加の回路を必要とし、所望の結果を得るために複雑さが
増す。
は、通常、各冗長行ごとに別々の冗長行デコーダとイネ
ーブル／ディスエーブル・ヒューズを備える。従来技術
の行修復の実施形態は、通常の行デコーダとは異なる冗
長行デコーダも含むのが普通である。さらに、従来技術
の実施形態は、各ヒューズ要素をプログラムするため別
個の高電圧デコーダも必要とする。これらはすべて、追
加の回路を必要とし、所望の結果を得るために複雑さが
増す。
【０００６】
【発明が解決しようとする課題】Ｗ．ＩｐおよびＧ．Ｐ
ｅｒｌｅｇｏｓによる従来技術の米国特許第４６１７６
５１号およびＧ．ＳｍａｒａｎｄｏｌｕおよびＧ．Ｐｅ
ｒｌｏｇｏｓによる米国特許第４５３８２４５号では、
各冗長行ごとに冗長ディスエーブル／イネーブル回路が
必要である。本発明では、境界外アドレッシングを使用
して冗長行を自己イネーブルし、それによって冗長ディ
スエーブル／イネーブル回路を不要にする。さらに、特
許第４６１７６５１号と第４５３８２４５号の両方で
は、冗長要素はワンタイム・プログラマブル・ヒューズ
である。しかし、本発明のＥＥＰＲＯＭヒューズは、冗
長機構を何回もプログラムすることができ、ワンタイム
・プログラマブル・ヒューズを飛ばすために必要な大電
流素子が不要になる。最後に、特許第４６１７６５１号
および第４５３８２４５号では、別個の冗長プログラミ
ング回路が必要であるのに対して、本発明ではプログラ
ミング回路は列スイッチの使用により通常のプログラミ
ング回路と共用される。
ｅｒｌｅｇｏｓによる従来技術の米国特許第４６１７６
５１号およびＧ．ＳｍａｒａｎｄｏｌｕおよびＧ．Ｐｅ
ｒｌｏｇｏｓによる米国特許第４５３８２４５号では、
各冗長行ごとに冗長ディスエーブル／イネーブル回路が
必要である。本発明では、境界外アドレッシングを使用
して冗長行を自己イネーブルし、それによって冗長ディ
スエーブル／イネーブル回路を不要にする。さらに、特
許第４６１７６５１号と第４５３８２４５号の両方で
は、冗長要素はワンタイム・プログラマブル・ヒューズ
である。しかし、本発明のＥＥＰＲＯＭヒューズは、冗
長機構を何回もプログラムすることができ、ワンタイム
・プログラマブル・ヒューズを飛ばすために必要な大電
流素子が不要になる。最後に、特許第４６１７６５１号
および第４５３８２４５号では、別個の冗長プログラミ
ング回路が必要であるのに対して、本発明ではプログラ
ミング回路は列スイッチの使用により通常のプログラミ
ング回路と共用される。
【０００７】
【課題を解決するための手段】本発明は、冗長プリデコ
ーダ回路と、ソース・ホロワＥＥＰＲＯＭメモリ・ヒュ
ーズと、ＥＥＰＲＯＭヒューズをプログラムする列高電
圧ドライバ（ページ・ラッチとも呼ぶ）を使用する機構
と、通常の行デコーダ（ワード線デコーダまたはｘデコ
ーダとも呼ぶ）を冗長行デコーダとして使用する機構
と、冗長イネーブル／ディスエーブル信号としてのヒュ
ーズの境界外アドレスとを含む。
ーダ回路と、ソース・ホロワＥＥＰＲＯＭメモリ・ヒュ
ーズと、ＥＥＰＲＯＭヒューズをプログラムする列高電
圧ドライバ（ページ・ラッチとも呼ぶ）を使用する機構
と、通常の行デコーダ（ワード線デコーダまたはｘデコ
ーダとも呼ぶ）を冗長行デコーダとして使用する機構
と、冗長イネーブル／ディスエーブル信号としてのヒュ
ーズの境界外アドレスとを含む。
【０００８】冗長プリデコーダ回路を使用して通常の行
プリデコーダを冗長行デコーダと共に使用するように調
整し、冗長性を実現するのに必要な追加の回路が最小限
になるようにする。冗長回路のための追加の高電圧ドラ
イバの必要が最小限になるように、通常の列高電圧ドラ
イバを使用してＥＥＰＲＯＭヒューズをプログラムす
る。通常のメモリ・セルのプログラミングを避けるため
に、製造時に高電圧試験信号をイネーブルして通常の列
ドライバとＥＥＰＲＯＭヒューズとの切換えスイッチを
イネーブルにし、メイン行デコーダをディスエーブルす
るのに使用することができる。さらに、メイン行デコー
ダと冗長行デコーダが同じであるため、この２つのレイ
アウトはまったく一致し、冗長行デコーダをレイアウト
する付加的労力が不要である。
プリデコーダを冗長行デコーダと共に使用するように調
整し、冗長性を実現するのに必要な追加の回路が最小限
になるようにする。冗長回路のための追加の高電圧ドラ
イバの必要が最小限になるように、通常の列高電圧ドラ
イバを使用してＥＥＰＲＯＭヒューズをプログラムす
る。通常のメモリ・セルのプログラミングを避けるため
に、製造時に高電圧試験信号をイネーブルして通常の列
ドライバとＥＥＰＲＯＭヒューズとの切換えスイッチを
イネーブルにし、メイン行デコーダをディスエーブルす
るのに使用することができる。さらに、メイン行デコー
ダと冗長行デコーダが同じであるため、この２つのレイ
アウトはまったく一致し、冗長行デコーダをレイアウト
する付加的労力が不要である。
【０００９】ＥＥＰＲＯＭヒューズは境界外アドレス
（すなわちメイン・アレイの最大アドレスより高いアド
レス）に初期設定され、それによって通常使用されるア
ドレス範囲内にないことによって冗長行が最初に「ディ
スエーブル」になるようにする。さらに、冗長行は境界
外アドレスを対応するＥＥＰＲＯＭヒューズにプログラ
ムすることによってディスエーブルにすることもでき
る。アドレス入力によってアドレス指定することができ
る最大アドレス数はメイン・メモリ・アレイに必要なア
ドレス空間よりも大きいことに留意されたい。特定の数
またはブロックのアドレスを通常は素子に入力されない
「無効」アドレスとなるように確保しておくことによっ
て、冗長アドレス・ヒューズをそれらの未使用アドレス
の１つに初期設定することができ、ヒューズが「有効」
アドレスを使用してプログラムされるまでは冗長機構は
呼び出されない。したがって、この冗長機構は冗長行を
イネーブルにしたりディスエーブルにしたりする別個の
回路を必要とせず、ヒューズが障害のある行のアドレス
を使用してプログラムされると自動的にイネーブルにさ
れる。
（すなわちメイン・アレイの最大アドレスより高いアド
レス）に初期設定され、それによって通常使用されるア
ドレス範囲内にないことによって冗長行が最初に「ディ
スエーブル」になるようにする。さらに、冗長行は境界
外アドレスを対応するＥＥＰＲＯＭヒューズにプログラ
ムすることによってディスエーブルにすることもでき
る。アドレス入力によってアドレス指定することができ
る最大アドレス数はメイン・メモリ・アレイに必要なア
ドレス空間よりも大きいことに留意されたい。特定の数
またはブロックのアドレスを通常は素子に入力されない
「無効」アドレスとなるように確保しておくことによっ
て、冗長アドレス・ヒューズをそれらの未使用アドレス
の１つに初期設定することができ、ヒューズが「有効」
アドレスを使用してプログラムされるまでは冗長機構は
呼び出されない。したがって、この冗長機構は冗長行を
イネーブルにしたりディスエーブルにしたりする別個の
回路を必要とせず、ヒューズが障害のある行のアドレス
を使用してプログラムされると自動的にイネーブルにさ
れる。
【００１０】このＥＥＰＲＯＭヒューズはＭＯＳ差動比
較器と共に使用するソース・ホロワ型メモリ・セルであ
る。読取りモードのソース・ホロワＥＥＰＲＯＭセルは
そのゲートとソースが調整された電圧に結合され、その
ドレインが電流バイアスに接続され、電流バイアスは接
地に接続されている。ドレイン電圧はメモリ・セルの出
力である。
較器と共に使用するソース・ホロワ型メモリ・セルであ
る。読取りモードのソース・ホロワＥＥＰＲＯＭセルは
そのゲートとソースが調整された電圧に結合され、その
ドレインが電流バイアスに接続され、電流バイアスは接
地に接続されている。ドレイン電圧はメモリ・セルの出
力である。
【００１１】
【発明の実施の形態】不揮発性メモリ・チップで使用し
て製造欠陥による生産歩留まりを向上させる冗長回路の
ための装置および方法について詳細に説明する。この説
明は、メモリが米国カリフォルニア州サンノゼのインフ
ォメーション・ストレージ・デバイス社製のアナログ記
録および再生装置で使用されるタイプのアナログ不揮発
性メモリであることを前提とするが、これはその装置が
好ましい実施形態の意図する適用例であるためである。
しかし、本発明はディジタル記憶システムなどの他の記
憶システムでも等しく使用することができる。アナログ
不揮発性メモリ・セルは典型的には約２５０分の１の分
解能でアナログ信号の単一のサンプルを記憶することが
できる。６０秒の記憶容量を使用する音声適用例の場合
は、アレイ・サイズは６０秒を音声サンプリング率（８
ＫＨｚが典型的で、１２５μ秒ごとに１サンプルとな
る）の逆数で割った商、すなわち６０秒／１２５μ秒＝
４８０Ｋセルとなる。この好ましい実施形態では４８０
Ｋアレイを１２００列と４００行に分割する。
て製造欠陥による生産歩留まりを向上させる冗長回路の
ための装置および方法について詳細に説明する。この説
明は、メモリが米国カリフォルニア州サンノゼのインフ
ォメーション・ストレージ・デバイス社製のアナログ記
録および再生装置で使用されるタイプのアナログ不揮発
性メモリであることを前提とするが、これはその装置が
好ましい実施形態の意図する適用例であるためである。
しかし、本発明はディジタル記憶システムなどの他の記
憶システムでも等しく使用することができる。アナログ
不揮発性メモリ・セルは典型的には約２５０分の１の分
解能でアナログ信号の単一のサンプルを記憶することが
できる。６０秒の記憶容量を使用する音声適用例の場合
は、アレイ・サイズは６０秒を音声サンプリング率（８
ＫＨｚが典型的で、１２５μ秒ごとに１サンプルとな
る）の逆数で割った商、すなわち６０秒／１２５μ秒＝
４８０Ｋセルとなる。この好ましい実施形態では４８０
Ｋアレイを１２００列と４００行に分割する。
【００１２】次に図１を参照すると、本発明の好ましい
実施形態のブロック図が示されている。図１には、この
実施形態ではＲＯＷ０〜ＲＯＷ３９９と符号が付してあ
る４００行のメモリ・セルから成るメイン・アレイと、
ＰＲＯＷ０〜ＰＲＯＷ３と符号が付してあるメイン・ア
レイの下の４行のメモリ・セルから成る冗長アレイとを
含むメイン・メモリ２０を含み、合計で４０４のメモリ
・セル同じような行から成るアレイになる。アレイの各
行は１２のスキャンに分けられ、各スキャンは１００個
のセルの記録および再生に１２．５ｍｓ、すなわち８Ｋ
Ｈｚに等しい。これは、１２のスキャン全部で１５０ｍ
ｓの記録および再生になる。この特定の実施態様では、
１５０ｍｓを音声時間分解能として選定し、その場合、
最後の１５０ｍｓ以内でいつ信号またはメッセージが終
了するかに関係なく、どの信号またはメッセージの記録
および再生も１５０ｍｓの増分の整数倍に等しい時間と
なる。したがって、行全体を１２スキャンでプログラム
または読み出すことができ、１つのスキャンから次のス
キャンに自動的に増分される。したがってアドレス指定
は行から行に行うだけで済み、列アドレス指定はスキャ
ンからスキャンに自動的に進む。列ドライバは一度に１
００個のセルを駆動しなければならないため、１００個
の列ドライバ２２を使用し、各列ドライバは１２：１Ｍ
ＵＸ２４を介して動作し、それぞれ１００列から成る１
２のグループのそれぞれについて（たとえば１行当たり
１２のスキャンのそれぞれについて）１００個の列ドラ
イバを１２００の列のうちの各１００列ずつに制御可能
に接続する。
実施形態のブロック図が示されている。図１には、この
実施形態ではＲＯＷ０〜ＲＯＷ３９９と符号が付してあ
る４００行のメモリ・セルから成るメイン・アレイと、
ＰＲＯＷ０〜ＰＲＯＷ３と符号が付してあるメイン・ア
レイの下の４行のメモリ・セルから成る冗長アレイとを
含むメイン・メモリ２０を含み、合計で４０４のメモリ
・セル同じような行から成るアレイになる。アレイの各
行は１２のスキャンに分けられ、各スキャンは１００個
のセルの記録および再生に１２．５ｍｓ、すなわち８Ｋ
Ｈｚに等しい。これは、１２のスキャン全部で１５０ｍ
ｓの記録および再生になる。この特定の実施態様では、
１５０ｍｓを音声時間分解能として選定し、その場合、
最後の１５０ｍｓ以内でいつ信号またはメッセージが終
了するかに関係なく、どの信号またはメッセージの記録
および再生も１５０ｍｓの増分の整数倍に等しい時間と
なる。したがって、行全体を１２スキャンでプログラム
または読み出すことができ、１つのスキャンから次のス
キャンに自動的に増分される。したがってアドレス指定
は行から行に行うだけで済み、列アドレス指定はスキャ
ンからスキャンに自動的に進む。列ドライバは一度に１
００個のセルを駆動しなければならないため、１００個
の列ドライバ２２を使用し、各列ドライバは１２：１Ｍ
ＵＸ２４を介して動作し、それぞれ１００列から成る１
２のグループのそれぞれについて（たとえば１行当たり
１２のスキャンのそれぞれについて）１００個の列ドラ
イバを１２００の列のうちの各１００列ずつに制御可能
に接続する。
【００１３】図１には、行カウンタ２６と、ワード線プ
リデコーダすなわち行プリデコーダ２８と、行デコーダ
３０と、４個の比較器３２と、ＥＥＰＲＯＭヒューズ３
４を形成する４セットのＥＥＰＲＯＭセルも図示されて
いる。ＥＥＰＲＯＭヒューズはメイン・アレイのすぐ下
にあって、通常の列からＥＥＰＲＯＭヒューズへの接続
が容易になっている。行カウンタ２６は行クロックＲＯ
ＷＣＬＫによって動作し、９ビットのアドレスＡ８．．
Ａ０とその反転Ａ８／．．Ａ０／を介して行を順序づけ
るが、並列入力ＡＩＮ．．ＡＩ０と入力ストローブ信号
ＰＡＲＬＤを受け取ってカウンタが最初にアレイのうち
のいずれかの行を指すようにすることもできる。ワード
線プリデコーダ２８は、アドレスの下位３ビットＡ
２．．Ａ０をデコードして、８本の選択ゲート線ＳＧ
７．．ＳＧ０のうちの１つをアクティブにする。アドレ
スの残りの６ビットＡ８／．．Ａ３は、アドレス線とそ
の反転から５０個のＮＡＮＤゲート３６への接続の適切
な選定によってデコードされる。ＮＡＮＤゲートを８：
１ＭＵＸと組み合わせることによって回路が最小になる
ため、セルの高さ（ピッチ）に収めることができる。冗
長行デコーダ３８は通常の行デコーダと同じであるが、
冗長行デコーダ３８のＮＡＮＤゲート４０への入力が１
つを除きすべてＶＣＣに結合され、それによってその１
つの入力がそれ自体でＮＡＮＤゲートの出力を制御する
ことができるようになっている点が異なる。冗長行デコ
ードは、通常の行プリデコーダ信号ＳＧ０〜ＳＧ３に比
較器３２からの制御信号ＣＯＭＲ０〜ＣＯＭＲ３を加え
て使用し、後で詳述する特定の制御論理と組み合わせて
実現される。
リデコーダすなわち行プリデコーダ２８と、行デコーダ
３０と、４個の比較器３２と、ＥＥＰＲＯＭヒューズ３
４を形成する４セットのＥＥＰＲＯＭセルも図示されて
いる。ＥＥＰＲＯＭヒューズはメイン・アレイのすぐ下
にあって、通常の列からＥＥＰＲＯＭヒューズへの接続
が容易になっている。行カウンタ２６は行クロックＲＯ
ＷＣＬＫによって動作し、９ビットのアドレスＡ８．．
Ａ０とその反転Ａ８／．．Ａ０／を介して行を順序づけ
るが、並列入力ＡＩＮ．．ＡＩ０と入力ストローブ信号
ＰＡＲＬＤを受け取ってカウンタが最初にアレイのうち
のいずれかの行を指すようにすることもできる。ワード
線プリデコーダ２８は、アドレスの下位３ビットＡ
２．．Ａ０をデコードして、８本の選択ゲート線ＳＧ
７．．ＳＧ０のうちの１つをアクティブにする。アドレ
スの残りの６ビットＡ８／．．Ａ３は、アドレス線とそ
の反転から５０個のＮＡＮＤゲート３６への接続の適切
な選定によってデコードされる。ＮＡＮＤゲートを８：
１ＭＵＸと組み合わせることによって回路が最小になる
ため、セルの高さ（ピッチ）に収めることができる。冗
長行デコーダ３８は通常の行デコーダと同じであるが、
冗長行デコーダ３８のＮＡＮＤゲート４０への入力が１
つを除きすべてＶＣＣに結合され、それによってその１
つの入力がそれ自体でＮＡＮＤゲートの出力を制御する
ことができるようになっている点が異なる。冗長行デコ
ードは、通常の行プリデコーダ信号ＳＧ０〜ＳＧ３に比
較器３２からの制御信号ＣＯＭＲ０〜ＣＯＭＲ３を加え
て使用し、後で詳述する特定の制御論理と組み合わせて
実現される。
【００１４】一般に、本明細書に記載のように本発明に
よって変更される以外は、行カウンタ２６およびワード
線プリデコーダ２８とワード線または行デコーダ３０と
の組合せは、従来技術のＩＳＤ素子におけると同様に、
また米国特許第５２４１４９４号を含む様々な発行済み
特許に記載されているように機能する。同様に、出力回
路と、アナログ記憶装置の制御の大部分と、この素子の
その他の特定の態様とは、従来技術のＩＳＤ素子および
発行済み特許からもわかり、それらを本明細書に組み込
むと本発明が無用に不明瞭になるので、わかりやすいよ
うに図１には図示していない。（このタイプの素子の概
要については米国特許第４８９０２５９号を参照された
い。）
よって変更される以外は、行カウンタ２６およびワード
線プリデコーダ２８とワード線または行デコーダ３０と
の組合せは、従来技術のＩＳＤ素子におけると同様に、
また米国特許第５２４１４９４号を含む様々な発行済み
特許に記載されているように機能する。同様に、出力回
路と、アナログ記憶装置の制御の大部分と、この素子の
その他の特定の態様とは、従来技術のＩＳＤ素子および
発行済み特許からもわかり、それらを本明細書に組み込
むと本発明が無用に不明瞭になるので、わかりやすいよ
うに図１には図示していない。（このタイプの素子の概
要については米国特許第４８９０２５９号を参照された
い。）
【００１５】製作後、最初に、アナログ記憶装置を試験
してメイン・アレイ内および冗長アレイ内に不良な記憶
セル（機能しないセル。通常はプログラミングとは独立
して１つの電圧極値で固定出力を出す記憶セルによる
が、行内の複数のセルまたは行全体が何らかの理由で機
能しないこともあり得る）がないかどうか調べる。メイ
ン・アレイ内の記憶セルが不良と判断された場合、以下
で詳述するように、行全体のセルの使用をやめて４行の
冗長セルのうちの１行を使用する。一般には、不良行が
ある場合はその数を調べる試験をウエハ分類で行って、
冗長行の使用によって修復することができないような障
害のある集積回路のパッケージング・コストを回避する
ことになる。次に、パッケージング後、一般には、障害
のある行を取り除くようにヒューズのプログラミングを
行い、パッケージングによってそれ以上の損失が生じな
いように保証することになる。
してメイン・アレイ内および冗長アレイ内に不良な記憶
セル（機能しないセル。通常はプログラミングとは独立
して１つの電圧極値で固定出力を出す記憶セルによる
が、行内の複数のセルまたは行全体が何らかの理由で機
能しないこともあり得る）がないかどうか調べる。メイ
ン・アレイ内の記憶セルが不良と判断された場合、以下
で詳述するように、行全体のセルの使用をやめて４行の
冗長セルのうちの１行を使用する。一般には、不良行が
ある場合はその数を調べる試験をウエハ分類で行って、
冗長行の使用によって修復することができないような障
害のある集積回路のパッケージング・コストを回避する
ことになる。次に、パッケージング後、一般には、障害
のある行を取り除くようにヒューズのプログラミングを
行い、パッケージングによってそれ以上の損失が生じな
いように保証することになる。
【００１６】パッケージング後に素子を試験し、行アド
レスによって不良セルのある場所を識別した後は（開示
している実施形態では不良セルは、設けてある冗長記憶
セル行の数である４行を超える行に影響を及ぼしてはな
らない）、不良アドレスＥＥＰＲＯＭヒューズ３４をプ
ログラムすることができる。各不良行アドレスは９ビッ
トのアドレスであり、そのため各アドレスに９個のＥＥ
ＰＲＯＭヒューズ、すなわち４行の冗長行を実装するた
めに合計で３６個のＥＥＰＲＯＭヒューズが必要であ
る。後で示すように、好ましい実施形態では各ＥＥＰＲ
ＯＭヒューズは、異なる動作をするように独立してプロ
グラムされた２個のＥＥＰＲＯＭセルを使用する。した
がって、４個の９ビットの不良アドレスＥＥＰＲＯＭヒ
ューズを設定するようにプログラムするために７２個の
ＥＥＰＲＯＭセルがある。
レスによって不良セルのある場所を識別した後は（開示
している実施形態では不良セルは、設けてある冗長記憶
セル行の数である４行を超える行に影響を及ぼしてはな
らない）、不良アドレスＥＥＰＲＯＭヒューズ３４をプ
ログラムすることができる。各不良行アドレスは９ビッ
トのアドレスであり、そのため各アドレスに９個のＥＥ
ＰＲＯＭヒューズ、すなわち４行の冗長行を実装するた
めに合計で３６個のＥＥＰＲＯＭヒューズが必要であ
る。後で示すように、好ましい実施形態では各ＥＥＰＲ
ＯＭヒューズは、異なる動作をするように独立してプロ
グラムされた２個のＥＥＰＲＯＭセルを使用する。した
がって、４個の９ビットの不良アドレスＥＥＰＲＯＭヒ
ューズを設定するようにプログラムするために７２個の
ＥＥＰＲＯＭセルがある。
【００１７】不良アドレスＥＥＰＲＯＭセルのプログラ
ミング・サイクルの開始時に、列をヒューズに接続する
試験イネーブル信号ＴＥＳＴＨＶを介して試験モードに
入る。この信号を使用して、メイン・アレイのセル・デ
コード回路３６をディスエーブルにすることもできる
が、開示するこの特定の実施形態では、メイン・アレイ
はメイン・アレイ・アドレスの範囲外にあるアドレスを
使用するだけで実質的にディスエーブルにされる。各ド
ライバに結合されたセルの所望のプログラム状態または
消去状態に応じて、列ドライバ２２に１または０を順次
にロードする。１００個の線ドライバがあるため、４個
の９ビットの不良アドレスＥＥＰＲＯＭヒューズの各Ｅ
ＥＰＲＯＭセルを特定のスキャンのためのそれぞれの線
ドライバに結合することができ、その場合、４つの冗長
行アドレスはすべて同じスキャンを使用してプログラム
される。あるいは、それぞれの９ビットの不良アドレス
ＥＥＰＲＯＭヒューズの１８個のＥＥＰＲＯＭセルのそ
れぞれを異なるスキャン（１２：１ ＭＵＸ２４の異な
る設定）に結合して、９ビットの不良アドレスＥＥＰＲ
ＯＭヒューズがそれぞれ別々のスキャンでプログラムさ
れるようにすることもできる。この２つのいずれかまた
は他の何らかの結合の選択は、設計の選定とチップのレ
イアウトの問題であり、本開示の主題にとって重要では
ない。
ミング・サイクルの開始時に、列をヒューズに接続する
試験イネーブル信号ＴＥＳＴＨＶを介して試験モードに
入る。この信号を使用して、メイン・アレイのセル・デ
コード回路３６をディスエーブルにすることもできる
が、開示するこの特定の実施形態では、メイン・アレイ
はメイン・アレイ・アドレスの範囲外にあるアドレスを
使用するだけで実質的にディスエーブルにされる。各ド
ライバに結合されたセルの所望のプログラム状態または
消去状態に応じて、列ドライバ２２に１または０を順次
にロードする。１００個の線ドライバがあるため、４個
の９ビットの不良アドレスＥＥＰＲＯＭヒューズの各Ｅ
ＥＰＲＯＭセルを特定のスキャンのためのそれぞれの線
ドライバに結合することができ、その場合、４つの冗長
行アドレスはすべて同じスキャンを使用してプログラム
される。あるいは、それぞれの９ビットの不良アドレス
ＥＥＰＲＯＭヒューズの１８個のＥＥＰＲＯＭセルのそ
れぞれを異なるスキャン（１２：１ ＭＵＸ２４の異な
る設定）に結合して、９ビットの不良アドレスＥＥＰＲ
ＯＭヒューズがそれぞれ別々のスキャンでプログラムさ
れるようにすることもできる。この２つのいずれかまた
は他の何らかの結合の選択は、設計の選定とチップのレ
イアウトの問題であり、本開示の主題にとって重要では
ない。
【００１８】ロードされるデータは、障害行アドレスに
対応する。たとえば２１Ｖなどの高電圧をすべての列ド
ライバに印加してプログラミング・サイクルを開始す
る。この高電圧は、標準のチャージ・ポンプなどから供
給する。これと同じ高電圧を行デコーダや行プリデコー
ダなど他の必要な回路にも印加する。各スキャンごと
に、１２．５ｍｓの最初のスキャン書込みサイクルに
は、消去サイクルに割り振られた１．２５ｍｓと、書込
みサイクルに割り振られた１１．２５ｍｓが含まれる。
信号ＴＥＳＴＨＶがアサートにされて、ヒューズのＥＥ
ＰＲＯＭセルをアレイ列に結合する。範囲外アドレス
（４００行のメイン・メモリ・アレイのアドレス範囲よ
り上のアドレス。アドレスＡ０〜Ａ８からアドレス可能
な行の最大数は５１２行である）もアドレス線Ａ８．．
Ａ０でアサートにされ、その結果、メイン・メモリ・ア
レイのどの行もアドレスされない。したがって、冗長ヒ
ューズの消去サイクル中にはヒューズのＥＥＰＲＯＭセ
ルのみが消去される。次に、消去サイクルがディスエー
ブルにされ、スキャンの残りのために書込みサイクルが
イネーブルにされる。この書込みサイクル中には、具体
的にはヒューズのそれぞれのＥＥＰＲＯＭセルの所望の
状態に応じて高電圧またはゼロを出力する各列ドライバ
によって、ヒューズのＥＥＰＲＯＭセルのみがプログラ
ムされる。
対応する。たとえば２１Ｖなどの高電圧をすべての列ド
ライバに印加してプログラミング・サイクルを開始す
る。この高電圧は、標準のチャージ・ポンプなどから供
給する。これと同じ高電圧を行デコーダや行プリデコー
ダなど他の必要な回路にも印加する。各スキャンごと
に、１２．５ｍｓの最初のスキャン書込みサイクルに
は、消去サイクルに割り振られた１．２５ｍｓと、書込
みサイクルに割り振られた１１．２５ｍｓが含まれる。
信号ＴＥＳＴＨＶがアサートにされて、ヒューズのＥＥ
ＰＲＯＭセルをアレイ列に結合する。範囲外アドレス
（４００行のメイン・メモリ・アレイのアドレス範囲よ
り上のアドレス。アドレスＡ０〜Ａ８からアドレス可能
な行の最大数は５１２行である）もアドレス線Ａ８．．
Ａ０でアサートにされ、その結果、メイン・メモリ・ア
レイのどの行もアドレスされない。したがって、冗長ヒ
ューズの消去サイクル中にはヒューズのＥＥＰＲＯＭセ
ルのみが消去される。次に、消去サイクルがディスエー
ブルにされ、スキャンの残りのために書込みサイクルが
イネーブルにされる。この書込みサイクル中には、具体
的にはヒューズのそれぞれのＥＥＰＲＯＭセルの所望の
状態に応じて高電圧またはゼロを出力する各列ドライバ
によって、ヒューズのＥＥＰＲＯＭセルのみがプログラ
ムされる。
【００１９】１２．５ｍｓのスキャン速度で１２：１Ｍ
ＵＸを順次にイネーブルにすることができ、それによっ
てこのプロセスが１２のスキャンごとに繰り返される
が、前述のようにこの実施形態では、プログラム時に、
同じスキャンの列に結合されている場合にはすべてのヒ
ューズを１回のスキャンでプログラムすることができ
る。したがって、所望の場合には１２のスキャンを順次
にイネーブルするのを省くことができる。また、後述す
るようにして製作時点でヒューズには最初にすべて１が
ロードされ、メイン・メモリの範囲外のアドレスが自動
的に入れられるようになっている。
ＵＸを順次にイネーブルにすることができ、それによっ
てこのプロセスが１２のスキャンごとに繰り返される
が、前述のようにこの実施形態では、プログラム時に、
同じスキャンの列に結合されている場合にはすべてのヒ
ューズを１回のスキャンでプログラムすることができ
る。したがって、所望の場合には１２のスキャンを順次
にイネーブルするのを省くことができる。また、後述す
るようにして製作時点でヒューズには最初にすべて１が
ロードされ、メイン・メモリの範囲外のアドレスが自動
的に入れられるようになっている。
【００２０】プログラミングと通常のアナログ記録およ
び再生装置動作中のアドレス指定については、少なくと
も障害のないメイン・メモリ・アレイの行の場合はＮＯ
Ｒゲート４２の出力が高になる。したがって、ＡＮＤゲ
ート４４および４６の出力はそれらへの２番目の入力と
同じになる。すなわち、出力は、アドレスＡ８およびＡ
８／の状態になり、そのためこの２つのアドレス線にＡ
ＮＤゲートがあっても効果はない。
び再生装置動作中のアドレス指定については、少なくと
も障害のないメイン・メモリ・アレイの行の場合はＮＯ
Ｒゲート４２の出力が高になる。したがって、ＡＮＤゲ
ート４４および４６の出力はそれらへの２番目の入力と
同じになる。すなわち、出力は、アドレスＡ８およびＡ
８／の状態になり、そのためこの２つのアドレス線にＡ
ＮＤゲートがあっても効果はない。
【００２１】前述のようにヒューズがプログラムされる
と、アナログ記憶装置の通常の動作中に、比較器３２が
ヒューズに記憶されている９ビットの障害行アドレスを
アドレス線Ａ８．．Ａ０上のアドレスと絶えず比較す
る。メイン・メモリの障害行をアドレス指定しようとす
ると、比較器の１つがアドレスの一致を検出して高出力
信号を供給する。したがって、ＮＯＲゲート４２への入
力ＣＯＭＲ３．．ＣＯＭＲ０のうちの１つが高になり、
ＮＯＲゲートの出力を低に駆動する。したがって、ＡＮ
Ｄゲート４４および４６の入力の１つが低になり、Ａ８
およびＡ８／の状態に関係なくＡＮＤゲートの出力を強
制的に低にする。ここで、５０個すべてのＮＡＮＤゲー
ト３６の少なくとも一つの入力が低になるため、５０個
のすべてのＮＡＮＤゲートの出力が高に維持され、後で
詳述するように、それによってメイン・アレイのすべて
の行に対するアドレス指定が無効化され、メイン・メモ
リ・アレイのどの行のアドレス指定も実質的にディスエ
ーブルにされる。
と、アナログ記憶装置の通常の動作中に、比較器３２が
ヒューズに記憶されている９ビットの障害行アドレスを
アドレス線Ａ８．．Ａ０上のアドレスと絶えず比較す
る。メイン・メモリの障害行をアドレス指定しようとす
ると、比較器の１つがアドレスの一致を検出して高出力
信号を供給する。したがって、ＮＯＲゲート４２への入
力ＣＯＭＲ３．．ＣＯＭＲ０のうちの１つが高になり、
ＮＯＲゲートの出力を低に駆動する。したがって、ＡＮ
Ｄゲート４４および４６の入力の１つが低になり、Ａ８
およびＡ８／の状態に関係なくＡＮＤゲートの出力を強
制的に低にする。ここで、５０個すべてのＮＡＮＤゲー
ト３６の少なくとも一つの入力が低になるため、５０個
のすべてのＮＡＮＤゲートの出力が高に維持され、後で
詳述するように、それによってメイン・アレイのすべて
の行に対するアドレス指定が無効化され、メイン・メモ
リ・アレイのどの行のアドレス指定も実質的にディスエ
ーブルにされる。
【００２２】ＮＯＲゲート４２の出力はインバータ４８
にも結合されており、それによって、比較器が一致を検
出してＮＯＲゲートの出力が低になるとインバータ４８
の出力が高になり、その結果、ＮＡＮＤゲート４０のす
べての入力が高になり、冗長行ＲＲＯＷ３．．ＲＲＯＷ
０のアドレス指定が可能になる。アドレスの一致を検出
した比較器の出力に応答するプリデコーダ２８によって
４行の冗長行のうちの１行のアドレス指定が行われ、信
号ＳＧ３．．ＳＧ０のうちの対応する１つがアサートに
される。したがって、記録中か再生中かを問わず、メイ
ン・メモリ・アレイの障害行がアドレス指定されると、
集積回路システムの他の部分や外部の世界にとってすべ
てが透過な方式で、対応する冗長行が代わりにアドレス
指定される。
にも結合されており、それによって、比較器が一致を検
出してＮＯＲゲートの出力が低になるとインバータ４８
の出力が高になり、その結果、ＮＡＮＤゲート４０のす
べての入力が高になり、冗長行ＲＲＯＷ３．．ＲＲＯＷ
０のアドレス指定が可能になる。アドレスの一致を検出
した比較器の出力に応答するプリデコーダ２８によって
４行の冗長行のうちの１行のアドレス指定が行われ、信
号ＳＧ３．．ＳＧ０のうちの対応する１つがアサートに
される。したがって、記録中か再生中かを問わず、メイ
ン・メモリ・アレイの障害行がアドレス指定されると、
集積回路システムの他の部分や外部の世界にとってすべ
てが透過な方式で、対応する冗長行が代わりにアドレス
指定される。
【００２３】図２は、図１の典型的な行デコーダの回路
図である。行デコーダへの入力はＳＧ０．．ＳＧ７と、
Ｘ８ＩＮ．．Ｘ３ＩＮのように、アドレス信号Ａ３．．
Ａ８とその反転Ａ３／．．Ａ８／の固有の組合せであ
る。行アドレスは１から５０の直接的２進デコードを行
うＮＡＮＤゲートに、プレデコーダからの８個の入力と
共に入力され、それによって合計８掛け５０行、すなわ
ち４００行がデコードされる。各デコーダのＮＡＮＤゲ
ート３６は、６個のアドレス信号Ａ８．．Ａ３とその反
転Ａ８／．．Ａ３の異なる組合せを受け取り、その結
果、ただ１つのＮＡＮＤゲートによってすべての入力が
同時に高になる。したがって、通常、ＮＡＮＤゲート３
６の出力は高になる。これによって、インバータ５０を
介して高電圧スイッチ５２がオフに保持され、ｎチャネ
ル素子Ｍ９〜Ｍ１６がオフに保持される。（高電圧スイ
ッチは、当技術分野で周知のようにクロック高電圧また
は高電圧レベル・シフタを使用して実施することができ
る。）また、ＮＡＮＤゲート３６の高出力によってＮチ
ャネル素子Ｍ１〜Ｍ８がオンになり、そのデコーダによ
って低に制御される８行すべてが結合される。
図である。行デコーダへの入力はＳＧ０．．ＳＧ７と、
Ｘ８ＩＮ．．Ｘ３ＩＮのように、アドレス信号Ａ３．．
Ａ８とその反転Ａ３／．．Ａ８／の固有の組合せであ
る。行アドレスは１から５０の直接的２進デコードを行
うＮＡＮＤゲートに、プレデコーダからの８個の入力と
共に入力され、それによって合計８掛け５０行、すなわ
ち４００行がデコードされる。各デコーダのＮＡＮＤゲ
ート３６は、６個のアドレス信号Ａ８．．Ａ３とその反
転Ａ８／．．Ａ３の異なる組合せを受け取り、その結
果、ただ１つのＮＡＮＤゲートによってすべての入力が
同時に高になる。したがって、通常、ＮＡＮＤゲート３
６の出力は高になる。これによって、インバータ５０を
介して高電圧スイッチ５２がオフに保持され、ｎチャネ
ル素子Ｍ９〜Ｍ１６がオフに保持される。（高電圧スイ
ッチは、当技術分野で周知のようにクロック高電圧また
は高電圧レベル・シフタを使用して実施することができ
る。）また、ＮＡＮＤゲート３６の高出力によってＮチ
ャネル素子Ｍ１〜Ｍ８がオンになり、そのデコーダによ
って低に制御される８行すべてが結合される。
【００２４】その行デコーダの６個のアドレス信号Ａ
８．．Ａ３とその反転Ａ８／．．Ａ３／の特定の組合せ
がすべて同時に高になると、ＮＡＮＤゲート３６の出力
は低になる。これによって、Ｎチャネル素子Ｍ１〜Ｍ８
がオフになり、インバータ５０を介して高電圧スイッチ
５２が高になる。高電圧スイッチの出力はプログラミン
グ・モードで高電圧、読取りモードではＶＣＣまたは何
らかの中間レベル（または選択しない場合にはゼロ）で
ある。スイッチの高電圧出力によってｎチャネル素子Ｍ
９〜Ｍ１６がオンになり、ＲＯＷ０〜ＲＯＷ７のそれぞ
れがそれぞれの行プリデコード済み信号ＳＧ０〜ＳＧ７
に結合される。一度に線ＳＧ０〜ＳＧ７のうちの１つだ
けが高電圧を持つことになるため、７行のうちの１行だ
けが高に駆動される。
８．．Ａ３とその反転Ａ８／．．Ａ３／の特定の組合せ
がすべて同時に高になると、ＮＡＮＤゲート３６の出力
は低になる。これによって、Ｎチャネル素子Ｍ１〜Ｍ８
がオフになり、インバータ５０を介して高電圧スイッチ
５２が高になる。高電圧スイッチの出力はプログラミン
グ・モードで高電圧、読取りモードではＶＣＣまたは何
らかの中間レベル（または選択しない場合にはゼロ）で
ある。スイッチの高電圧出力によってｎチャネル素子Ｍ
９〜Ｍ１６がオンになり、ＲＯＷ０〜ＲＯＷ７のそれぞ
れがそれぞれの行プリデコード済み信号ＳＧ０〜ＳＧ７
に結合される。一度に線ＳＧ０〜ＳＧ７のうちの１つだ
けが高電圧を持つことになるため、７行のうちの１行だ
けが高に駆動される。
【００２５】図３は、図１の行プリデコーダ回路２８の
回路図である。この行プリデコーダ回路は、メイン行プ
リデコーダと冗長行プリデコーダの２つの回路を含む。
まず図３の冗長行プリデコーダを参照すると、インバー
タ６６が入力アドレス信号Ａ２、Ａ１、およびＡ０を反
転させる役割を果たし、インバータ６８がＡ２信号を再
反転させる。ＮＯＲゲート７０、７２、７４、７６、お
よび７８とＮＡＮＤゲート８０が、比較器の出力ＣＯＭ
Ｒ０〜ＣＯＭＲ３を使用して冗長行をデコードする役割
を果たす。所与の時点で１つの行アドレス（Ａ８．．Ａ
０）だけがアクティブであるため、所与の時点で複数の
比較器出力ＣＯＭＲ０〜ＣＯＭＲ３がアクティブになる
ことはできない（全部とまではいかないがほとんどのア
ドレスについて、通常は一つもアクティブでない）こと
に留意されたい。たとえば、比較器出力ＣＯＭＲ０〜Ｃ
ＯＭＲ３のいずれもアクティブ（高）でない場合、ＮＯ
Ｒゲート７０の出力は高になり、その結果、ＮＡＮＤゲ
ート８０の出力Ｘ２Ｂは、Ａ２アドレス入力線上の信号
の反転となる。また、ＮＯＲゲート７２および７６の出
力もＡ１線およびＡ２線上のインバータ６６の出力の反
転となり、ＮＯＲゲート７４および７８の出力はＮＯＲ
ゲート７２および７６の反転である。したがって、比較
器出力ＣＯＭＲ０〜ＣＯＭＲ３のうちのいずれもアクテ
ィブでない場合、ゲート８０、７４、および７８の出力
は、それぞれアドレス線Ａ２、Ａ１、およびＡ０上の信
号の反転であるＸ２Ｂ、Ｘ１Ｂ、およびＸ０Ｂとなる。
回路図である。この行プリデコーダ回路は、メイン行プ
リデコーダと冗長行プリデコーダの２つの回路を含む。
まず図３の冗長行プリデコーダを参照すると、インバー
タ６６が入力アドレス信号Ａ２、Ａ１、およびＡ０を反
転させる役割を果たし、インバータ６８がＡ２信号を再
反転させる。ＮＯＲゲート７０、７２、７４、７６、お
よび７８とＮＡＮＤゲート８０が、比較器の出力ＣＯＭ
Ｒ０〜ＣＯＭＲ３を使用して冗長行をデコードする役割
を果たす。所与の時点で１つの行アドレス（Ａ８．．Ａ
０）だけがアクティブであるため、所与の時点で複数の
比較器出力ＣＯＭＲ０〜ＣＯＭＲ３がアクティブになる
ことはできない（全部とまではいかないがほとんどのア
ドレスについて、通常は一つもアクティブでない）こと
に留意されたい。たとえば、比較器出力ＣＯＭＲ０〜Ｃ
ＯＭＲ３のいずれもアクティブ（高）でない場合、ＮＯ
Ｒゲート７０の出力は高になり、その結果、ＮＡＮＤゲ
ート８０の出力Ｘ２Ｂは、Ａ２アドレス入力線上の信号
の反転となる。また、ＮＯＲゲート７２および７６の出
力もＡ１線およびＡ２線上のインバータ６６の出力の反
転となり、ＮＯＲゲート７４および７８の出力はＮＯＲ
ゲート７２および７６の反転である。したがって、比較
器出力ＣＯＭＲ０〜ＣＯＭＲ３のうちのいずれもアクテ
ィブでない場合、ゲート８０、７４、および７８の出力
は、それぞれアドレス線Ａ２、Ａ１、およびＡ０上の信
号の反転であるＸ２Ｂ、Ｘ１Ｂ、およびＸ０Ｂとなる。
【００２６】比較器の１つがアドレスの一致を検出する
と、その出力は高になる。ＣＯＭＲ０が高でＣＯＭＲ
１、２、３が低の場合、ＮＯＲゲート７０の出力は低に
なり、それによってＮＡＮＤゲート８０の出力であるＸ
２Ｂは高になる。ＮＯＲゲート７２の出力も低になり、
ＣＯＭＲ２、３が低であるためにＮＯＲゲート７４の出
力Ｘ１Ｂは高になる。ＮＯＲゲート７６の出力も低にな
り、ＣＯＭＲ１、３が低であるためにＮＯＲゲート７８
の出力Ｘ０Ｂが高になる。したがって、アドレス線Ａ２
〜Ａ０上の信号に関係なく、Ｘ２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ＝
１１１である。
と、その出力は高になる。ＣＯＭＲ０が高でＣＯＭＲ
１、２、３が低の場合、ＮＯＲゲート７０の出力は低に
なり、それによってＮＡＮＤゲート８０の出力であるＸ
２Ｂは高になる。ＮＯＲゲート７２の出力も低になり、
ＣＯＭＲ２、３が低であるためにＮＯＲゲート７４の出
力Ｘ１Ｂは高になる。ＮＯＲゲート７６の出力も低にな
り、ＣＯＭＲ１、３が低であるためにＮＯＲゲート７８
の出力Ｘ０Ｂが高になる。したがって、アドレス線Ａ２
〜Ａ０上の信号に関係なく、Ｘ２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ＝
１１１である。
【００２７】ＣＯＭＲ１が高でＣＯＭＲ０、２、３が低
の場合、ＮＯＲゲート７０の出力は低になり、それによ
ってＮＡＮＤゲート８０の出力Ｘ２Ｂは高になる。ＮＯ
Ｒゲート７２の出力も低であり、ＣＯＭＲ２、３が低で
あるためＮＯＲゲート７４の出力Ｘ１Ｂが高になる。さ
らに、ＣＯＭＲ１が高であるため、ＮＯＲゲート７８の
出力Ｘ０Ｂは低である。したがって、アドレス線Ａ２〜
Ａ０上の信号に関係なく、Ｘ２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ＝１
１０である。
の場合、ＮＯＲゲート７０の出力は低になり、それによ
ってＮＡＮＤゲート８０の出力Ｘ２Ｂは高になる。ＮＯ
Ｒゲート７２の出力も低であり、ＣＯＭＲ２、３が低で
あるためＮＯＲゲート７４の出力Ｘ１Ｂが高になる。さ
らに、ＣＯＭＲ１が高であるため、ＮＯＲゲート７８の
出力Ｘ０Ｂは低である。したがって、アドレス線Ａ２〜
Ａ０上の信号に関係なく、Ｘ２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ＝１
１０である。
【００２８】続けて図３を参照すると、ＣＯＭＲ２が高
でＣＯＭＲ０、１、３が低の場合、ＮＯＲゲート７０の
出力は低になり、それによってＮＡＮＤゲート８０の出
力が高になる。さらに、ＣＯＭＲ２が高であるためＮＯ
Ｒゲート７４の出力Ｘ１Ｂが低になる。また、ＮＯＲゲ
ート７６の出力が低になり、ＣＯＭＲ１、３が低である
ため、ＮＯＲゲート７８の出力Ｘ０Ｂが高になる。した
がって、アドレス線Ａ２〜Ａ０上の信号に関係なく、Ｘ
２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ＝１０１である。最後に、ＣＯＭ
Ｒ３が高でＣＯＭＲ０、１、２が低の場合、ＮＯＲゲー
ト７０の出力が低になり、それによってＮＡＮＤゲート
８０の出力が高になる。また、ＣＯＭＲ３が高であるた
め、ＮＯＲゲート７４の出力Ｘ１Ｂが低になる、ＮＯＲ
ゲート７８の出力Ｘ０Ｂが低になる。したがって、アド
レス線Ａ２〜Ａ０上の信号に関係なく、Ｘ２Ｂ、Ｘ１
Ｂ、Ｘ０Ｂ＝１００である。図３の行プリデコーダ回路
は４行の冗長行の一例として使用しているに過ぎない。
しかし、他の実施形態では、これより多いかまたは少な
い冗長行を使用することができる。
でＣＯＭＲ０、１、３が低の場合、ＮＯＲゲート７０の
出力は低になり、それによってＮＡＮＤゲート８０の出
力が高になる。さらに、ＣＯＭＲ２が高であるためＮＯ
Ｒゲート７４の出力Ｘ１Ｂが低になる。また、ＮＯＲゲ
ート７６の出力が低になり、ＣＯＭＲ１、３が低である
ため、ＮＯＲゲート７８の出力Ｘ０Ｂが高になる。した
がって、アドレス線Ａ２〜Ａ０上の信号に関係なく、Ｘ
２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ＝１０１である。最後に、ＣＯＭ
Ｒ３が高でＣＯＭＲ０、１、２が低の場合、ＮＯＲゲー
ト７０の出力が低になり、それによってＮＡＮＤゲート
８０の出力が高になる。また、ＣＯＭＲ３が高であるた
め、ＮＯＲゲート７４の出力Ｘ１Ｂが低になる、ＮＯＲ
ゲート７８の出力Ｘ０Ｂが低になる。したがって、アド
レス線Ａ２〜Ａ０上の信号に関係なく、Ｘ２Ｂ、Ｘ１
Ｂ、Ｘ０Ｂ＝１００である。図３の行プリデコーダ回路
は４行の冗長行の一例として使用しているに過ぎない。
しかし、他の実施形態では、これより多いかまたは少な
い冗長行を使用することができる。
【００２９】次に図３のメイン行プリデコーダを参照す
ると、インバータ５４、５６、および５８がメイン行デ
コーダへの入力信号Ｘ２Ｂ、Ｘ１Ｂ、およびＸ０Ｂを反
転させて、それぞれ信号Ｘ２Ｉ、Ｘ１Ｉ、およびＸ０Ｉ
を供給する役割を果たし、ＮＡＮＤゲート６０とインバ
ータ６２がこの３つの入力信号を直接的２進デコードす
る。冗長機構を使用しない場合（すなわちＣＯＭＲ
３．．ＣＯＭＲ０がすべて低の場合）、メイン行プリデ
コーダへの入力Ｘ２Ｂ〜Ｘ０Ｂは、それぞれアドレス線
Ａ２〜Ａ０上の信号の反転である。３入力ＮＡＮＤゲー
ト６０とインバータ６２は、冗長機構を使用しない場
合、アドレス線Ａ２．．Ａ０を使用して１から８のデコ
ードを行うように接続されている。たとえば、Ａ２、Ａ
１、Ａ０＝０００の場合、ＳＧ０は高でＳＧ１．．ＳＧ
７はすべて低である。Ａ２、Ａ１、Ａ０＝０１１の場
合、ＳＧ３は高でＳＧ０．．ＳＧ２およびＳＧ４．．Ｓ
Ｇ７はすべて低であり、以下同様になる。したがって、
冗長機構の使用中は、ＣＯＭＲ０が高の場合、Ｘ２Ｂ、
Ｘ１Ｂ、Ｘ０Ｂ＝１１１であり、その結果ＳＧ０が高に
なる。ＣＯＭＲ１が高の場合、Ｘ２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ
＝１１０であり、その結果ＳＧ１が高になる。ＣＯＭＲ
２が高の場合、Ｘ２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ＝１０１であ
り、その結果ＳＧ２が高になる。最後に、ＣＯＭＲ３が
高の場合Ｘ２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ＝１００であり、その
結果ＳＧ３が高になり、すべてアドレス線Ａ２〜Ａ０の
信号とは独立している。高電圧スイッチ６４（ＨＶＳ
Ｗ）は、当技術分野で周知のクロック高電圧スイッチや
レベル・シフタなどの従来の高電圧スイッチである。
ると、インバータ５４、５６、および５８がメイン行デ
コーダへの入力信号Ｘ２Ｂ、Ｘ１Ｂ、およびＸ０Ｂを反
転させて、それぞれ信号Ｘ２Ｉ、Ｘ１Ｉ、およびＸ０Ｉ
を供給する役割を果たし、ＮＡＮＤゲート６０とインバ
ータ６２がこの３つの入力信号を直接的２進デコードす
る。冗長機構を使用しない場合（すなわちＣＯＭＲ
３．．ＣＯＭＲ０がすべて低の場合）、メイン行プリデ
コーダへの入力Ｘ２Ｂ〜Ｘ０Ｂは、それぞれアドレス線
Ａ２〜Ａ０上の信号の反転である。３入力ＮＡＮＤゲー
ト６０とインバータ６２は、冗長機構を使用しない場
合、アドレス線Ａ２．．Ａ０を使用して１から８のデコ
ードを行うように接続されている。たとえば、Ａ２、Ａ
１、Ａ０＝０００の場合、ＳＧ０は高でＳＧ１．．ＳＧ
７はすべて低である。Ａ２、Ａ１、Ａ０＝０１１の場
合、ＳＧ３は高でＳＧ０．．ＳＧ２およびＳＧ４．．Ｓ
Ｇ７はすべて低であり、以下同様になる。したがって、
冗長機構の使用中は、ＣＯＭＲ０が高の場合、Ｘ２Ｂ、
Ｘ１Ｂ、Ｘ０Ｂ＝１１１であり、その結果ＳＧ０が高に
なる。ＣＯＭＲ１が高の場合、Ｘ２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ
＝１１０であり、その結果ＳＧ１が高になる。ＣＯＭＲ
２が高の場合、Ｘ２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ＝１０１であ
り、その結果ＳＧ２が高になる。最後に、ＣＯＭＲ３が
高の場合Ｘ２Ｂ、Ｘ１Ｂ、Ｘ０Ｂ＝１００であり、その
結果ＳＧ３が高になり、すべてアドレス線Ａ２〜Ａ０の
信号とは独立している。高電圧スイッチ６４（ＨＶＳ
Ｗ）は、当技術分野で周知のクロック高電圧スイッチや
レベル・シフタなどの従来の高電圧スイッチである。
【００３０】図４ａ、図４ｂに、本発明の典型的な比較
回路３２（図１を参照）を示す。開示するこの実施形態
の各比較器では図４ａの回路が９個使用され、アドレス
線Ａ８．．Ａ０上の着信アドレスを、それぞれのヒュー
ズ３４（図１を参照）のそれぞれの記憶冗長アドレスＦ
８．．Ｆ０と一致していないか１ビットずつ比較する役
割を果たす。アドレスが同じ場合、図４ｂの回路へのす
べての入力が高になり、その結果、出力ＣＯＭＲが高に
なる。同じでない場合、出力ＣＯＭＲは低になる。
回路３２（図１を参照）を示す。開示するこの実施形態
の各比較器では図４ａの回路が９個使用され、アドレス
線Ａ８．．Ａ０上の着信アドレスを、それぞれのヒュー
ズ３４（図１を参照）のそれぞれの記憶冗長アドレスＦ
８．．Ｆ０と一致していないか１ビットずつ比較する役
割を果たす。アドレスが同じ場合、図４ｂの回路へのす
べての入力が高になり、その結果、出力ＣＯＭＲが高に
なる。同じでない場合、出力ＣＯＭＲは低になる。
【００３１】図４ａの、９ビットのアドレスビットＡ
８．．Ａ０のそれぞれとヒューズ・ビットＦ８．．Ｆ０
のそれぞれとの基本ビット比較器は、典型的な２入力Ｘ
ＯＲ（排他的ＯＲ）回路９６である。ＸＯＲ回路９６を
典型的なビット比較器として使用すると、ＸＯＲ回路９
６は、インバータ８２と、ｎチャネル素子Ｍ３０および
Ｍ３１と、ｐチャネル素子Ｍ３２およびＭ３３とを含
む。ＸＯＲ回路９６への入力はＡ０とＦ０である。ＸＯ
Ｒ回路９６の出力は、Ａ０とＦ０が同じ場合に高であ
り、この２つの入力が異なる場合に低である。たとえ
ば、Ａ０とＦ０が両方ともゼロの場合、素子Ｍ３０、Ｍ
３１、およびＭ３３はオフであり、素子Ｍ３２はオンで
ある。インバータ８２の出力が高になって素子Ｍ３２を
オンにし、それによってインバータの高出力が出力ＸＯ
Ｒ０に結合される。
８．．Ａ０のそれぞれとヒューズ・ビットＦ８．．Ｆ０
のそれぞれとの基本ビット比較器は、典型的な２入力Ｘ
ＯＲ（排他的ＯＲ）回路９６である。ＸＯＲ回路９６を
典型的なビット比較器として使用すると、ＸＯＲ回路９
６は、インバータ８２と、ｎチャネル素子Ｍ３０および
Ｍ３１と、ｐチャネル素子Ｍ３２およびＭ３３とを含
む。ＸＯＲ回路９６への入力はＡ０とＦ０である。ＸＯ
Ｒ回路９６の出力は、Ａ０とＦ０が同じ場合に高であ
り、この２つの入力が異なる場合に低である。たとえ
ば、Ａ０とＦ０が両方ともゼロの場合、素子Ｍ３０、Ｍ
３１、およびＭ３３はオフであり、素子Ｍ３２はオンで
ある。インバータ８２の出力が高になって素子Ｍ３２を
オンにし、それによってインバータの高出力が出力ＸＯ
Ｒ０に結合される。
【００３２】この場合もＸＯＲ回路９６を典型的なビッ
ト比較器として使用して、Ａ０とＦ０が両方とも１の場
合、素子Ｍ３３はインバータ８２を介してオンになり、
Ｆ０の高状態が出力ＸＯＲ０に結合される。素子Ｍ３
０、Ｍ３１、およびＭ３２はオフになる。Ａ０が低でＦ
０が高の場合、素子Ｍ３１、Ｍ３２、およびＭ３３がオ
フになり、素子Ｍ３０がオンになる。したがって、素子
Ｍ３０は低入力Ａ０を出力ＸＯＲ０に結合する。最後
に、Ａ０が高でＦ０が低の場合、素子Ｍ３０、Ｍ３２、
およびＭ３３がオフになり、素子Ｍ３１がオンになる。
その結果、低入力Ｆ０が出力ＸＯＲ０に結合される。図
４ｂからわかるように、出力ＸＯＲ０〜ＸＯＲ４とＸＯ
Ｒ５〜ＸＯＲ８を結合してそれぞれＮＡＮＤゲート８４
および８８へ入力し、その出力をそれぞれインバータ８
６および９０によって反転させる。インバータ８６およ
び９０の出力はＮＡＮＤゲート９２への入力を形成し、
ＮＡＮＤゲート９２の出力はインバータ９４によって反
転されて出力ＣＯＭＲになる。このＮＡＮＤゲート８
４、８８、９２、とインバータ８６、９０、および９４
の接続は、図４ａの９個のＸＯＲ（排他的ＯＲ）回路の
出力のＡＮＤをとる単一の９入力ＡＮＤゲートの論理的
同等物となる。
ト比較器として使用して、Ａ０とＦ０が両方とも１の場
合、素子Ｍ３３はインバータ８２を介してオンになり、
Ｆ０の高状態が出力ＸＯＲ０に結合される。素子Ｍ３
０、Ｍ３１、およびＭ３２はオフになる。Ａ０が低でＦ
０が高の場合、素子Ｍ３１、Ｍ３２、およびＭ３３がオ
フになり、素子Ｍ３０がオンになる。したがって、素子
Ｍ３０は低入力Ａ０を出力ＸＯＲ０に結合する。最後
に、Ａ０が高でＦ０が低の場合、素子Ｍ３０、Ｍ３２、
およびＭ３３がオフになり、素子Ｍ３１がオンになる。
その結果、低入力Ｆ０が出力ＸＯＲ０に結合される。図
４ｂからわかるように、出力ＸＯＲ０〜ＸＯＲ４とＸＯ
Ｒ５〜ＸＯＲ８を結合してそれぞれＮＡＮＤゲート８４
および８８へ入力し、その出力をそれぞれインバータ８
６および９０によって反転させる。インバータ８６およ
び９０の出力はＮＡＮＤゲート９２への入力を形成し、
ＮＡＮＤゲート９２の出力はインバータ９４によって反
転されて出力ＣＯＭＲになる。このＮＡＮＤゲート８
４、８８、９２、とインバータ８６、９０、および９４
の接続は、図４ａの９個のＸＯＲ（排他的ＯＲ）回路の
出力のＡＮＤをとる単一の９入力ＡＮＤゲートの論理的
同等物となる。
【００３３】図５は、本発明の典型的なＥＥＰＲＯＭヒ
ューズの回路図である。このＥＥＰＲＯＭヒューズ回路
は、ヒューズ要素として機能する２つのＥＥＰＲＯＭセ
ルを含む。２つのメイン・アレイ列ＣＯＬＩＮおよびＣ
ＯＬＩＮＢをプログラムするためにヒューズに接続する
試験信号ＴＥＳＴＨＶによって高電圧ｎチャネル素子Ｍ
５およびＭ６をゲート制御する。この回路は、ＥＥＰＲ
ＯＭセルの状態を検出する重み付きＭＯＳ差動比較器
(増幅器）も含む。ｎチャネル素子Ｍ７およびＭ８は、
ヒューズがプログラミング・モードにあるときに高電圧
から検出回路を分離すする役割を果たす。したがって、
素子Ｍ７およびＭ８のドレインは高電圧ドレイン（低濃
度ドーピングまたは二重拡散形接合など）である。Ｍ
１、Ｍ２、Ｍ３、およびＭ４は典型的な２トランジスタ
ＥＥＰＲＯＭセル素子である。Ｍ５とＭ６は、消去サイ
クル中と書込みサイクル中に列高電圧ドライバからＥＥ
ＰＲＯＭセルに高電圧を送る高電圧ｎチャネル素子（二
重拡散形ソースおよびドレインＮＭＯＳ素子など）であ
る。素子Ｍ９は、差動増幅器への入力をスキューさせ
て、最初に製作が終わったときと同じ初期状態にある初
期出力ＦＯＵＴを事前決定する役割を果たす。
ューズの回路図である。このＥＥＰＲＯＭヒューズ回路
は、ヒューズ要素として機能する２つのＥＥＰＲＯＭセ
ルを含む。２つのメイン・アレイ列ＣＯＬＩＮおよびＣ
ＯＬＩＮＢをプログラムするためにヒューズに接続する
試験信号ＴＥＳＴＨＶによって高電圧ｎチャネル素子Ｍ
５およびＭ６をゲート制御する。この回路は、ＥＥＰＲ
ＯＭセルの状態を検出する重み付きＭＯＳ差動比較器
(増幅器）も含む。ｎチャネル素子Ｍ７およびＭ８は、
ヒューズがプログラミング・モードにあるときに高電圧
から検出回路を分離すする役割を果たす。したがって、
素子Ｍ７およびＭ８のドレインは高電圧ドレイン（低濃
度ドーピングまたは二重拡散形接合など）である。Ｍ
１、Ｍ２、Ｍ３、およびＭ４は典型的な２トランジスタ
ＥＥＰＲＯＭセル素子である。Ｍ５とＭ６は、消去サイ
クル中と書込みサイクル中に列高電圧ドライバからＥＥ
ＰＲＯＭセルに高電圧を送る高電圧ｎチャネル素子（二
重拡散形ソースおよびドレインＮＭＯＳ素子など）であ
る。素子Ｍ９は、差動増幅器への入力をスキューさせ
て、最初に製作が終わったときと同じ初期状態にある初
期出力ＦＯＵＴを事前決定する役割を果たす。
【００３４】素子Ｍ９は、ネイティブｎチャネル素子
（閾値電圧≒０Ｖ）である。その結果、ＥＥＰＲＯＭセ
ルからの電圧降下が最小限になり、差動対が低入力電圧
レベルでよりよく機能することができるようになる。ｎ
チャネル素子Ｍ１０およびＭ１１は、ソース・ホロワ読
取り条件にあるヒューズをバイアスさせるために使用さ
れる。素子Ｍ１２〜２０は、典型的なＭＯＳ差動増幅器
を構成し、素子Ｍ１９、Ｍ２０、Ｍ２３、およびＭ２４
がレール間出力を供給する。ｐチャネル素子Ｍ２１およ
びＭ２２は、電力切断モードで出力ＦＯＵＴを強制的に
１にする。また、素子Ｍ１５のサイズは素子Ｍ１６の２
倍であり、素子Ｍ１４のサイズは素子Ｍ１３の２倍であ
って、比較器をさらに初期スキューさせる。素子Ｍ１３
およびＭ１４も、入力差動対を低入力電圧水準でよりよ
く動作させる入力ネイティブＮＭＯＳトランジスタ（閾
値電圧≒０Ｖ）である。
（閾値電圧≒０Ｖ）である。その結果、ＥＥＰＲＯＭセ
ルからの電圧降下が最小限になり、差動対が低入力電圧
レベルでよりよく機能することができるようになる。ｎ
チャネル素子Ｍ１０およびＭ１１は、ソース・ホロワ読
取り条件にあるヒューズをバイアスさせるために使用さ
れる。素子Ｍ１２〜２０は、典型的なＭＯＳ差動増幅器
を構成し、素子Ｍ１９、Ｍ２０、Ｍ２３、およびＭ２４
がレール間出力を供給する。ｐチャネル素子Ｍ２１およ
びＭ２２は、電力切断モードで出力ＦＯＵＴを強制的に
１にする。また、素子Ｍ１５のサイズは素子Ｍ１６の２
倍であり、素子Ｍ１４のサイズは素子Ｍ１３の２倍であ
って、比較器をさらに初期スキューさせる。素子Ｍ１３
およびＭ１４も、入力差動対を低入力電圧水準でよりよ
く動作させる入力ネイティブＮＭＯＳトランジスタ（閾
値電圧≒０Ｖ）である。
【００３５】図５のＥＥＰＲＯＭセルをプログラムする
には、通常の列ＣＯＬＩＮおよびＣＯＬＩＮＢからヒュ
ーズに高電圧を渡すために、何らかの典型的高電圧イネ
ーブル試験回路によってＴＥＳＴＨＶを高電圧に駆動す
る。列ドライバにロードされるデータはヒューズの所望
のプログラム状態によって異なり、典型的には障害行ア
ドレスに対応する。典型的には４つの行アドレスがすべ
て同時にロードされるが、必ずしも同じスキャン中とは
限らない。発振器や定電圧などのチップ上の他のプログ
ラマブル回路のトリム・データも同時にロードすること
ができる。不使用冗長ヒューズの場合、冗長行をディス
エーブルにするために、データは境界外アドレス（行４
００より上、すなわち全部１など）に設定する必要があ
る。
には、通常の列ＣＯＬＩＮおよびＣＯＬＩＮＢからヒュ
ーズに高電圧を渡すために、何らかの典型的高電圧イネ
ーブル試験回路によってＴＥＳＴＨＶを高電圧に駆動す
る。列ドライバにロードされるデータはヒューズの所望
のプログラム状態によって異なり、典型的には障害行ア
ドレスに対応する。典型的には４つの行アドレスがすべ
て同時にロードされるが、必ずしも同じスキャン中とは
限らない。発振器や定電圧などのチップ上の他のプログ
ラマブル回路のトリム・データも同時にロードすること
ができる。不使用冗長ヒューズの場合、冗長行をディス
エーブルにするために、データは境界外アドレス（行４
００より上、すなわち全部１など）に設定する必要があ
る。
【００３６】１つのヒューズの一対のセルは相補的であ
る。ＴＲＭＳＧを何らかの典型的高電圧イネーブル回路
によって高電圧にイネーブルする。消去サイクル中に
は、信号ＴＲＭＣＧ（素子Ｍ１およびＭ３のゲート）が
高電圧に駆動される間、ＴＲＩＭＶＣＣＡを接地に結合
することによってすべての列が接地される。これは、典
型的なＥＥＰＲＯＭセル消去の条件である。セルの閾値
電圧は約６Ｖになる。書込みサイクル中は、ＴＲＭＳＧ
はそのまま高電圧に維持され、ＴＲＭＣＧがゼロに設定
され、ＴＲＩＭＶＣＣＡを約５Ｖで浮動させることがで
きる。これは、典型的なＥＥＰＲＯＭセル書込みの条件
である。書込みサイクル中は、セルの閾値電圧は約−
０．５Ｖになる。１つのヒューズの一方のメモリ・セル
がプログラムされるとき、同じヒューズの他方のセルは
それぞれの列ドライバが低に保持されることによって消
去されたままである。
る。ＴＲＭＳＧを何らかの典型的高電圧イネーブル回路
によって高電圧にイネーブルする。消去サイクル中に
は、信号ＴＲＭＣＧ（素子Ｍ１およびＭ３のゲート）が
高電圧に駆動される間、ＴＲＩＭＶＣＣＡを接地に結合
することによってすべての列が接地される。これは、典
型的なＥＥＰＲＯＭセル消去の条件である。セルの閾値
電圧は約６Ｖになる。書込みサイクル中は、ＴＲＭＳＧ
はそのまま高電圧に維持され、ＴＲＭＣＧがゼロに設定
され、ＴＲＩＭＶＣＣＡを約５Ｖで浮動させることがで
きる。これは、典型的なＥＥＰＲＯＭセル書込みの条件
である。書込みサイクル中は、セルの閾値電圧は約−
０．５Ｖになる。１つのヒューズの一方のメモリ・セル
がプログラムされるとき、同じヒューズの他方のセルは
それぞれの列ドライバが低に保持されることによって消
去されたままである。
【００３７】読取り操作中、ＴＥＳＴＨＶは低に保持さ
れる。典型的な演算増幅器調整器などによって、ＴＲＭ
ＳＧはＶＣＣまたは１０Ｖなどの何らかの中間レベルに
設定され、ＴＲＭＣＧは３．５Ｖに設定され、ＴＲＩＭ
ＶＣＣＡも３．５Ｖに設定される。次にｎチャネル素子
Ｍ１０およびＭ１１がオンになり、ソース・ホロワＥＥ
ＰＲＯＭセルにバイアス電流を供給する。シリコンが製
作されたとき、セルの閾値電圧は等しく約１．２Ｖであ
る。素子Ｍ９によって、素子Ｍ１３のゲートのＶＴ（閾
値電圧）が素子Ｍ１４のゲートより低くなる。素子Ｍ１
４も素子Ｍ１３の２倍の大きさであり、したがって素子
Ｍ１４は強くオンになって素子１７のゲートを大幅に引
き下げる。素子Ｍ１５は素子Ｍ１６の２倍の大きさであ
り、したがって素子Ｍ１５から反映される電流の大きさ
は半分に過ぎず、それによって素子Ｍ１７のゲートはさ
らに下がる。素子Ｍ１７は強くオンになってそのドレイ
ンをＶＣＣにし、さらにそれによって素子Ｍ２０のドレ
インを接地にする。その結果素子Ｍ２３がオンになって
出力ＦＯＵＴをＶＣＣにする。
れる。典型的な演算増幅器調整器などによって、ＴＲＭ
ＳＧはＶＣＣまたは１０Ｖなどの何らかの中間レベルに
設定され、ＴＲＭＣＧは３．５Ｖに設定され、ＴＲＩＭ
ＶＣＣＡも３．５Ｖに設定される。次にｎチャネル素子
Ｍ１０およびＭ１１がオンになり、ソース・ホロワＥＥ
ＰＲＯＭセルにバイアス電流を供給する。シリコンが製
作されたとき、セルの閾値電圧は等しく約１．２Ｖであ
る。素子Ｍ９によって、素子Ｍ１３のゲートのＶＴ（閾
値電圧）が素子Ｍ１４のゲートより低くなる。素子Ｍ１
４も素子Ｍ１３の２倍の大きさであり、したがって素子
Ｍ１４は強くオンになって素子１７のゲートを大幅に引
き下げる。素子Ｍ１５は素子Ｍ１６の２倍の大きさであ
り、したがって素子Ｍ１５から反映される電流の大きさ
は半分に過ぎず、それによって素子Ｍ１７のゲートはさ
らに下がる。素子Ｍ１７は強くオンになってそのドレイ
ンをＶＣＣにし、さらにそれによって素子Ｍ２０のドレ
インを接地にする。その結果素子Ｍ２３がオンになって
出力ＦＯＵＴをＶＣＣにする。
【００３８】素子Ｍ１が消去され、素子Ｍ３がプログラ
ムされると、素子Ｍ１はオフになり、素子Ｍ１３のゲー
トがＭ１０によって低にされる。素子Ｍ３がオンである
ため、そのドレイン電圧約３．５Ｖ−ΔＶ（バイアス電
流から）＝約３Ｖである。素子Ｍ８は３Ｖを素子Ｍ１４
に渡す。素子Ｍ１４は完全にオフであるため、素子Ｍ１
２の電流によって素子Ｍ１７のゲートは完全に接地にな
る。これは素子Ｍ１７をオンにし、そのドレインを高に
し、素子Ｍ１９、Ｍ２０、Ｍ２３、およびＭ２４によっ
て形成されたインバータによる２回の反転の後、出力Ｆ
ＯＵＴを強制的にＶＣＣまたは高にする。その逆に、素
子Ｍ１をプログラムし、Ｍ３を消去すると、素子Ｍ３が
オフになり、素子Ｍ１４のゲートが素子Ｍ１１によって
接地にされる。素子Ｍ１はオンであるため、約３Ｖであ
るそのドレイン電圧が素子７によって素子Ｍ９のゲート
と素子Ｍ１３のゲートに渡され、したがって３Ｖ−ＶＴ
（Ｍ９）＝約２Ｖになる。素子Ｍ１４は完全にオフであ
るため、素子Ｍ１６は素子Ｍ１７のゲートをＶＣＣに
し、素子Ｍ１７をオフにし、その結果、素子Ｍ１８の電
流が素子Ｍ１８のドレインを低にして出力ＦＯＵＴを強
制的にゼロにする。
ムされると、素子Ｍ１はオフになり、素子Ｍ１３のゲー
トがＭ１０によって低にされる。素子Ｍ３がオンである
ため、そのドレイン電圧約３．５Ｖ−ΔＶ（バイアス電
流から）＝約３Ｖである。素子Ｍ８は３Ｖを素子Ｍ１４
に渡す。素子Ｍ１４は完全にオフであるため、素子Ｍ１
２の電流によって素子Ｍ１７のゲートは完全に接地にな
る。これは素子Ｍ１７をオンにし、そのドレインを高に
し、素子Ｍ１９、Ｍ２０、Ｍ２３、およびＭ２４によっ
て形成されたインバータによる２回の反転の後、出力Ｆ
ＯＵＴを強制的にＶＣＣまたは高にする。その逆に、素
子Ｍ１をプログラムし、Ｍ３を消去すると、素子Ｍ３が
オフになり、素子Ｍ１４のゲートが素子Ｍ１１によって
接地にされる。素子Ｍ１はオンであるため、約３Ｖであ
るそのドレイン電圧が素子７によって素子Ｍ９のゲート
と素子Ｍ１３のゲートに渡され、したがって３Ｖ−ＶＴ
（Ｍ９）＝約２Ｖになる。素子Ｍ１４は完全にオフであ
るため、素子Ｍ１６は素子Ｍ１７のゲートをＶＣＣに
し、素子Ｍ１７をオフにし、その結果、素子Ｍ１８の電
流が素子Ｍ１８のドレインを低にして出力ＦＯＵＴを強
制的にゼロにする。
【００３９】したがって、プログラミング時に列ドライ
バに適切なパターンをロードすることによってヒューズ
に１またはゼロのいずれでも所望の状態をプログラムす
ることができる。製作時のヒューズの初期状態は強制的
に１にされ、それによってヒューズ・アドレスに相当す
るもの、すなわちＦ８〜Ｆ０がメイン・アレイの境界外
アドレスになる。これによって、図１の比較器出力ＣＯ
ＭＲ０からＣＯＭＲ３がゼロになり、それによって冗長
行デコーダと冗長行がディスエーブルにされる。冗長機
構を使用しない場合、メイン・アレイの最大行アドレス
（本発明では４００）より上のアドレス・パターンをヒ
ューズにプログラムして、冗長行デコーダをディスエー
ブルにすることができる。
バに適切なパターンをロードすることによってヒューズ
に１またはゼロのいずれでも所望の状態をプログラムす
ることができる。製作時のヒューズの初期状態は強制的
に１にされ、それによってヒューズ・アドレスに相当す
るもの、すなわちＦ８〜Ｆ０がメイン・アレイの境界外
アドレスになる。これによって、図１の比較器出力ＣＯ
ＭＲ０からＣＯＭＲ３がゼロになり、それによって冗長
行デコーダと冗長行がディスエーブルにされる。冗長機
構を使用しない場合、メイン・アレイの最大行アドレス
（本発明では４００）より上のアドレス・パターンをヒ
ューズにプログラムして、冗長行デコーダをディスエー
ブルにすることができる。
【００４０】以上、本発明について、好ましい実施形
態、具体的にはアナログ信号のアナログ・サンプルの記
憶と再生のための１つの構成に関して説明した。しか
し、本発明は、通常の１記憶セル当たり１ビット（２
値）、または、１記憶セル当たり複数のディジタル・ビ
ットを表す３以上の別個のレベルを実現する多レベル記
憶形式で、ディジタル信号の記憶のために構成されたシ
ステムにも適用可能である。そのような多レベル・ディ
ジタル記憶システムは、ディジタル−アナログ変換器を
使用して入力ディジタル信号を複数のアナログ・レベル
のうちの各１つに変換する。その場合、それらのレベル
は電圧において互いに十分に分離され、長期の記憶期間
中、全動作温度範囲、同じ集積回路上の他のセルの反復
プログラミング、アナログ−ディジタル変換器による読
み取りとディジタル形式への変換の繰り返しの後などを
通じて、明確であり曖昧にならないように保持される。
例えば、１セル当たり２N 個（ただしＮはたとえば３や
４など）の分離された記憶レベルを使用して、Ｎビット
のディジタル情報を記憶することができる。あるいは、
８つの別個のレベルのいずれかを３個のセルのうちの２
個のセルに記憶し、４つの別個のレベルのうちのいずれ
かを３番目のセルに記憶することによって、３個のセル
を使用して８ビットに相当する情報を記憶することがで
きる。
態、具体的にはアナログ信号のアナログ・サンプルの記
憶と再生のための１つの構成に関して説明した。しか
し、本発明は、通常の１記憶セル当たり１ビット（２
値）、または、１記憶セル当たり複数のディジタル・ビ
ットを表す３以上の別個のレベルを実現する多レベル記
憶形式で、ディジタル信号の記憶のために構成されたシ
ステムにも適用可能である。そのような多レベル・ディ
ジタル記憶システムは、ディジタル−アナログ変換器を
使用して入力ディジタル信号を複数のアナログ・レベル
のうちの各１つに変換する。その場合、それらのレベル
は電圧において互いに十分に分離され、長期の記憶期間
中、全動作温度範囲、同じ集積回路上の他のセルの反復
プログラミング、アナログ−ディジタル変換器による読
み取りとディジタル形式への変換の繰り返しの後などを
通じて、明確であり曖昧にならないように保持される。
例えば、１セル当たり２N 個（ただしＮはたとえば３や
４など）の分離された記憶レベルを使用して、Ｎビット
のディジタル情報を記憶することができる。あるいは、
８つの別個のレベルのいずれかを３個のセルのうちの２
個のセルに記憶し、４つの別個のレベルのうちのいずれ
かを３番目のセルに記憶することによって、３個のセル
を使用して８ビットに相当する情報を記憶することがで
きる。
【００４１】以上、本明細書では本発明の好ましい実施
形態を開示し説明したが、当業者なら本発明の精神およ
び範囲から逸脱することなく本明細書に記載の態様およ
び詳細に様々な変更を加えることができることがわかる
であろう。
形態を開示し説明したが、当業者なら本発明の精神およ
び範囲から逸脱することなく本明細書に記載の態様およ
び詳細に様々な変更を加えることができることがわかる
であろう。
【図１】 本発明の冗長回路の実施形態を示すブロック
図である。
図である。
【図２】 図１の行デコーダの回路図である。
【図３】 図１の行プリデコーダの回路図である。
【図４】 図１の典型的な比較回路の回路図である。
【図５】 図１のＥＥＰＲＯＭヒューズの回路図であ
る。
る。
２０ メイン・メモリ、 ２２ 列ドライバ、 ２
４ マルチプレクサ、２６ 行カウンタ、 ２８ ワ
ード線または行プリデコーダ、３０ 行デコーダ、
３２ 比較器、 ３４ ＥＥＰＲＯＭヒューズ、３
６、４０、６０、８０、８４、９２ ＮＡＮＤゲート、
３８ 冗長行デコーダ、４２、７０、７２、７４、７
６、７８ ＮＯＲゲート、４４、４６ ＡＮＤゲート、
４８、５０、５４、６２、６６、５８、８２、８６、９
４、 インバータ、５２ 高電圧スイッチ、 ９６
ＸＯＲ回路。
４ マルチプレクサ、２６ 行カウンタ、 ２８ ワ
ード線または行プリデコーダ、３０ 行デコーダ、
３２ 比較器、 ３４ ＥＥＰＲＯＭヒューズ、３
６、４０、６０、８０、８４、９２ ＮＡＮＤゲート、
３８ 冗長行デコーダ、４２、７０、７２、７４、７
６、７８ ＮＯＲゲート、４４、４６ ＡＮＤゲート、
４８、５０、５４、６２、６６、５８、８２、８６、９
４、 インバータ、５２ 高電圧スイッチ、 ９６
ＸＯＲ回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年７月３０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トレヴァー・ブリス アメリカ合衆国・84093・ユタ州・サンデ ィ・サウス クリーク ホロー コーヴ・ 8345
Claims (4)
- 【請求項１】 第１のアドレス範囲内のアドレスによっ
てアドレス可能な半導体メモリであって、 複数の行および列を有し、半導体メモリの主アレイと少
なくとも１行のセルを有する冗長アレイとに分かれてい
て、主アレイ内のメモリ・セルのうちの少なくとも１行
が障害行になる可能性があるメモリ・セルのアレイと、 主行デコーダと少なくとも１つの冗長行デコーダとに分
かれており、主行デコーダが、複数の行のうちの少なく
とも各１つに結合された各行デコーダで複数のアドレス
線に結合され、主アレイが第１のアドレス範囲内で第１
のアドレス範囲より小さい第２のアドレス範囲でアドレ
ス可能である複数の行デコーダと、 少なくとも１グループのヒューズ要素を形成し、複数の
列に制御可能に結合することができる、各グループを主
アレイ内の障害行のアドレスでプログラムする複数のヒ
ューズ要素と、 各比較器がヒューズ要素のそれぞれのグループと複数の
アドレス線とに結合され、複数のヒューズ要素内のアド
レスと複数のアドレス線上のアドレスとを比較し、複数
のアドレス線上のアドレスが複数のヒューズ要素内のア
ドレスと同じ場合は冗長行デコーダをイネーブルにし、
障害行に関連づけられた主行デコーダをディスエーブル
にする、少なくとも１つの比較器とを備える半導体メモ
リ。 - 【請求項２】 第１のアドレス範囲内のアドレスによっ
てアドレス可能な半導体メモリであって、 複数の行および列を有し、主アレイと少なくとも１行の
セルを有する冗長アレイとに分かれているメモリ・セル
のアレイと、 主行デコーダと少なくとも１つの冗長行デコーダとに分
かれており、主行デコーダが、複数の行のうちの少なく
とも各１つに結合された各行デコーダで複数のアドレス
線に結合され、主アレイが第１のアドレス範囲内で第１
のアドレス範囲より小さい第２のアドレス範囲でアドレ
ス可能である複数の行デコーダと、 少なくとも１グループのヒューズ要素を形成し、各グル
ープを主アレイ内の障害行のアドレスでプログラムする
複数のヒューズ要素と、 各比較器がヒューズ要素のそれぞれのグループと複数の
アドレス線とに結合され、複数のアドレス線上のアドレ
スが複数のヒューズ要素内のアドレスと同じ場合は冗長
行デコーダをイネーブルにし、障害行に関連づけられた
主行デコーダをディスエーブルにする、少なくとも１つ
の比較器とを備える半導体メモリ。 - 【請求項３】 第１のアドレス範囲内のアドレスによっ
て複数のアドレス線を介してアドレス可能な半導体メモ
リの冗長性を形成する方法であって、 複数の行および列を有し、主アレイと少なくとも１行の
セルを有する冗長アレイとに分かれており、主アレイが
第１のアドレス範囲内で第１のアドレス範囲より小さい
第２のアドレス範囲でアドレス可能であるメモリ・セル
のアレイを形成するステップと、 少なくとも１グループのヒューズ要素を形成する複数の
ヒューズ要素を設け、主アレイ内のそれぞれの障害行の
アドレスを使用して少なくとも１グループをプログラム
するステップと、 ヒューズ要素の各グループ内のアドレスをアドレス線上
のアドレスと比較するステップと、 ヒューズ要素のグループ内のアドレスがアドレス線上の
アドレスと一致する場合、冗長行デコーダをイネーブル
にし、障害行に関連づけられた主行デコーダをディスエ
ーブルにするステップとを含む方法。 - 【請求項４】 第１のアドレス範囲内のあるアドレスに
よってアドレス可能な半導体メモリであって、 主アレイと冗長アレイとに分かれ、主アレイが第１のア
ドレス範囲内で第１のアドレス範囲より小さい第２のア
ドレス範囲でアドレス可能である、複数の行および列を
有するアレイ手段と、 主行デコーダと複数の行のうちの各１つに結合された少
なくとも１つの冗長行デコーダとに分かれたデコーダ手
段と、 主アレイ内の障害行のアドレスを使用してプログラムす
る、複数の列に結合可能な記憶記憶手段と、 前記記憶手段に結合され、記憶手段内のアドレスが前記
あるアドレスと等しい場合、冗長行デコーダをイネーブ
ルにし、障害行に関連づけられた主行デコーダをディス
エーブルにする比較器手段とを備える半導体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/653,073 US5642316A (en) | 1996-05-21 | 1996-05-21 | Method and apparatus of redundancy for non-volatile memory integrated circuits |
| US08/653073 | 1996-05-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134594A true JPH10134594A (ja) | 1998-05-22 |
Family
ID=24619389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13089497A Pending JPH10134594A (ja) | 1996-05-21 | 1997-05-21 | 不揮発性メモリ集積回路の冗長性のための方法および装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5642316A (ja) |
| EP (1) | EP0809186B1 (ja) |
| JP (1) | JPH10134594A (ja) |
| KR (1) | KR100264224B1 (ja) |
| CA (1) | CA2205733C (ja) |
| DE (1) | DE69720103T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6814297B2 (en) * | 2001-12-19 | 2004-11-09 | Koninklijke Philips Electronics N.V. | Method and arrangement for controlling access to EEPROMs and a corresponding computer software product and a corresponding computer-readable storage medium |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3782840B2 (ja) | 1995-07-14 | 2006-06-07 | 株式会社ルネサステクノロジ | 外部記憶装置およびそのメモリアクセス制御方法 |
| WO1997032253A1 (fr) * | 1996-02-29 | 1997-09-04 | Hitachi, Ltd. | Dispositif de memoire a semi-conducteur presentant des cellules defaillantes |
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| US5841712A (en) * | 1996-09-30 | 1998-11-24 | Advanced Micro Devices, Inc. | Dual comparator circuit and method for selecting between normal and redundant decode logic in a semiconductor memory device |
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| US11648906B2 (en) | 2021-02-11 | 2023-05-16 | Ford Global Technologies, Llc | Airbag assembly |
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| DE9412376U1 (de) * | 1994-08-01 | 1995-12-07 | TELBUS Gesellschaft für elektronische Kommunikations-Systeme mbH, 85391 Allershausen | Speicherschaltung zur Kompensation von Bitfehlern in Speicherbausteinen |
-
1996
- 1996-05-21 US US08/653,073 patent/US5642316A/en not_active Expired - Lifetime
-
1997
- 1997-05-19 DE DE69720103T patent/DE69720103T2/de not_active Expired - Fee Related
- 1997-05-19 EP EP97303385A patent/EP0809186B1/en not_active Expired - Lifetime
- 1997-05-20 CA CA002205733A patent/CA2205733C/en not_active Expired - Fee Related
- 1997-05-21 JP JP13089497A patent/JPH10134594A/ja active Pending
- 1997-05-21 KR KR1019970019673A patent/KR100264224B1/ko not_active Expired - Fee Related
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|---|---|
| KR970076893A (ko) | 1997-12-12 |
| KR100264224B1 (ko) | 2000-08-16 |
| DE69720103D1 (de) | 2003-04-30 |
| CA2205733C (en) | 2001-03-27 |
| CA2205733A1 (en) | 1997-11-21 |
| EP0809186B1 (en) | 2003-03-26 |
| DE69720103T2 (de) | 2003-12-18 |
| EP0809186A3 (en) | 1999-05-06 |
| US5642316A (en) | 1997-06-24 |
| EP0809186A2 (en) | 1997-11-26 |
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