JPH10134740A

JPH10134740A - 電界放出型表示素子

Info

Publication number: JPH10134740A
Application number: JP30354096A
Authority: JP
Inventors: Teruo Watanabe; 照男渡辺; Takao Kishino; 隆雄岸野; Haruhisa Hirakawa; 治久平川
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 1996-10-30
Filing date: 1996-10-30
Publication date: 1998-05-22
Anticipated expiration: 2016-10-30
Also published as: JP3066573B2

Abstract

(57)【要約】【課題】マイクロ放電を抑制して、効率の良い発光制
御を行なう。【解決手段】アノード電圧が供給される導伝部２Ａ、
５Ａと、導伝部２Ａ、５Ａから導出され電界放出カソー
ド基板から放出される電子を補集する複数のストライプ
電極４Ｇ₁ 、４Ｒ₁ 、４Ｂ₁ ・・・、４Ｒ_n-1 、４Ｂ
_n-1 、ストライプ電極７Ｇ₂ 、７Ｒ₂ 、７Ｂ₂ ・・・、
７Ｒ_n 、７Ｂ_n と、各ストライプ電極４、７の導出部分
に抵抗体部３Ｇ₁ 、３Ｒ₁ 、３Ｂ₁ ・・・、３Ｒ_n-1 、
３Ｂ_n-1 、抵抗体部６Ｇ₂ 、６Ｒ₂ 、６Ｂ₂ ・・・、６
Ｇ_n 、６Ｒ_n によってアノード電極２、５を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界放出型表示素
子に関するものである。

【０００２】

【従来の技術】金属または半導体表面の印加電界を１０
⁹ ［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過して、常温でも真空中に電子放出が行われる
ようになる。これを電界放出（Field Emission）と呼
び、このような原理で電子を放出するカソードを電界放
出カソード（Field Emission Cathode）（以下、ＦＥＣ
という）と呼んでいる。

【０００３】近年、半導体加工技術を駆使して、ミクロ
ンサイズの電界放出カソードからなる面放出型の電界放
出カソードを作製することが可能となっており、電界放
出カソードを基板上に多数個形成したものは、その各エ
ミッタから放出された電子をアノード基板に形成されて
いる蛍光面に照射することによってフラットな表示装置
や各種の電子装置を構成する素子として期待されてい
る。

【０００４】図７はカソード基板及びアノード基板の構
成例を示す模式図である。カソード基板１００は、ガラ
ス等の基板１０１上に、金属層からなるカソード１０
２、アモルファスシリコン等からなる抵抗層１０３、シ
リコンを熱酸化させて形成した絶縁層（ＳｉＯ₂ 層）１
０４、及び、ニオブ等の金属層からなるゲート１０５を
蒸着等により順次形成する。さらに、ゲート１０５上に
フォトレジスト（図示せず）を塗布した後、パターニン
グ及びエッチングを行い、図示するようにゲート１０５
及び絶縁層１０４に開口部１０６を形成する。

【０００５】次に、フォトレジストを除去し、基板１０
１を回転させながら、基板面に対して斜め方向からアル
ミニウムを回転蒸着させることにより剥離層（図示せ
ず）の蒸着を行う。すると、剥離層は開口部１０６の中
には蒸着されずにゲート１０５の表面にのみ選択的に蒸
着されることになる。さらに、剥離層の上から、例えば
モリブデンを堆積させると、剥離層の上に堆積層が、エ
ッチングにより開けた開口部１０６の中に、エミッタ１
０７がコーンの形状で堆積する。この後、ゲート１０５
上の剥離層及び堆積層をエッチングにより除去すると図
示されているような構造のＦＥＣが得られる。

【０００６】この図に示すＦＥＣは、半導体集積化技術
を用いて製作すると、コーン状のエミッタ１０７とゲー
ト１０５との距離をサブミクロンとすることが出来るた
め、エミッタ１０７とゲート１０５間に数１０ボルトの
電圧を印加することによりエミッタ１０７から電子を放
出させることが出来るようになる。なお、基板１０１上
にＦＥＣを多数集積化する場合に、各エミッタ１０７間
のピッチは５ミクロンないし１０ミクロンとして製作す
ることが出来るため、数万から数１０万個のＦＥＣを１
枚のカソード基板１００上に設けることが出来る。

【０００７】また、アノード基板１１０は、例えばガラ
ス等で形成された基板１１１上に、例えばＩＴＯ等から
なる透明の導電膜として形成されるアノード電極１１２
が形成され、さらに、例えばＺｎＯ等の蛍光体１１３が
塗布されている。そして、カソード基板１００とアノー
ド基板１１０は例えば２００μｍ程度のギャップを保ち
真空封止されている。

【０００８】このように形成されたＦＥＣにおいて、ゲ
ート１０５とカソード１０２との間に数十ボルトの駆動
電圧ＶGEを印加すると、エミッタ１０７から電子が放出
され、エミッタ１０７から放出された電子は、ゲート１
０５上に離隔して配置され、アノード電圧ＶA の印加さ
れたアノード基板１１０のアノード電極１１２により捕
集される。この場合、アノード電極１１２がエミッタ１
０７から放出された電子を補集することにより、アノー
ド電極１１２上に塗布されている蛍光体１１３が励起さ
れて発光させることができる。

【０００９】このような、面放出型のＦＥＣは電子源と
して、例えば蛍光表示装置の他に、電子顕微鏡や電子ビ
ーム装置等の電子源に適用することが提案されている。

【００１０】ところで、アノード基板１１０に形成され
るアノード電極１１２は、表示装置とするときにその駆
動方法によっては１枚のベタ電極で形成することができ
るが、カラー表示を行なう際は、本出願人が先に提出し
たように図８に示す櫛形状で形成されている一対のアノ
ード電極１１４、１１５として構成されている。そし
て、アノード電極１１４には、例えばＲ、Ｇ、Ｂ各色に
対応したストライプ電極１１４Ａ₁ 、１１４Ａ₂ 、１１
４Ａ₃ ・・・、１１４Ａ_n-1 、１１４Ａ_n が、またアノ
ード電極１１５にも同様にＲ、Ｇ、Ｂ各色に対応したス
トライプ電極１１５Ａ₁ 、１１５Ａ₂ 、１１５Ａ₃ ・・
・、１１５Ａ_n-1 、１１５Ａ_n が形成されている。つま
り、矢印Ｈを水平走査方向とした場合、アノード電極１
１４には奇数本目のストライプ電極が、又アノード電極
１１５には偶数本目のストライプ電極が形成されること
になる。

【００１１】したがって、アノード電極１１４を駆動す
るとともに、この図には示していないカーソド基板に形
成される走査電極又はゲート電極を駆動することで、奇
数番目のストライプ電極１１４Ａ₁ 、１１４Ａ₂ 、１１
４Ａ₃ ・・・、１１４Ａ_n-1、１１４Ａ_n が放出された
電子を補集して発光制御を順次行なうことができ、例え
ば１フレームの１／２の画素を形成することになる。こ
の場合、ゲート電極を、例えばパッチ形状など水平走査
線に対応して形成し、１水平ライン毎に順次選択的に駆
動するようにする。

【００１２】そしてさらに、アノード電極１１５を駆動
するとともに、水平走査線に対応したゲート電極を駆動
することで、偶数本目のストライプ電極１１５Ａ₁ 、１
１５Ａ₂ 、１１５Ａ₃ ・・・、１１５Ａ_n-1 、１１５Ａ
_n が放出された電子を補集して発光するように制御する
ことができ、１フレームの残り１／２の画素の発光制御
を行なうことができるようになる。したがって、１フレ
ーム毎にアノード電圧を印加する切替え制御を僅か２回
行なえば良いので、アノード電圧引き出し電極の駆動回
路を容易に構成することができる。

【００１３】

【発明が解決しようとする課題】ところで、図８に示し
たカソード基板１００とアノード基板１１０間は、実際
には例えば約０．２mmと非常に狭く、このためカソード
基板１００とアノード基板１１０の耐電圧特性は約２０
０〜３００Ｖとされる。この耐電圧特性は、電極間の距
離によって決定される真空中でのマイクロ放電開始電圧
が、一般的には０．１mmで１００Ｖ程度であることに起
因している。したがって、アノード電圧VAは約２００〜
３００Ｖという低電圧とされることになり、これでは、
蛍光体１１３は補集した電子量に対して効率が良い発光
をさせることが困難であり、結果的に低輝度しか得るこ
とができない。つまり、自発光型の表示素子の利点であ
る高輝度が得られないとともに、得られる輝度に対して
消費電力が大きくなってしまう。さらに、アノード電流
が流れたときにアノード電極１１４、１１５自体の抵抗
値によって電圧降下が発生し、各ストライプ電極１１４
Ａ、１１５Ａに対して一定の電圧を供給することが困難
になり、このために輝度がばらついてしまうという問題
があった。

【００１４】

【課題を解決するための手段】本発明はこのような問題
点を解決するためになされたもので、電界放出カソード
基板と、前記電界放出カソード基板と離隔して配置され
るアノード基板によって構成されている電界放出型表示
素子において、前記アノード基板は少なくとも、アノー
ド電圧が供給される導電部と、前記導電部から表示面を
形成するように導出され前記電界放出カソード基板から
放出される電子を補集する複数のストライプ電極と、前
記各ストライプ電極の導出部分に設けられるとともに、
前記各ストライプ電極の配置位置に応じて異なる抵抗値
を有している抵抗体部によって構成する。

【００１５】また、前記アノード基板は少なくとも、ア
ノード電圧が供給される導電部と、表示部分を形成する
ように前記電界放出カソード基板から放出される電子を
補集する複数のストライプ電極と、前記導電部と前記各
ストライプ電極の端部を接続するとともに、前記各スト
ライプ電極の配置位置に応じて異なる抵抗値を有してい
る抵抗体部によって構成する。

【００１６】さらに、前記抵抗体部はトリミングによっ
て形成する。

【００１７】本発明によれば、アノード電極においてス
トライプ電極の導出部分に抵抗体部を設けることで、ア
ノード基板とカソード基板の間でマイクロ放電が発生し
た場合に実効電圧を下げることができる。また、前記抵
抗体部に対してレーザトリミング等によりスリットを設
けて抵抗値を変えることで、アノード電極で発生する電
圧降下を補正することができるようになる。また、前記
抵抗体部をアノード電極とは異なるスリットを構成する
加工性に優れた材料で構成することが可能であるため、
電圧降下の補正を精度よく行なうことができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。図１は第一の本実施の形態の電界放出表示素子の
アノード基板及びこのアノード基板に形成されるアノー
ド電極を示す平面図であり、図１（ａ）は平面図、図１
（ｂ）は図１（ａ）に示すＡ−Ａの部分を断面的に示し
ている。図示されているようにアノード電極２、５は、
例えばガラスなど形成される基板Ｋａ状に一対の櫛形状
の電極として形成される。これらのアノード電極２、５
はその上層に形成される蛍光体（図示せず）が発光した
場合の光の透過率と、アノード電圧の導電率の関係から
０．１〜０．３μｍ程度となるように、スパッタ、蒸着
などの形成方法によって例えば透明な導電薄膜（ＩＴ
Ｏ）により形成されている。そして各アノード電極２、
５は端子Ａ₁、Ａ₂ を介してアノード電圧VAが供給され
る導電部２Ａ、５Ａ、この導電部２Ａ、５Ａから櫛形状
に導出されている複数のストライプ電極２Ｂ、５Ｂ、及
び各ストライプ電極２Ｂ、５Ｂの導出部分に設けられる
抵抗体部２Ｃ、５Ｃにより構成される。

【００１９】アノード電極２にはストライプ電極２Ｂ
₁ 、２Ｂ₂ 、２Ｂ₃ ・・・、２Ｂ_n-1、２Ｂ_n 、またア
ノード電極５にはストライプ電極５Ｂ₁ 、５Ｂ₂ 、５Ｂ
₃ ・・・、５Ｂ_n-1 ５Ｂ_n が形成されている。そして第
一の実施形態では、アノード電極２の各ストライプ電極
２Ａの導出部分に抵抗体部２Ｃ₁ 、２Ｃ₂ 、２Ｃ₃ ・・
・、２Ｃ_n-1 、２Ｃ_n が、またアノード電極５の各スト
ライプ電極の導出部分には抵抗体部５Ｃ₁ 、５Ｃ₂ 、５
Ｃ₃ ・・・、５Ｃ_n-1 、５Ｃ_n が形成されている。ま
た、アノード電極２、５の各ストライプ電極は前記蛍光
体が発光する場合の混色を防止するために、例えば１０
μｍ以上のギャップを有するように例えばフォトリソ法
等によってパターニングされる。

【００２０】抵抗体部２Ｃ₁ 、２Ｃ₂ 、２Ｃ₃ ・・・、
２Ｃ_n-1 、２Ｃ_n （５Ｃ₁ 、５Ｃ₂、５₃ ・・・、５Ｃ
_n-1 、５Ｃ_n ）は、図２（ａ）（ｂ）（ｃ）（ｄ）
（ｅ）に拡大して示されているように、それぞれスリッ
トＳの数及び間隔を変えて、例えばトリミングなどによ
って構成することで、異なる抵抗値（例えば数１０Ω〜
数１０００Ω）を有するように構成されている。これ
は、アノード電極２、５を構成するＩＴＯ薄膜は導体抵
抗が例えば２〜３×１０^-4Ωcm程度と通常の導体抵抗に
対して１０倍程度大きいので、端子Ａ₁ 、Ａ₂ 側、すな
わちストライプ電極２Ｂ₁ （５Ｂ₁ ）側とストライプ電
極２Ｂ_n （５Ｂ_n ）側で発生する電圧降下を補正するた
め異なる抵抗値を有する抵抗層を入れ、これにより、ほ
ぼ均一のアノード電圧VAで発光制御を行なうことがで
き、輝度のばら付きを補正することができるようにな
る。

【００２１】このように、各ストライプ電極２Ｂ、５Ｂ
の導出部分に抵抗体部２Ｃ、５Ｃを設けることにより、
アノード基板１とカソード基板間、又は隣接するストラ
イプ電極の間でマイクロ放電があった場合にアノード電
極２、５に電流が流れるが、この抵抗体部２Ｃ、５Ｃで
実効電圧を下げることができるようになる。さらに、ア
ノード電極２、５内で発生する電圧降下を考慮して抵抗
体部２Ｃ、５Ｃの抵抗値を変えることにより、ほぼ均一
のアノード電圧で発光制御を行なうことができるように
なる。

【００２２】次に、図３にしたがいアノード基板の製造
工程について説明する。なお図３はアノード基板１のア
ノード電極２の一部を断面的に示しているが、アノード
電極５に関しても同様の工程で作成される。まず図３
（ａ）に示すように、例えばガラス等で構成される基板
Ｋ上に、例えばＩＴＯ等からなる導電層１０を形成し、
さらにフォトリソ法等によって例えば１０μｍ以上のギ
ャップを有しているストライプ電極２Ｂ（及びストライ
プ電極５Ｂ）を形成することにより、アノード電極２
（及びアノード電極５）が形成される。さらに、図３
（ｂ）に示されているように、ストライプ電極２Ｂ及び
ストライプ電極５Ｂ）の導出部分に、例えばＹＡＧ等の
レーザトリミング法を用いて抵抗体部３（６）を形成す
ることにより、図１に示したようにアノード電極２、５
が形成される。なお、このレーザトリミング法としては
例えばプローブを用い、リアルタイムに抵抗値を計測し
ながら行なうようにする。これにより、抵抗値を所望す
る値の±数％以内におさめることができるようになる。
又、製造上のバラツキを把握できれば、フォトリソ法に
より抵抗体部２Ｃ、５Ｃを形成することもできる。

【００２３】抵抗体部２Ｃ（５Ｃ）を形成すると、次に
熱工程によるＩＴＯの再飛散を抑制し安定化を図る、及
びアノード電極２、５間の耐電圧を確保するために、図
３（ｃ）に示されているように抵抗体部２Ｃ（５Ｃ）の
上層に絶縁部１１を形成する。この絶縁部１１は例えば
酸化Ｓｉ及びＳｉＮ又は酸化Ｓｉ，ＳｉＮの複合膜等の
絶縁膜を例えばＣＶＤ法を用いて０．１〜０．３μｍ程
度の厚みで積層して、後の工程で蛍光体１２が設けられ
る部分を除いてパターニングが施される。そして図３
（ｄ）に示されているように、ストライプ電極２Ｂ（５
Ｂ）上に蛍光体１２をパターニングすることによってア
ノード基板１が構成される。

【００２４】このようにして製造されたアノード基板１
を、先に図８、図９に示したカソード基板１００と対向
させることで、面放出型のＦＥＣ素子を構成することが
できるようになる。

【００２５】次に、本発明の第二の実施の形態を説明す
る。図４は第二の実施の形態のアノード基板を示す平面
図である。図示されているように、第二の実施の形態の
アノード電極２２、２５のパターンも、先に図１に示し
たアノード電極２、５とほぼ同等の形状とされ、導電部
２２Ａ、２５Ａ、ストライプ電極２２Ｂ（₁ 、₂ 、₃ ・
・・、_n-1 、_n ）、ストライプ電極２５（₁ ₂ 、₃ ・・
・、_n-1 、_n ）、及び抵抗体部２２Ｃ（₁ 、₂ 、₃ ・・
・、_n-1 、_n、抵抗体部２５Ｃ（₁ 、₂ 、₃ ・・・、_n-1
、_n ）によって構成されている。そして、この第二の
実施の形態では導電部２２Ａ、２５Ａとストライプ電極
２２Ｂ、２５Ｂは個々に形成され、例えば酸化Ｃｒ又は
酸化Ｔｉ等による抵抗体部２２Ｃ、２５Ｃによって接続
されるように構成されている。

【００２６】抵抗体部２２Ｃ（２５Ｃ）付近を拡大して
示すと図５（ａ）（ｂ）（ｃ）（ｄ）（ｅ）に示されて
いるようになる。図示されているように、導電部２２
Ａ、２５Ａと各ストライプ電極２２Ｂ、２５Ｂは所定の
間隔を以てパターニングされており、それぞれの端部を
接続するように抵抗体部２２Ｃ（２５Ｃ）が形成され
る。この場合も、各抵抗体部２２Ｃ（２５Ｃ）に形成さ
れるスリットＳの幅及び数を変更することによって抵抗
値を変えることができ、第一の実施の形態と同様に、ス
トライプ電極２２Ｂ（２５Ｂ）側とストライプ電極２２
Ｂ_n （２５Ｂ_n ）側で発生する電圧降下を補正すること
ができる。これにより、ほぼ均一のアノード電圧で発光
制御を行なうことができ、輝度のばらつきを補正するこ
とができるようになる。

【００２７】また、抵抗体部２２Ｃ、２５Ｃを導電部２
２Ａ、２５Ａとストライプ電極２２Ｂ、２５Ｂとは異な
る材料、例えばアモルファスＳｉ又は酸化Ｃｒ又は酸化
Ｔｉ等で構成することでスリットＳを形成する場合は加
工性が向上し、電圧降下を補正する精度を上げることが
できるようになる。

【００２８】次に、図６にしたがいアノード基板２１の
製造工程について説明する。まず、図６（ａ）〜（ｂ）
に示されているようにアノード基板１と同様に例えばガ
ラス等で構成される基板Ｋｂ上に、ＩＴＯ等からなる導
電層３０を形成し、さらにフォトリソ法等によって例え
ば１０μｍ以上のギャップを有しているストライプ電極
２２Ｂ（及びストライプ電極２５Ｂ）を形成するととも
に、後に抵抗体が形成される部位のパターニングも行な
う。そして、例えばアモルファスＳｉ、酸化Ｃｒ、酸化
Ｔｉ等をＣＶＤ及びスパッタ法によって０．１〜０．３
μｍ程度の厚みで積層してフォトリソ法により抵抗体部
２２Ｃ（２５Ｃ）を形成する。さらに、例えばＹＡＧ等
のレーザトリミング法を用いてスリットＳを形成するこ
とにより、図５に示したアノード電極２２、２５が形成
される。なお、このレーザトリミング法としては例えば
プローブを用い、リアルタイムに抵抗値を計測しながら
行なうようにする。これにより、抵抗値を所望する値の
±数％以内におさめることができるようになる。又、製
造上のバラツキを把握することでフォトリソ法により抵
抗体部２２Ｃ（２５Ｃ）を形成することもできる。

【００２９】なお、図６（ｄ）（ｅ）に示す工程は、そ
れぞれ先ほど図３（ｃ）（ｄ）で説明した工程に対応し
ている。すなわち、図６（ｄ）に示されているように、
熱工程によるＩＴＯの再飛散を抑制し安定化を図りアノ
ード電極２２、２５間の耐電圧を確保するために、抵抗
体部２２Ｃ（２５Ｃ）の上層に絶縁部３１を形成し、さ
らに、図６（ｅ）に示されているように、ストライプ電
極２２Ｂ上に蛍光体３２をパターニングすることによっ
てアノード基板２１が構成される。

【００３０】

【発明の効果】以上、説明したように本発明は、アノー
ド基板に形成されるアノード電極において、導電部とス
トライプ電極の間に抵抗体部を設けることで、アノード
基板とカソード基板の間でマイクロ放電が発生した場合
に実効電圧を下げることができる。これにより、マイク
ロ放電を抑制し耐電圧特性を向上することができるよう
になる。また、耐電圧特性を向上することにより、蛍光
体の発光効率を引き上げることができるため、高輝度で
低消費電力の発光表示素子を構成することができるよう
になる。さらに、前記抵抗体部に対してレーザトリミン
グ等によりスリットを設けることで抵抗値を変えて、ア
ノード電極で発生する電圧降下を補正することができる
ようになる。したがってストライプ電極に対して安定し
たアノード電圧を供給することができるので、輝度のば
ら付きを補正して良好な表示を行なうことができる。ま
た、前記抵抗体部をアノード電極とは異なるスリットを
構成する加工性に優れた材料で構成することが可能であ
るため、電圧降下の補正を精度よく行なうことができる
ようになる。

【図面の簡単な説明】

【図１】本発明の第一の実施形態におけるアノード電極
の形状を説明する図である。

【図２】図１に示すアノード電極の抵抗体部を拡大して
示す図である。

【図３】第一の実施形態のアノード基板の製造工程を説
明する図である。

【図４】本発明の第二の実施形態におけるアノード電極
の形状を説明する図である。

【図５】図５に示すアノード電極の抵抗体部を拡大して
示す図である。

【図６】第二の実施形態のアノード基板の製造工程を説
明する図である。

【図７】電界放出型表示素子の構造を説明する図であ
る。

【図８】従来のアノード基板の形状を示す平面図であ
る。

【符号の説明】

１、２１アノード基板２、５、２２、２５アノード電極２Ａ、５Ａ、２２Ａ、２５Ａ導伝部２Ｂ、５Ｂ、２２Ｂ、２５Ｂストライプ電極２Ｃ、５Ｃ、２２Ｃ、２５Ｃ抵抗体部

Claims

【特許請求の範囲】

【請求項１】電界放出カソード基板と、前記電界放出カソード基板と離隔して配置されるアノー
ド基板によって構成されている電界放出型表示素子にお
いて、前記アノード基板は少なくとも、アノード電圧が供給される導電部と、前記導電部から表示面を形成するように導出され前記電
界放出カソード基板から放出される電子を補集する複数
のアノードと、前記各アノードの導出部分に設けられるとともに、前記
各ストライプ電極の配置位置に応じて異なる抵抗値を有
している抵抗体部と、によって構成されていることを特徴とする電界放出型表
示素子。
【請求項２】電界放出カソード基板と、前記電界放出カソード基板と離隔して配置されるアノー
ド基板によって構成されている電界放出型表示素子にお
いて、前記アノード基板は少なくとも、アノード電圧が供給される導電部と、表示部分を形成するように前記電界放出カソード基板か
ら放出される電子を補集する複数のアノードと、前記導電部と前記各アノードの端部を接続するととも
に、前記各ストライプ電極の配置位置に応じて異なる抵
抗値を有している抵抗体部と、によって構成されていることを特徴とする電界放出型表
示素子。
【請求項３】前記抵抗体部はトリミングによって形成
されていることを特徴とする請求項１又は２に記載の電
界放出型表示素子。
【請求項４】前記抵抗体部は絶縁膜で保護されている
ことを特徴とする請求項１又は２又は３に記載の電界放
出型表示素子。