JPH1013487A - プロトコル変換装置 - Google Patents
プロトコル変換装置Info
- Publication number
- JPH1013487A JPH1013487A JP8159988A JP15998896A JPH1013487A JP H1013487 A JPH1013487 A JP H1013487A JP 8159988 A JP8159988 A JP 8159988A JP 15998896 A JP15998896 A JP 15998896A JP H1013487 A JPH1013487 A JP H1013487A
- Authority
- JP
- Japan
- Prior art keywords
- transceiver
- adder
- data
- hdlc
- lapd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】 ファームウェア設計などを不要にして設計工
数を削減し、かつ、順序制御及び再送制御等の複雑なデ
ータリンクレイヤ処理を実現するファームウェアの設計
期間及び、そのデバック期間を短縮する。 【解決手段】 上位レイヤ処理部１から対向Ｖ５制御装
置６までの構成の各部にあって、ＥＦアダーを付加する
制御動作では第２ＨＤＬＣトランシーバ３が受信したＬ
ＡＰＤデータフォーマットからＳＡＰＩ及びＴＥＩエリ
アをＥＦアダーエリアにコピーして、第１ＨＤＬＣトラ
ンシーバ５に送信する。ＥＦアダーを削除する制御動作
では、第１ＨＤＬＣトランシーバ５から受信したＬＡＰ
Ｖ５データフォーマットのＥＦアダーエリアを削除し
て、第２ＨＤＬＣトランシーバ３に送信し、市販のＬＡ
ＰＤトランシーバ２、第１及び第２ＨＤＬＣトランシー
バ５，３を用いて、簡易なＥＦアダーの付加や削除する
制御動作をファームウェアで実現し、ＬＡＰＶ５のデー
タリンクレイヤ処理を行う。
数を削減し、かつ、順序制御及び再送制御等の複雑なデ
ータリンクレイヤ処理を実現するファームウェアの設計
期間及び、そのデバック期間を短縮する。 【解決手段】 上位レイヤ処理部１から対向Ｖ５制御装
置６までの構成の各部にあって、ＥＦアダーを付加する
制御動作では第２ＨＤＬＣトランシーバ３が受信したＬ
ＡＰＤデータフォーマットからＳＡＰＩ及びＴＥＩエリ
アをＥＦアダーエリアにコピーして、第１ＨＤＬＣトラ
ンシーバ５に送信する。ＥＦアダーを削除する制御動作
では、第１ＨＤＬＣトランシーバ５から受信したＬＡＰ
Ｖ５データフォーマットのＥＦアダーエリアを削除し
て、第２ＨＤＬＣトランシーバ３に送信し、市販のＬＡ
ＰＤトランシーバ２、第１及び第２ＨＤＬＣトランシー
バ５，３を用いて、簡易なＥＦアダーの付加や削除する
制御動作をファームウェアで実現し、ＬＡＰＶ５のデー
タリンクレイヤ処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＳＤＮ回線に接
続する通信端末でのＬＡＰＶ５のデータリンクレイヤ処
理などにおけるプロトコル変換を行うプロトコル変換装
置に関する。
続する通信端末でのＬＡＰＶ５のデータリンクレイヤ処
理などにおけるプロトコル変換を行うプロトコル変換装
置に関する。
【０００２】
【従来の技術】従来、ＩＳＤＮ回線に接続する通信端末
などでのデータリンクレイヤ処理において、ＥＴＳ３０
０，３２４−１（Ｖ５．１）及びＥＴＳ３００，３４７
−１（Ｖ５．２）で制御用チャネルとして使用するＣチ
ャネルは、データフォーマットが、従来のＬＡＰＤ(Lin
k Access Procedure on the D-Channel)フォーマット
（ＩＴＵ−Ｔ，Ｑ．９２１）のオープニングフラグの次
に２オクテットのＥＦアダーと呼ばれるエリアを追加し
たものである。また、データリンクレイヤ（ＬＡＰＶ
５）処理もＬＡＰＤ処理のサブセットと規定している。
などでのデータリンクレイヤ処理において、ＥＴＳ３０
０，３２４−１（Ｖ５．１）及びＥＴＳ３００，３４７
−１（Ｖ５．２）で制御用チャネルとして使用するＣチ
ャネルは、データフォーマットが、従来のＬＡＰＤ(Lin
k Access Procedure on the D-Channel)フォーマット
（ＩＴＵ−Ｔ，Ｑ．９２１）のオープニングフラグの次
に２オクテットのＥＦアダーと呼ばれるエリアを追加し
たものである。また、データリンクレイヤ（ＬＡＰＶ
５）処理もＬＡＰＤ処理のサブセットと規定している。
【０００３】ＬＡＰＤ仕様は周知（ＣＣＩＴＴＩ勧告、
４４１）であり、その回路がＬＳＩ化され、ＬＡＰＤト
ランシーバ（ドライバ／レシーバ）として使用されてい
るが、Ｖ５．１及びＶ５．２は新たなインタフェースで
あり、現状では、このインタフェース仕様はＬＳＩ化さ
れていない。また、ＬＡＰＤとデータフォーマットが異
なり、その処理がＬＡＰＤのサブセットであるにも関わ
らず、市販のＬＡＰＤトランシーバを使用できないた
め、ＨＤＬＣ(High Level Data link Control Procedur
e)トランシーバを使用し、このファームウェアでデータ
リンクレイヤ処理を実現している。
４４１）であり、その回路がＬＳＩ化され、ＬＡＰＤト
ランシーバ（ドライバ／レシーバ）として使用されてい
るが、Ｖ５．１及びＶ５．２は新たなインタフェースで
あり、現状では、このインタフェース仕様はＬＳＩ化さ
れていない。また、ＬＡＰＤとデータフォーマットが異
なり、その処理がＬＡＰＤのサブセットであるにも関わ
らず、市販のＬＡＰＤトランシーバを使用できないた
め、ＨＤＬＣ(High Level Data link Control Procedur
e)トランシーバを使用し、このファームウェアでデータ
リンクレイヤ処理を実現している。
【０００４】この種の技術に関する提案として特開平３
−１７５８５２号公報「ＩＳＤＮ端末装置」の技術が知
られている。この従来例では、予め登録された緊急を要
する発生呼などを、Ｄチャネルでのアクセス競合制御に
対して優位になるようにしている。
−１７５８５２号公報「ＩＳＤＮ端末装置」の技術が知
られている。この従来例では、予め登録された緊急を要
する発生呼などを、Ｄチャネルでのアクセス競合制御に
対して優位になるようにしている。
【０００５】
【発明が解決しようとする課題】このように上記した前
者従来例では、その処理が周知のＬＡＰＤのサブセット
であるにも関わらず、データフォーマットが異なるた
め、市販のＬＡＰＤトランシーバを使用できない。この
ため、ＨＤＬＣトランシーバを使用したファームウェア
でデータリンクレイヤ処理を行う必要がある。この場
合、設計工数が増大化する欠点がある。
者従来例では、その処理が周知のＬＡＰＤのサブセット
であるにも関わらず、データフォーマットが異なるた
め、市販のＬＡＰＤトランシーバを使用できない。この
ため、ＨＤＬＣトランシーバを使用したファームウェア
でデータリンクレイヤ処理を行う必要がある。この場
合、設計工数が増大化する欠点がある。
【０００６】さらに、順序制御及び再送制御等の複雑な
データリンクレイヤ処理を実現するファームウェアの設
計期間及び、そのデバッグ期間が多大になるという欠点
があった。また、後者の従来例を適用しても、これらの
課題には対応できない。
データリンクレイヤ処理を実現するファームウェアの設
計期間及び、そのデバッグ期間が多大になるという欠点
があった。また、後者の従来例を適用しても、これらの
課題には対応できない。
【０００７】本発明は、このような従来の技術における
課題を解決するものであり、データリンク処理に市販の
ＬＡＰＤトランシーバを使用し、ファームウェア設計な
どを不要にして設計工数が削減できるとともに、順序制
御及び再送制御等の複雑なデータリンクレイヤ処理を実
現するファームウェアの設計期間及び、そのデバック期
間を短縮できるプロトコル変換装置の提供を目的とす
る。
課題を解決するものであり、データリンク処理に市販の
ＬＡＰＤトランシーバを使用し、ファームウェア設計な
どを不要にして設計工数が削減できるとともに、順序制
御及び再送制御等の複雑なデータリンクレイヤ処理を実
現するファームウェアの設計期間及び、そのデバック期
間を短縮できるプロトコル変換装置の提供を目的とす
る。
【０００８】
【課題を解決するための手段】上記課題を達成するため
に、請求項１記載の発明のプロトコル変換装置は、ＬＡ
ＰＤ処理を行うＬＡＰＤトランシーバと、対向Ｖ５制御
通信装置と接続される第１ＨＤＬＣトランシーバと、Ｌ
ＡＰＤトランシーバと接続される第２ＨＤＬＣトランシ
ーバと、第２ＨＤＬＣトランシーバが受信したデータに
ＥＦアダーを付加し、第１ＨＤＬＣトランシーバに送信
するＥＦアダーを付加し、かつ、第１ＨＤＬＣトランシ
ーバが受信したデータからＥＦアダーを削除するととも
に、ＬＡＰＤトランシーバに送信するＥＦアダーを削除
する制御を行うＥＦアダー制御手段とを備える構成とし
てある。
に、請求項１記載の発明のプロトコル変換装置は、ＬＡ
ＰＤ処理を行うＬＡＰＤトランシーバと、対向Ｖ５制御
通信装置と接続される第１ＨＤＬＣトランシーバと、Ｌ
ＡＰＤトランシーバと接続される第２ＨＤＬＣトランシ
ーバと、第２ＨＤＬＣトランシーバが受信したデータに
ＥＦアダーを付加し、第１ＨＤＬＣトランシーバに送信
するＥＦアダーを付加し、かつ、第１ＨＤＬＣトランシ
ーバが受信したデータからＥＦアダーを削除するととも
に、ＬＡＰＤトランシーバに送信するＥＦアダーを削除
する制御を行うＥＦアダー制御手段とを備える構成とし
てある。
【０００９】請求項２記載のプロトコル変換装置は、Ｌ
ＡＰＤトランシーバがレイヤ３以上のプロトコルを制御
する上位レイヤ処理手段に接続される構成としてある。
ＡＰＤトランシーバがレイヤ３以上のプロトコルを制御
する上位レイヤ処理手段に接続される構成としてある。
【００１０】請求項３記載のプロトコル変換装置は、こ
のプロトコル変換装置をＩＳＤＮ回線に接続する通信端
末でのデータリンクレイヤ処理に適用する構成としてあ
る。
のプロトコル変換装置をＩＳＤＮ回線に接続する通信端
末でのデータリンクレイヤ処理に適用する構成としてあ
る。
【００１１】このような構成のプロトコル変換装置にあ
って、ＥＦアダーを付加する制御動作では、第２ＨＤＬ
Ｃトランシーバが受信したＬＡＰＤデータフォーマット
からＳＡＰＩ及びＴＥＩエリア（ＬＡＰＶ５でのＶ５Ｄ
Ｌアダー）をＥＦアダーエリアにコピーして、第１ＨＤ
ＬＣトランシーバに送信している。また、ＥＦアダーを
削除する制御動作では、第１ＨＤＬＣトランシーバから
受信したＬＡＰＶ５データフォーマットのＥＦアダーエ
リアを削除して、第２ＨＤＬＣトランシーバに送信して
いる。
って、ＥＦアダーを付加する制御動作では、第２ＨＤＬ
Ｃトランシーバが受信したＬＡＰＤデータフォーマット
からＳＡＰＩ及びＴＥＩエリア（ＬＡＰＶ５でのＶ５Ｄ
Ｌアダー）をＥＦアダーエリアにコピーして、第１ＨＤ
ＬＣトランシーバに送信している。また、ＥＦアダーを
削除する制御動作では、第１ＨＤＬＣトランシーバから
受信したＬＡＰＶ５データフォーマットのＥＦアダーエ
リアを削除して、第２ＨＤＬＣトランシーバに送信して
いる。
【００１２】この場合、市販のＬＡＰＤトランシーバ、
ＨＤＬＣトランシーバを用いて、簡易な処理のＥＦアダ
ーを付加する制御動作やＥＦアダーを削除する制御動作
をファームウェアで実現できる。すなわち、ＬＡＰＶ５
のデータリンクレイヤ処理を行うことができ、設計工数
が削減される。さらに、順序制御及び再送制御等の複雑
なデータリンクレイヤ処理を実現するファームウェアの
設計期間及び、そのデバック期間が短縮される。
ＨＤＬＣトランシーバを用いて、簡易な処理のＥＦアダ
ーを付加する制御動作やＥＦアダーを削除する制御動作
をファームウェアで実現できる。すなわち、ＬＡＰＶ５
のデータリンクレイヤ処理を行うことができ、設計工数
が削減される。さらに、順序制御及び再送制御等の複雑
なデータリンクレイヤ処理を実現するファームウェアの
設計期間及び、そのデバック期間が短縮される。
【００１３】
【発明の実施の形態】次に、本発明のプロトコル変換装
置の実施の形態を図面を参照して詳細に説明する。図１
は本発明のプロトコル変換装置の実施形態における構成
を示すブロック図である。図１の例のプロトコル変換装
置は、レイヤ３以上のプロトコルを制御する上位レイヤ
処理部１とレイヤ２制御を行うＬＡＰＤトランシーバ２
とが、メインＣＰＵバスライン１４で接続されている。
上位レイヤ処理部１はメインＣＰＵ７と、各処理を実行
するためのプログラムを格納したメイン第１記憶部８及
び通信データを格納するメイン第２記憶部９とで構成さ
れている。
置の実施の形態を図面を参照して詳細に説明する。図１
は本発明のプロトコル変換装置の実施形態における構成
を示すブロック図である。図１の例のプロトコル変換装
置は、レイヤ３以上のプロトコルを制御する上位レイヤ
処理部１とレイヤ２制御を行うＬＡＰＤトランシーバ２
とが、メインＣＰＵバスライン１４で接続されている。
上位レイヤ処理部１はメインＣＰＵ７と、各処理を実行
するためのプログラムを格納したメイン第１記憶部８及
び通信データを格納するメイン第２記憶部９とで構成さ
れている。
【００１４】ＬＡＰＤトランシーバ２と第２ＨＤＬＣト
ランシーバ３とは、送信シリアルデータ線１５と受信シ
リアルデータ線１６で接続されている。第２ＨＤＬＣト
ランシーバ３，ＥＦアダー（ａｄｄｒ）制御部４及び第
１ＨＤＬＣトランシーバ５がサブＣＰＵバスライン１７
で接続されている。ＥＦアダー制御部４はサブＣＰＵ１
０と、処理を実行するプログラムが格納されるサブ第１
記憶部１１、第２ＨＤＬＣトランシーバ３の通信データ
が格納されるサブ第２記憶部１２及び第１ＨＤＬＣトラ
ンシーバ５の通信データが格納されるサブ第３記憶部１
３で構成されている。第１ＨＤＬＣトランシーバ５と対
向Ｖ５制御装置６とは送信シリアルデータ線１８及び受
信シリアルデータ線１９で接続されている。
ランシーバ３とは、送信シリアルデータ線１５と受信シ
リアルデータ線１６で接続されている。第２ＨＤＬＣト
ランシーバ３，ＥＦアダー（ａｄｄｒ）制御部４及び第
１ＨＤＬＣトランシーバ５がサブＣＰＵバスライン１７
で接続されている。ＥＦアダー制御部４はサブＣＰＵ１
０と、処理を実行するプログラムが格納されるサブ第１
記憶部１１、第２ＨＤＬＣトランシーバ３の通信データ
が格納されるサブ第２記憶部１２及び第１ＨＤＬＣトラ
ンシーバ５の通信データが格納されるサブ第３記憶部１
３で構成されている。第１ＨＤＬＣトランシーバ５と対
向Ｖ５制御装置６とは送信シリアルデータ線１８及び受
信シリアルデータ線１９で接続されている。
【００１５】次に、この実施形態の動作について説明す
る。図２は、この実施形態の動作を説明するための図で
ある。まず、送信手順について説明する。図１及び図２
において、上位レイヤ処理部１のメインＣＰＵ７はメイ
ンＣＰＵバスライン１４を通じてメイン第１記憶部８か
らデータ送信プログラムを読み出し、このデータ送信プ
ログラムの送信データをメイン第２記憶部９へ図２
（ａ）に示すようにデータフォーマットＡの様式で書き
込む。ＬＡＰＤトランシーバ２はメイン第２記憶部９に
送信データが書き込まれたことを認識するとメインＣＰ
Ｕバスライン１４を通じて送信データを読み出す。
る。図２は、この実施形態の動作を説明するための図で
ある。まず、送信手順について説明する。図１及び図２
において、上位レイヤ処理部１のメインＣＰＵ７はメイ
ンＣＰＵバスライン１４を通じてメイン第１記憶部８か
らデータ送信プログラムを読み出し、このデータ送信プ
ログラムの送信データをメイン第２記憶部９へ図２
（ａ）に示すようにデータフォーマットＡの様式で書き
込む。ＬＡＰＤトランシーバ２はメイン第２記憶部９に
送信データが書き込まれたことを認識するとメインＣＰ
Ｕバスライン１４を通じて送信データを読み出す。
【００１６】この読み出した送信データの中のＳＡＰＩ
及びＴＥＩフィールドに指定されるデータリンクの順序
制御及び再送制御に関係するコントロールフィールドを
図２（ｂ）に示すように、ＴＥＩフィールドとＩｎｆｏ
フィールドとの間に挿入する。次に全データフィールド
のＣＲＣ演算結果を、ＦＣＳフィールドに追加し、その
後、オープニングフラグ及びクロージングフラグを付加
したデータフォーマットＢの様式で送信シリアルデータ
線１５に送信する。
及びＴＥＩフィールドに指定されるデータリンクの順序
制御及び再送制御に関係するコントロールフィールドを
図２（ｂ）に示すように、ＴＥＩフィールドとＩｎｆｏ
フィールドとの間に挿入する。次に全データフィールド
のＣＲＣ演算結果を、ＦＣＳフィールドに追加し、その
後、オープニングフラグ及びクロージングフラグを付加
したデータフォーマットＢの様式で送信シリアルデータ
線１５に送信する。
【００１７】第２ＨＤＬＣトランシーバ３は送信シリア
ルデータ線１５からデータを受信すると図２（ｃ）に示
すように、オープニングフラグ及びクロージングフラグ
を削除し、ＳＡＰＩフィールドからＩｎｆｏフィールド
までのＣＲＣ演算を行い、ＦＣＳフィールドの値と比較
する。この比較での結果が正常の場合には、サブＣＰＵ
バスライン１７を通じてサブ第２記憶部１２に対してデ
ータフォーマットＣの様式で書き込む。
ルデータ線１５からデータを受信すると図２（ｃ）に示
すように、オープニングフラグ及びクロージングフラグ
を削除し、ＳＡＰＩフィールドからＩｎｆｏフィールド
までのＣＲＣ演算を行い、ＦＣＳフィールドの値と比較
する。この比較での結果が正常の場合には、サブＣＰＵ
バスライン１７を通じてサブ第２記憶部１２に対してデ
ータフォーマットＣの様式で書き込む。
【００１８】サブＣＰＵ１０はサブ第２記憶部１２にデ
ータ（データフォーマットＣ）が書き込まれたことを認
識すると、図２（ｄ）に示すようにサブＣＰＵバスライ
ン１７を通じてサブ第１記憶部１１からＥＦアダーを付
加する制御動作に関係するプログラムを読み出し、サブ
第２記憶部１２に格納されているデータフォーマットＣ
のＳＡＰＩ及びＴＥＩフィールドをデータフォーマット
Ｃの先頭に付加して、サブ第３記憶部１３にデータフォ
ーマットＤの様式で書き込む。
ータ（データフォーマットＣ）が書き込まれたことを認
識すると、図２（ｄ）に示すようにサブＣＰＵバスライ
ン１７を通じてサブ第１記憶部１１からＥＦアダーを付
加する制御動作に関係するプログラムを読み出し、サブ
第２記憶部１２に格納されているデータフォーマットＣ
のＳＡＰＩ及びＴＥＩフィールドをデータフォーマット
Ｃの先頭に付加して、サブ第３記憶部１３にデータフォ
ーマットＤの様式で書き込む。
【００１９】第１ＨＤＬＣトランシーバ５はサブ第３記
憶部１３にデータ（データフォーマットＤ）が書き込ま
れことを認識するとサブＣＰＵバスライン１７を通じて
データを読み出す。このデータのＣＲＣ演算結果をＦＣ
Ｓフィールドに追加後、オープニングフラグ及びクロー
ジングフラグを付加した、データフォーマットＥ、すな
わち、ＬＡＰＶ５データフォーマットの様式で、対向Ｖ
５制御装置６に送信シリアルデータ線１８を通じて送信
する。
憶部１３にデータ（データフォーマットＤ）が書き込ま
れことを認識するとサブＣＰＵバスライン１７を通じて
データを読み出す。このデータのＣＲＣ演算結果をＦＣ
Ｓフィールドに追加後、オープニングフラグ及びクロー
ジングフラグを付加した、データフォーマットＥ、すな
わち、ＬＡＰＶ５データフォーマットの様式で、対向Ｖ
５制御装置６に送信シリアルデータ線１８を通じて送信
する。
【００２０】次に受信手順について説明する。第１ＨＤ
ＬＣトランシーバ５は対向Ｖ５制御装置６から受信シリ
アルデータ線１９を通じてＬＡＰＶ５データフォーマッ
トの様式、すなわち、図２（ｅ）に示すデータフォーマ
ットＥの様式のデータを受信すると、オープニングフラ
グ及びクロジーングフラグを削除する。次に、先頭のＳ
ＡＰＩフィールドからＩｎｆｏフィールドまでのＣＲＣ
演算を行い、ＦＣＳフィールドの値と比較する。
ＬＣトランシーバ５は対向Ｖ５制御装置６から受信シリ
アルデータ線１９を通じてＬＡＰＶ５データフォーマッ
トの様式、すなわち、図２（ｅ）に示すデータフォーマ
ットＥの様式のデータを受信すると、オープニングフラ
グ及びクロジーングフラグを削除する。次に、先頭のＳ
ＡＰＩフィールドからＩｎｆｏフィールドまでのＣＲＣ
演算を行い、ＦＣＳフィールドの値と比較する。
【００２１】この比較での結果が正常の場合には、サブ
ＣＰＵバスライン１７を通じてサブ第３記憶部１３にデ
ータフォーマットＤの様式で書き込む。サブＣＰＵ１０
はサブ第３記憶部１３にデータが書き込まれたことを認
識すると、サブＣＰＵバスライン１７を通じて、サブ第
１記憶部１１からＥＦアダーを削除する制御動作に関係
するプログラムを読み出す。そして、サブ第３記憶部１
３に格納されているデータフォーマットＤの先頭のＳＡ
ＰＩ及びＴＥＩフィールドを削除して、サブ第２記憶部
１２に図２（ｃ）に示すデータフォーマットＣの様式で
書き込む。
ＣＰＵバスライン１７を通じてサブ第３記憶部１３にデ
ータフォーマットＤの様式で書き込む。サブＣＰＵ１０
はサブ第３記憶部１３にデータが書き込まれたことを認
識すると、サブＣＰＵバスライン１７を通じて、サブ第
１記憶部１１からＥＦアダーを削除する制御動作に関係
するプログラムを読み出す。そして、サブ第３記憶部１
３に格納されているデータフォーマットＤの先頭のＳＡ
ＰＩ及びＴＥＩフィールドを削除して、サブ第２記憶部
１２に図２（ｃ）に示すデータフォーマットＣの様式で
書き込む。
【００２２】第２ＨＤＬＣトランシーバ３はサブ第２記
憶部１２にデータ（データフォーマットＣ）が書き込ま
れたことを認識するとサブＣＰＵバスライン１７を通じ
て、このデータを読み出す。そして、このデータのＣＲ
Ｃ演算結果をＦＣＳフィールドに追加した後に、オープ
ニングフラグ及びクロージングフラグを付加して、図２
（ｂ）に示すデータフォーマットＢの様式で受信シリア
ルデータ線１６に送信する。
憶部１２にデータ（データフォーマットＣ）が書き込ま
れたことを認識するとサブＣＰＵバスライン１７を通じ
て、このデータを読み出す。そして、このデータのＣＲ
Ｃ演算結果をＦＣＳフィールドに追加した後に、オープ
ニングフラグ及びクロージングフラグを付加して、図２
（ｂ）に示すデータフォーマットＢの様式で受信シリア
ルデータ線１６に送信する。
【００２３】ＬＡＰＤトランシーバ２は受信シリアルデ
ータ線１６からデータ（データフォーマットＢ）を受信
するとオープニングフラグ及びクロージングフラグを削
除し、ＳＡＰＩフィールドからＩｎｆｏフィールドまで
のＣＲＣ演算を行い、ＦＣＳフィールドの値と比較す
る。この比較での結果が正常の場合には、ＳＡＰＩ及び
ＴＥＩフィールドに指定されるデータリンクの状態とコ
ントロールフィールドの値を参照して、順序制御及び再
送制御の処理を実施する。
ータ線１６からデータ（データフォーマットＢ）を受信
するとオープニングフラグ及びクロージングフラグを削
除し、ＳＡＰＩフィールドからＩｎｆｏフィールドまで
のＣＲＣ演算を行い、ＦＣＳフィールドの値と比較す
る。この比較での結果が正常の場合には、ＳＡＰＩ及び
ＴＥＩフィールドに指定されるデータリンクの状態とコ
ントロールフィールドの値を参照して、順序制御及び再
送制御の処理を実施する。
【００２４】受信されたデータが正常の場合にはコント
ロールフィールドを削除し、メインＣＰＵバスライン１
４を通じてメイン第２記憶部９に図２（ａ）に示すデー
タフォーマットＡの様式で書き込む。メインＣＰＵ７は
メイン第２記憶部９にデータ（データフォーマットＡ）
が書き込まれたことを認識すると、メインＣＰＵバスラ
イン１４を通じてメイン第１記憶部８からプログラムを
読み出して、上位レイヤ処理を実行する。
ロールフィールドを削除し、メインＣＰＵバスライン１
４を通じてメイン第２記憶部９に図２（ａ）に示すデー
タフォーマットＡの様式で書き込む。メインＣＰＵ７は
メイン第２記憶部９にデータ（データフォーマットＡ）
が書き込まれたことを認識すると、メインＣＰＵバスラ
イン１４を通じてメイン第１記憶部８からプログラムを
読み出して、上位レイヤ処理を実行する。
【００２５】なお、この実施形態では上位レイヤ処理部
１におけるメイン第１記憶部８とメイン第２記憶部９と
を個別に構成しているが同一の記憶素子を用いて構成し
ても良い。同様にＥＦアダー制御部４でもサブ第１記憶
部１１、サブ第２記憶部１２及びサブ第３記憶部１３を
個別に構成しているが同一の記憶素子を用いて構成し
て、前記同様の処理を行うようにしても良い。
１におけるメイン第１記憶部８とメイン第２記憶部９と
を個別に構成しているが同一の記憶素子を用いて構成し
ても良い。同様にＥＦアダー制御部４でもサブ第１記憶
部１１、サブ第２記憶部１２及びサブ第３記憶部１３を
個別に構成しているが同一の記憶素子を用いて構成し
て、前記同様の処理を行うようにしても良い。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
のプロトコル変換装置によれば、ＥＦアダーを付加する
制御動作時に、第２ＨＤＬＣトランシーバが受信したＬ
ＡＰＤデータフォーマットからＳＡＰＩ及びＴＥＩエリ
アをＥＦアダーエリアにコピーして、第１ＨＤＬＣトラ
ンシーバに送信し、また、ＥＦアダーを削除する制御動
作では、第１ＨＤＬＣトランシーバから受信したＬＡＰ
Ｖ５データフォーマットのＥＦアダーエリアを削除し
て、第２ＨＤＬＣトランシーバに送信している。
のプロトコル変換装置によれば、ＥＦアダーを付加する
制御動作時に、第２ＨＤＬＣトランシーバが受信したＬ
ＡＰＤデータフォーマットからＳＡＰＩ及びＴＥＩエリ
アをＥＦアダーエリアにコピーして、第１ＨＤＬＣトラ
ンシーバに送信し、また、ＥＦアダーを削除する制御動
作では、第１ＨＤＬＣトランシーバから受信したＬＡＰ
Ｖ５データフォーマットのＥＦアダーエリアを削除し
て、第２ＨＤＬＣトランシーバに送信している。
【００２７】この結果、市販のＬＡＰＤトランシーバ、
ＨＤＬＣトランシーバを用いて、簡易な処理のＥＦアダ
ーを付加する制御動作やＥＦアダーを削除する制御動作
がファームウェアで実現される。したがって、ＬＡＰＶ
５のデータリンクレイヤ処理が行われ、その設計工数が
削減できるとともに、順序制御及び再送制御等の複雑な
データリンクレイヤ処理を実現するファームウェアの設
計期間及び、そのデバック期間を短縮できるようにな
る。
ＨＤＬＣトランシーバを用いて、簡易な処理のＥＦアダ
ーを付加する制御動作やＥＦアダーを削除する制御動作
がファームウェアで実現される。したがって、ＬＡＰＶ
５のデータリンクレイヤ処理が行われ、その設計工数が
削減できるとともに、順序制御及び再送制御等の複雑な
データリンクレイヤ処理を実現するファームウェアの設
計期間及び、そのデバック期間を短縮できるようにな
る。
【図１】本発明のプロトコル変換装置の実施形態の構成
を示すブロック図である。
を示すブロック図である。
【図２】実施形態の動作を説明するための図である。
１ 上位レイヤ処理部 ２ ＬＡＰＤトランシーバ ３ 第２ＨＤＬＣトランシーバ ４ ＥＦアダー制御部 ５ 第１ＨＤＬＣトランシーバ ６ 対向Ｖ５制御装置 ７ メインＣＰＵ ８ メイン第１記憶部 ９ メイン第２記憶部 １０ サブＣＰＵ １１ サブ第１記憶部 １２ サブ第２記憶部 １３ サブ第３記憶部 １４ メインＣＰＵバスライン １５，１８ 送信シリアルデータ線 １６，１９ 受信シリアルデータ線 １７ サブＣＰＵバスライン
Claims (3)
- 【請求項１】 ＬＡＰＤ処理を行うＬＡＰＤトランシー
バと、 対向Ｖ５制御通信装置と接続される第１ＨＤＬＣトラン
シーバと、 前記ＬＡＰＤトランシーバと接続される第２ＨＤＬＣト
ランシーバと、 前記第２ＨＤＬＣトランシーバが受信したデータにＥＦ
アダーを付加し、前記第１ＨＤＬＣトランシーバに送信
するＥＦアダーを付加し、かつ、前記第１ＨＤＬＣトラ
ンシーバが受信したデータからＥＦアダーを削除すると
ともに、前記ＬＡＰＤトランシーバに送信するＥＦアダ
ーを削除する制御を行うＥＦアダー制御手段と、 を備えることを特徴とするプロトコル変換装置。 - 【請求項２】 前記請求項１記載のプロトコル変換装置
において、 ＬＡＰＤトランシーバがレイヤ３以上のプロトコルを制
御する上位レイヤ処理手段に接続されることを特徴とす
るプロトコル変換装置。 - 【請求項３】 前記請求項１，２記載のプロトコル変換
装置をＩＳＤＮ回線に接続する通信端末でのデータリン
クレイヤ処理に適用することを特徴とするプロトコル変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159988A JP2891189B2 (ja) | 1996-06-20 | 1996-06-20 | プロトコル変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159988A JP2891189B2 (ja) | 1996-06-20 | 1996-06-20 | プロトコル変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013487A true JPH1013487A (ja) | 1998-01-16 |
| JP2891189B2 JP2891189B2 (ja) | 1999-05-17 |
Family
ID=15705552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8159988A Expired - Fee Related JP2891189B2 (ja) | 1996-06-20 | 1996-06-20 | プロトコル変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2891189B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1401116A3 (en) * | 2000-03-27 | 2004-03-31 | InterDigital Communications Corporation | Modem interface |
-
1996
- 1996-06-20 JP JP8159988A patent/JP2891189B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1401116A3 (en) * | 2000-03-27 | 2004-03-31 | InterDigital Communications Corporation | Modem interface |
| US6973523B1 (en) | 2000-03-27 | 2005-12-06 | Interdigital Technology Corp. | Code division multiple access modem interface |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2891189B2 (ja) | 1999-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2136116C1 (ru) | Адаптер данных | |
| JP2891189B2 (ja) | プロトコル変換装置 | |
| EP1040688B1 (en) | Method and arragement for establishing data communication via a mobile telephone modem | |
| US5191604A (en) | Communication apparatus with private branch exchange for communicating with extension or external stations | |
| AU723334B2 (en) | Procedure for scanning or disconnecting a module line in a V5.2 access node | |
| JP3099968B2 (ja) | ローカル情報送信ループとして、電気通信システムに接続している電気通信サブシステムの電気通信チャンネルの変化、特にｉｓｄｎシステムに接続している、ｄｅｃｔ専用ｒｌｌ／ｗｌｌサブシステムの電気通信チャンネルの変化を制御する方法 | |
| JPH10107897A (ja) | 呼を失うことなくｉｓｄｎ ｂｒｉリンクの回復 | |
| JP2502457B2 (ja) | Ｉｓｄｎ ｌａｐｂ及びｉｓｄｎ ｌａｐｄフレ―ムの変換方法及びシステム | |
| US6891861B1 (en) | Communication apparatus | |
| JP3129257B2 (ja) | 中継システムの試験方式 | |
| JP3211889B2 (ja) | 通信回線に挿入する付加装置の制御方法ならびにその交換機およびそのプログラムを記録した記録媒体 | |
| JP2886714B2 (ja) | 無線回線制御装置 | |
| JP2972581B2 (ja) | Ｐｃ対応無線モデムカード装置 | |
| JP3243267B2 (ja) | Ｉｓｄｎデータ端末装置 | |
| KR0138392B1 (ko) | 사설교환기의 국선중계시 사용자 제한 방법 | |
| EP0661861B1 (en) | A method for dialling a number in a radio telephone | |
| JP3249209B2 (ja) | データ通信装置 | |
| JPH0276465A (ja) | ファクシミリ通信方式 | |
| JP3138454B2 (ja) | Ｐｉａｆｓ−ｐｉａｆｓ、ｐｉａｆｓ−同期ｐｐｐデータ通信選択を可能としたｐｂｘ | |
| JPH10224583A (ja) | ファクシミリアダプタ装置 | |
| JPH1042350A (ja) | 加入者データ移設装置および方法 | |
| JP2891589B2 (ja) | Ｉｓｄｎ通信切換方式 | |
| KR920011072B1 (ko) | 국선가입자에 대한 사설교환기의 기능 서비스 방법 | |
| JPH0354941A (ja) | 通信データ管理方式 | |
| JPS6123901B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080226 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090226 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100226 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100226 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110226 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |