JPH10135366A - Ｂｇａ半導体パッケージの外部端子の製造方法 - Google Patents

Ｂｇａ半導体パッケージの外部端子の製造方法

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JPH10135366A
JPH10135366A JP29076597A JP29076597A JPH10135366A JP H10135366 A JPH10135366 A JP H10135366A JP 29076597 A JP29076597 A JP 29076597A JP 29076597 A JP29076597 A JP 29076597A JP H10135366 A JPH10135366 A JP H10135366A
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semiconductor package
copper
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bump
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Jong Hae Choi
ハエ チョイ ジョン
Jin Sung Kim
スン キム ジン
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LG Semicon Co Ltd
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Abstract

(57)【要約】 【課題】 ソルダーボールマウンティング工程を省いて
バンプを基板内に直接形成するＢＧＡ半導体パッケージ
の外部端子の形成方法を提供しようとするものである。 【解決手段】 予め内部リードが形成されて基板上面に
露出された内部リード部位に銅のアイランドを形成し、
該銅アイランドを含んだ基板上面に感光膜を形成し、該
感光膜を露光して前記銅アイランド上面の感光膜を除去
し、該銅アイランドの上面にバンプ部材のソルダー又は
銅をプレーティングして前記基板上に残っている感光膜
を除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体パッケージ
の製造方法に係るもので、詳しくは、ＢＧＡ（ＢＧＡ：
Ball Grid Array）半導体パッケージの外部端子のボー
ル（Ball）を形成するとき、取り付け（Ball Mounting
）工程の代わりに、基板上に直接バンプを鍍金して形
成する（Plating ）方法に関するものである。
【０００２】
【従来の技術】従来、ＢＧＡ半導体パッケージにおいて
は、図3 に示したように、基板1 の内部に、銅の内部リ
ード2 が埋設されて基板1 を貫通して上下両方側に露出
され、該内部リード2 の上端にはボンディングフィンガ
2aが形成され、前記基板 1上面にはダイパドル3 が形成
され、該パドル3 上に半導体チップ4 が接着剤5 により
接着され、前記内部リード2 上のボンディングフィンガ
2aと半導体チップ4 とは金属ワイヤー6 により連結さ
れ、前記半導体チップ4 及び金属ワイヤー6 を囲む前記
基板1 上部の所定部位をエポキシ（epoxy ）モールディ
ング樹脂により成形されて成形部7 が形成されていた。
且つ、前記基板1 の下面には、前記内部リード2 下面に
銅アイランド（Cu Island ）10を介してソルダーボール
8 が付着され、該ソルダーボール8 と前記半導体チップ
4 とが電気的に連結されるようになっていた。
【０００３】以下、このように構成された従来ＢＧＡ半
導体パッケージの製造工程においては、先ず、半導体パ
ッケージの基板を製造するため薄いＰＣＢ基板をパター
ニングし、該パターニングされた部分を穿孔してビアホ
ール（via hole）を形成し、該ビアホールの形成された
複数層のＰＣＢ基板を積層した後、該ビアホール内に銅
（Cu）を埋設して基板1 の上下部を露出させ、内部リー
ド2 の形成された半導体パッケージの基板1 を形成す
る。
【０００４】次いで、前記内部リード2 の形成された基
板1 上にダイパドル3 を載置し、該パドル3 上に接着剤
5 により半導体チップ4 を接着する。前記基板1 上の内
部リード2 上面のボンディングフィンガ2aと半導体チッ
プ4上のパッド（図示されず）とを夫々金属ワイヤー6
により連結し、前記半導体チップ4 及びワイヤー6 を外
部から保護するためエポキシモールディング樹脂により
成形を施して成形部7 を形成する。
【０００５】次いで、該成形部7 の対向側の基板1 の下
面に露出された内部リード2 に銅アイランド10を形成
し、該銅アイランド10を含んだ基板1 の下面にソルダー
クリムを塗布した後、該基板1 とボールマウンティング
装備（図示されず）との位置合わせを行い、前記銅Cuア
イランド10下面にソルダーボール8 をマウンティングす
る。その後、ソルダーの滓を除去し、ソルダーボール表
面を平坦化するためリフロー工程を施した後、基板表面
をアルコール又はアセトンを用いてクリーニングし、Ｂ
ＧＡ半導体パッケージ工程を終了する。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来ＢＧＡ半導体パッケージの製造方法においては、前記
成形工程を終了した基板1 の下面にソルダーボール8 を
付着するとき、該基板とボールマウンティング装備（図
示されず）間の正確な位置合わせが難しいため、前記内
部リード2 上の銅アイランド10の位置に、ソルダーボー
ルが正確にマウンティングされず、内部リード2 とソル
ダーボール（外部リード）8 間の連結が不良になった
り、又はボールマウンティングを行った後、ソルダーボ
ール8 と基板内部リード2 との接着性が不良になって、
一部のソルダーボール（外部リード）が欠落される等の
半導体パッケージ製造上の不良発生率が高く、前記ボー
ルマウンティング装備が高価であるため、生産原価も上
昇するとという不都合な点があった。
【０００７】且つ、ソルダーボール（外部リード）の接
着不良により半導体パッケージ製品の不良発生率が高
く、前記ボールマウンティング装備が高価であるため生
産原価も上昇するという不都合があった。又、ソルダー
ボールの標準直径が0.76mmであり、ソルダーボールの大
きさを一層小さくするには限界があるため、ソルダーボ
ール間のピッチを1.27mm以下に要求する多ピン構造の半
導体パッケージには適用することが難しいくなる不都合
があった。
【０００８】従って、本発明の第1 目的は、基板にソル
ダーボールを付着するボールマウンティング工程を省
き、基板に直接バンプを形成して、ＢＧＡ半導体パッケ
ージの不良発生を解決し得るＢＧＡパッケージ外部端子
の形成方法を提供しようとするものである。且つ、本発
明の第2 目的は、高価なボールマウンティング装備を用
いずに外部端子を形成し、生産コストを低下し得るＢＧ
Ａ半導体パッケージの外部端子の形成方法を提供しよう
とするものである。
【０００９】又、本発明の第3 目的は、バンプの平均直
径を0.76mm以下に形成し、多ピン構造のＢＧＡ半導体パ
ッケージに適用し得る外部端子の形成方法を提供しよう
とするものである。
【００１０】
【課題を解決するための手段】このような本発明の目的
を達成するため、請求項１に係る発明のＢＧＡ半導体パ
ッケージの外部端子の製造方法は、基板（1 ）の上面に
所定間隔を置いて導電性物質のアイランド（122 ）を複
数個形成する工程と、それらアイランド（122 ）を包含
する前記基板上に感光膜（123 ）を形成する工程と、前
記アイランド（122 ）の表面を露出させる工程と、前記
露出されたアイランド（122 ）上に導電性物質のバンプ
部材（124 ）を形成する工程と、前記基板（1 ）上に残
っている感光膜（123 ）を除去する工程と、を順次行な
うことを特徴とする。
【００１１】請求項２に係る発明は、前記バンプ部材
（124 ）は、無電解鍍金法を施して形成することを特徴
とする。請求項３に係る発明は、前記アイランド（122
）は、銅を用いて形成することを特徴とする。
【００１２】請求項４に係る発明は、前記バンプ部材
（124 ）の高さは100 〜700 μm 、直径は 250〜700 μ
m であることを特徴とする。請求項５に係る発明は、前
記バンプ部材（124 ）は、銅を用いて形成することを特
徴とする。
【００１３】請求項６に係る発明は、前記バンプ部材
（124 ）の表面にニッケル（125a）及び金（125b）を順
次被覆する工程を追加して行なうことを特徴とする。請
求項７に係る発明は、前記ニッケル（125a）及び金（12
5b）は、鍍金して形成することを特徴とする。
【００１４】請求項８に係る発明は、前記バンプ部材
（124 ）は、ソルダーを用いて形成することを特徴とす
る。請求項９に係る発明は、前記バンプ部材（124 ）を
形成した後、リフロー工程を追加して行なうことを特徴
とする。
【００１５】請求項１０に係る発明は、前記基板（1 ）
は、溶融温度が300 ℃以上のＰＣＢ又はセラミックの基
板であることを特徴とする。請求項１１に係る発明は、
前記バンプ部材（124 ）のSn／Pbの比率は、 90 ：10又
は 80 ：20であることを特徴とする。
【００１６】かかる本発明に係る半導体ＢＧＡパッケー
ジの外部端子の製造方法においては、基板1 の上下部が
連結されるように基板内部を貫通して埋設された内部リ
ードを有する基板1 上面にアイランド122 を形成し、こ
のアイランド122 が形成された基板1 の全面にフォトレ
ジスト感光膜をコーティングした後、該フォトレジスト
感光膜に、例えば光食刻法を施して前記アイランド122
上面のフォトレジスト感光膜を除去し、前記アイランド
122 表面に、例えば銅又はソルダーを鍍金してバンプ部
材124 を形成し、その後、基板1 に残っているフォトレ
ジスト感光膜を除去して（第2 感光膜除去段階）ＢＧＡ
半導体パッケージの外部端子の製造を終了する。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明の第1 実施形態によ
るＢＧＡ半導体パッケージ外部端子の形成方法において
は、図1 （Ａ）〜（Ｆ）に示したように、先ず、従来方
法と同様にＰＣＢ基板に内部リード2 を予め埋設した基
板1 を具備する。
【００１８】次いで、図１（Ａ）に示したように、基板
1 上面の内部リード2 の露出部位に厚さ10〜50μm 程度
の銅アイランド 122を通常の印刷回路基板の回路形成工
程を施して形成する。次いで、図１（Ｂ）に示したよう
に、銅アイランド122 の形成された前記基板1 の全面に
フォトレジスト感光膜123 を50〜100 μm 程度に塗布
し、図１（Ｃ）に示したように、該感光膜123 を光食刻
工程を施して除去し、銅アイランド122上面を露出させ
る。
【００１９】次いで、図１（Ｄ）に示したように、露出
された銅アイランド122 上に無電解鍍金法を施して、銅
のバンプ部材124 を形成する。このとき、外部端子間の
ピッチが約1.27mmである場合、前記バンプ部材124 間で
発生するブリッジ現象を防止するためバンプ部材124 の
直径は250 〜700 μmに形成し、且つ、完成されたＢＧ
Ａ半導体パッケージを実装するとき、実装の温度に従
い、バンプが溶融して実装の高さが低下することを勘案
し、バンプ部材 124の高さは100 〜700 μm に形成する
ことが望ましい。
【００２０】又、バンプ部材124 の高さは鍍金の反応速
度に基づく、反応時間を測定して制御することもでき
る。次いで、図１（Ｅ）に示したように、基板1 上に残
っている感光膜123 を除去した後、前記銅のバンプ部材
124 は、電気伝導性は優秀であるが、ＰＣＢ基板（図示
されず）に実装するとき接着性が不良になるため、図１
（Ｆ）に示したように、銅のバンプ部材124 の表面にニ
ッケルNi125aを5 〜30μm 程度、更にその上に金Au125b
を5 μm 以下の厚さに鍍金する。
【００２１】このように、バンプ部材124 でなる、ＢＧ
Ａ半導体パッケージの外部端子を形成した後、該外部端
子の形成された基板1 の対向側にダイパドル3 を載置
し、該ダイパドル3 上に接着剤5 により、半導体チップ
4 を付着するダイボンディング行なる。その後、該半導
体チップ4 及び基板1 に予め埋設された内部リード2 上
のボンディングフィンガ2aを金属ワイヤー6 により連結
するワイヤーボンディング工程を行なって、半導体チッ
プ4 と外部端子8 と、を電気的に連結し、金属ワイヤー
6 及び半導体チップ４を包含した部位をエポキシ樹脂に
よりモールディングしてＢＧＡ半導体パッケージの製造
工程を終了する。
【００２２】そして、本発明の第2 実施形態によるＢＧ
Ａ半導体パッケージの外部端子の形成工程においては、
図２（Ａ）〜（Ｆ）に示したように、先ず、内部リード
2 が埋設された基板1 上に通常の印刷基板の回路形成工
程を施して銅アイランド222を形成し、前記基板1 上面
に感光膜223 を形成した後、銅アイランド222 の形成さ
れた部分の感光膜223 を光食刻工程を施して除去し、銅
アイランド222 の上面を露出させる。次いで、前記露出
された銅アイランド222 上にソルダーを鍍金してバンプ
部材224 を形成し、基板1 上に残っている全ての感光膜
223 を除去した後、ソルダーバンプ部材224 をリフロー
してバンプ部材224 を滑らかな球状にさせる。
【００２３】このとき、前記基板1 はリフロー温度に影
響を受けないように溶融温度が300℃以上のＰＣＢ又は
セラミック材質を用いることが望ましい。且つ、前記ソ
ルダーバンプ部材124 は実装するとき、実装温度により
溶融して、バンプの高さが低くなり、外部端子間のブリ
ッジが発生する現象を防止するため、ソルダーペースト
（Sn／Pbの比は63／37）よりも溶融点の高い錫（Sn）／
鉛（Pb）の比率が90：10〜80：20の高融点ソルダーを用
いることが望ましい。
【００２４】
【発明の効果】以上、説明したように、請求項１に係る
発明のＢＧＡ半導体パッケージの外部端子の形成方法に
おいては、ボールをマウンティングする工程を省いて、
銅等からなるアイランド表面に導電性のバンプを形成す
るようになっているため、従来の連結不良による製品の
不良発生率を解決し、生産性の向上及び原価を低減し得
るという効果がある。
【００２５】請求項２に係る発明によれば、バンプ部材
を、無電解鍍金法を施して容易に形成できる。請求項３
に係る発明によれば、前記アイランドを、銅を用いるこ
とによって電気伝導性が優秀になる。請求項４に係る発
明によれば、バンプ部材の高さ並びに直径を特定するこ
とにより、バンプ部材間で発生するブリッジ現象を防止
でき、多ピン構造のＢＧＡ半導体パッケージに有効に適
用できる。
【００２６】請求項５に係る発明によれば、バンプ部材
を、銅を用いて電気伝導性の高い外部端子を形成するこ
とができる。請求項６に係る発明によれば、ＰＣＢ基板
に実装するときの接着性の不良を防止できる。請求項７
に係る発明によれば、請求項６に係る発明を適用するに
当たり、ニッケル及び金を、鍍金により容易にして形成
することができる。
【００２７】請求項８に係る発明によれば、バンプ部材
は、ソルダーを用いて容易に形成できる。請求項９に係
る発明によれば、バンプ部材を滑らかな球状に形成でき
る。請求項１０に係る発明によれば、基板はリフロー温
度に影響を受けることがない。
【００２８】請求項１１に係る発明によれば、バンプ部
材を実装するとき、実装温度により溶融して、バンプの
高さが低くなり、外部端子間のブリッジが発生する現象
を防止でき、多ピン構造のＢＧＡ半導体パッケージに有
効に適用できる。
【図面の簡単な説明】
【図1 】 （Ａ）〜（Ｆ）、本発明に係る半導体ＢＧＡ
パッケージの外部端子の製造方法の第1 実施形態を示し
た工程図である。
【図2 】 （Ａ）〜（Ｆ）、本発明に係る半導体ＢＧＡ
パッケージ用の外部基端子の製造方法の第2 実施形態を
示した工程図である。
【図3 】 従来ＢＧＡパッケージの構成を示した断面図
である。
【符号の説明】
１：基板 １２１： 内部リード １２２：銅アイランド １２３：感光膜 １２４：バンプ部材 １２５ａ：ニッケル １２５ｂ：金
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジン スン キム 大韓民国、チューンチェオンブク−ド、チ ェオンジュ、サンダン−グ、サチュン−ド ン、231

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】基板（1 ）の上面に所定間隔を置いて導電
    性物質のアイランド（122 ）を複数個形成する工程と、 それらアイランド（122 ）を包含する前記基板上に感光
    膜（123 ）を形成する工程と、 前記アイランド（122 ）の表面を露出させる工程と、 前記露出されたアイランド（122 ）上に導電性物質のバ
    ンプ部材（124 ）を形成する工程と、 前記基板（1 ）上に残っている感光膜（123 ）を除去す
    る工程と、 を順次行なうことを特徴とするＢＧＡ半導体パッケージ
    の外部端子の製造方法。
  2. 【請求項２】前記バンプ部材（124 ）は、無電解鍍金法
    を施して形成することを特徴とする請求項1 記載のＢＧ
    Ａ半導体パッケージの外部端子の製造方法。
  3. 【請求項３】前記アイランド（122 ）は、銅を用いて形
    成することを特徴とする請求項1 記載のＢＧＡ半導体パ
    ッケージの外部端子の製造方法。
  4. 【請求項４】前記バンプ部材（124 ）の高さは100 〜70
    0 μm 、直径は 250〜700 μm であることを特徴とする
    請求項1 記載のＢＧＡ半導体パッケージの外部端子の製
    造方法。
  5. 【請求項５】前記バンプ部材（124 ）は、銅を用いて形
    成することを特徴とする請求項1 記載のＢＧＡ半導体パ
    ッケージの外部端子の製造方法。
  6. 【請求項６】前記バンプ部材（124 ）の表面にニッケル
    （125a）及び金（125b）を順次被覆する工程を追加して
    行なうことを特徴とする請求項1 及び5 記載のＢＧ半導
    体Ａパッケージの外部端子の製造方法。
  7. 【請求項７】前記ニッケル（125a）及び金（125b）は、
    鍍金して形成することを特徴とする請求項6 記載のＢＧ
    Ａ半導体パッケージの外部端子の製造方法。
  8. 【請求項８】前記バンプ部材（124 ）は、ソルダーを用
    いて形成することを特徴とする請求項1 記載のＢＧＡ半
    導体パッケージの外部端子の製造方法。
  9. 【請求項９】前記バンプ部材（124 ）を形成した後、リ
    フロー工程を追加して行なうことを特徴とする請求項8
    記載のＢＧＡ半導体パッケージの外部端子製造方法。
  10. 【請求項10】前記基板（1 ）は、溶融温度が300 ℃以上
    のＰＣＢ又はセラミックの基板であることを特徴とする
    請求項1 記載のＢＧＡ半導体パージの外部端子の製造方
    法。
  11. 【請求項11】前記バンプ部材（124 ）のSn／Pbの比率
    は、 90 ：10又は 80 ：20であることを特徴とする請求
    項8 記載のＢＧＡ半導体パケージ外部端子の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4428832B2 (ja) * 1999-08-27 2010-03-10 富士通株式会社 金属配線構造、半導体装置及び半導体装置の製造方法
SG99877A1 (en) * 2001-01-04 2003-11-27 Inst Materials Research & Eng Forming an electrical contact on an electronic component
JP2003264260A (ja) * 2002-03-08 2003-09-19 Toshiba Corp 半導体チップ搭載基板、半導体装置、半導体モジュール及び半導体装置実装基板
CN100474539C (zh) * 2002-03-12 2009-04-01 费查尔德半导体有限公司 晶片级涂覆的铜柱状凸起
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
JP3721175B2 (ja) * 2003-06-03 2005-11-30 沖電気工業株式会社 半導体装置の製造方法
CN100340962C (zh) * 2004-06-15 2007-10-03 日月光半导体制造股份有限公司 触摸传感封装构造
US7417220B2 (en) * 2004-09-09 2008-08-26 Toyoda Gosei Co., Ltd. Solid state device and light-emitting element
DE102008042107A1 (de) * 2008-09-15 2010-03-18 Robert Bosch Gmbh Elektronisches Bauteil sowie Verfahren zu seiner Herstellung
JP5642473B2 (ja) * 2010-09-22 2014-12-17 セイコーインスツル株式会社 Ｂｇａ半導体パッケージおよびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2721580B2 (ja) * 1990-05-17 1998-03-04 シャープ株式会社 半導体装置の製造方法
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
SG49779A1 (en) * 1993-11-26 1998-06-15 Delco Electronics Corp Method of forming solder bumps on an integrated circuit flip chip
US5508229A (en) * 1994-05-24 1996-04-16 National Semiconductor Corporation Method for forming solder bumps in semiconductor devices
US5466635A (en) * 1994-06-02 1995-11-14 Lsi Logic Corporation Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
JP3199963B2 (ja) * 1994-10-06 2001-08-20 株式会社東芝 半導体装置の製造方法
US5646068A (en) * 1995-02-03 1997-07-08 Texas Instruments Incorporated Solder bump transfer for microelectronics packaging and assembly
JPH08250827A (ja) * 1995-03-08 1996-09-27 Shinko Electric Ind Co Ltd 半導体装置用パッケージ及びその製造方法並びに半導体装置
US5639696A (en) * 1996-01-31 1997-06-17 Lsi Logic Corporation Microelectronic integrated circuit mounted on circuit board with solder column grid array interconnection, and method of fabricating the solder column grid array

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