JPH10135797A - コンパレータ - Google Patents
コンパレータInfo
- Publication number
- JPH10135797A JPH10135797A JP8282311A JP28231196A JPH10135797A JP H10135797 A JPH10135797 A JP H10135797A JP 8282311 A JP8282311 A JP 8282311A JP 28231196 A JP28231196 A JP 28231196A JP H10135797 A JPH10135797 A JP H10135797A
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Abstract
(57)【要約】
【課題】出力トランジスタの飽和を防止し高速なコンパ
レータを提供する。 【解決手段】出力回路３が、出力用のトランジスタＱ４
２とその負荷抵抗Ｒ４１とを含み、トランジスタＱ４２
の導通状態のコレクタエミッタ間電圧ＶＥＢが常時飽和
電圧を超えないように負荷抵抗Ｒ４１を流れる負荷電流
ＩＯＬを制御するカレントミラー回路４を備える。
レータを提供する。 【解決手段】出力回路３が、出力用のトランジスタＱ４
２とその負荷抵抗Ｒ４１とを含み、トランジスタＱ４２
の導通状態のコレクタエミッタ間電圧ＶＥＢが常時飽和
電圧を超えないように負荷抵抗Ｒ４１を流れる負荷電流
ＩＯＬを制御するカレントミラー回路４を備える。
Description
【０００１】
【発明の属する技術分野】本発明はコンパレータに関
し、特にバイポーラトランジスタで構成され高応答速度
のコンパレータに関する。
し、特にバイポーラトランジスタで構成され高応答速度
のコンパレータに関する。
【０００２】
【従来の技術】従来の一般的なこの種の高速動作コンパ
レータであり、広く用いられている米国のナショナルセ
ミコンダクタ社のＬＭ３１９Ｎを回路図で示す図３を参
照すると、この従来のコンパレータは、電源ＶＣ，ＶＳ
により動作し入力端子Ｔ１，Ｔ２の入力電圧ＶＩ１，Ｖ
Ｉ２を差動増幅し増幅信号Ｖ１，Ｖ２を出力する３段の
差動増幅器から成る増幅回路１と、増幅信号Ｖ１，Ｖ２
を電流信号ＩＯに変換する変換回路２と、電流信号ＩＯ
の供給に応答して出力信号ＶＯＬを出力する出力回路３
とを備える。
レータであり、広く用いられている米国のナショナルセ
ミコンダクタ社のＬＭ３１９Ｎを回路図で示す図３を参
照すると、この従来のコンパレータは、電源ＶＣ，ＶＳ
により動作し入力端子Ｔ１，Ｔ２の入力電圧ＶＩ１，Ｖ
Ｉ２を差動増幅し増幅信号Ｖ１，Ｖ２を出力する３段の
差動増幅器から成る増幅回路１と、増幅信号Ｖ１，Ｖ２
を電流信号ＩＯに変換する変換回路２と、電流信号ＩＯ
の供給に応答して出力信号ＶＯＬを出力する出力回路３
とを備える。
【０００３】出力回路３は、コレクタにベースを接続し
コレクタに電流信号ＩＯの供給を受けるＮＰＮ型のトラ
ンジスタＱ３１と、エミッタがトランジスタＱ３１のエ
ミッタにコレクタが接地ＧＮＤにベースが出力端子Ｔ３
にそれぞれ接続したＰＮＰ型のトランジスタＱ３２と、
コレクタが電源ＶＣにベースに電流信号ＩＯの供給を受
けるＮＰＮ型のトランジスタＱ３３と、トランジスタＱ
３３のエミッタと接地ＧＮＤとの間に挿入され直列接続
された抵抗Ｒ３１，抵抗Ｒ３２と、コレクタが出力端子
Ｔ３にベースが抵抗Ｒ３１，抵抗Ｒ３２の直列接続点に
エミッタが接地ＧＮＤにそれぞれ接続したトランジスタ
Ｑ３４と、一端が電源ＶＣに他端が出力端子Ｔ３にそれ
ぞれ接続した抵抗Ｒ３３とを備える。
コレクタに電流信号ＩＯの供給を受けるＮＰＮ型のトラ
ンジスタＱ３１と、エミッタがトランジスタＱ３１のエ
ミッタにコレクタが接地ＧＮＤにベースが出力端子Ｔ３
にそれぞれ接続したＰＮＰ型のトランジスタＱ３２と、
コレクタが電源ＶＣにベースに電流信号ＩＯの供給を受
けるＮＰＮ型のトランジスタＱ３３と、トランジスタＱ
３３のエミッタと接地ＧＮＤとの間に挿入され直列接続
された抵抗Ｒ３１，抵抗Ｒ３２と、コレクタが出力端子
Ｔ３にベースが抵抗Ｒ３１，抵抗Ｒ３２の直列接続点に
エミッタが接地ＧＮＤにそれぞれ接続したトランジスタ
Ｑ３４と、一端が電源ＶＣに他端が出力端子Ｔ３にそれ
ぞれ接続した抵抗Ｒ３３とを備える。
【０００４】次に、図３を参照して、従来のコンパレー
タの動作について説明すると、まず、増幅回路１は、入
力端子Ｔ１，Ｔ２に供給を受けた入力電圧ＶＩ１，ＶＩ
２を３段の差動増幅回路で電圧増幅し、増幅信号Ｖ１，
Ｖ２を出力する。各段の差動増幅回路はそれぞれ定電流
源用のトランジスタＱ１１，Ｑ１２，Ｑ１３を備え、抵
抗Ｒ１１で電流値が設定されている。したがって、増幅
信号Ｖ１，Ｖ２の値はこの抵抗Ｒ１１に設定される。
タの動作について説明すると、まず、増幅回路１は、入
力端子Ｔ１，Ｔ２に供給を受けた入力電圧ＶＩ１，ＶＩ
２を３段の差動増幅回路で電圧増幅し、増幅信号Ｖ１，
Ｖ２を出力する。各段の差動増幅回路はそれぞれ定電流
源用のトランジスタＱ１１，Ｑ１２，Ｑ１３を備え、抵
抗Ｒ１１で電流値が設定されている。したがって、増幅
信号Ｖ１，Ｖ２の値はこの抵抗Ｒ１１に設定される。
【０００５】変換回路２は、増幅信号Ｖ１，Ｖ２の供給
に応答して対応する電流信号ＩＯに変換し、出力回路３
に供給する。この電流信号ＩＯの値は増幅信号Ｖ１，Ｖ
２に依存するので、結局増幅回路１の抵抗Ｒ１１により
設定されることになる。
に応答して対応する電流信号ＩＯに変換し、出力回路３
に供給する。この電流信号ＩＯの値は増幅信号Ｖ１，Ｖ
２に依存するので、結局増幅回路１の抵抗Ｒ１１により
設定されることになる。
【０００６】出力回路３は、電流信号ＩＯの供給に応答
してトランジスタＱ３３，抵抗Ｒ３１を経由して出力ト
ランジスタＱ３４を駆動する。トランジスタＱ３４が導
通したときの出力端子Ｔ３の電圧ＶＯＬは、トランジス
タＱ３３，Ｑ３４の各々のベースエミッタ間電圧ＶＢＥ
と抵抗Ｒ３１の電流Ｉｂによる電圧降下分からトランジ
スタＱ３１，Ｑ３２の各々のベースエミッタ間電圧ＶＢ
Ｅを引いた値になるので、次式のようになる。 ＶＯＬ＝（ＶＢＥＱ３３＋ＶＢＥＱ３４＋ＩｂＲ３１）（ＶＢＥＱ３１＋ＶＢＥ Ｑ３２）・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（１） ≒Ｉｂ×Ｒ３１ このため、電流Ｉｂと抵抗Ｒ３１の値を調整して、出力
トランジスタＱ３４が飽和しないようにすることで、応
答を速くしている。
してトランジスタＱ３３，抵抗Ｒ３１を経由して出力ト
ランジスタＱ３４を駆動する。トランジスタＱ３４が導
通したときの出力端子Ｔ３の電圧ＶＯＬは、トランジス
タＱ３３，Ｑ３４の各々のベースエミッタ間電圧ＶＢＥ
と抵抗Ｒ３１の電流Ｉｂによる電圧降下分からトランジ
スタＱ３１，Ｑ３２の各々のベースエミッタ間電圧ＶＢ
Ｅを引いた値になるので、次式のようになる。 ＶＯＬ＝（ＶＢＥＱ３３＋ＶＢＥＱ３４＋ＩｂＲ３１）（ＶＢＥＱ３１＋ＶＢＥ Ｑ３２）・・・・・・・・・・・・・・・・・・・・・・・・・・・・・（１） ≒Ｉｂ×Ｒ３１ このため、電流Ｉｂと抵抗Ｒ３１の値を調整して、出力
トランジスタＱ３４が飽和しないようにすることで、応
答を速くしている。
【０００７】出力回路３の出力特性を示す図４を参照す
ると、この従来のコンパレータは、実際には下記の理由
で低レベル入力の時に出力トランジスタＱ３４が飽和し
ているため、ある程度の入力レベルに達するまでは非動
作状態であり、したがって、入力信号｜Ｖ１−Ｖ２｜が
変化し上記非動作レベルを超えて出力が変化開始するま
での遅延時間Ｔｐｄが存在する。この例では遅延時間Ｔ
ｐｄが約５０ｎｓである。
ると、この従来のコンパレータは、実際には下記の理由
で低レベル入力の時に出力トランジスタＱ３４が飽和し
ているため、ある程度の入力レベルに達するまでは非動
作状態であり、したがって、入力信号｜Ｖ１−Ｖ２｜が
変化し上記非動作レベルを超えて出力が変化開始するま
での遅延時間Ｔｐｄが存在する。この例では遅延時間Ｔ
ｐｄが約５０ｎｓである。
【０００８】低レベル出力の時に出力トランジスタＱ３
４が飽和する理由は、（１）式ではトランジスタＱ３１
〜Ｑ３４の各々のベースエミッタ間電圧ＶＢＥは同一と
して計算したが、ＮＰＮ，ＰＮＰ各トランジスタの各ベ
ースエミッタ間電圧ＶＢＥは同一ではなくまた相互間の
関係もないため出力信号ＶＯＬのばらつきが大きく設定
も難しいので軽度の飽和状態に設定することと、出力信
号ＶＯＬが安定して設定値になるように、変換回路２の
出力節点Ｎ１にトランジスタＱ３１，Ｑ３２により帰還
をかけているので、位相の遅れによる発振が生じ易いこ
ととから、この発振を抑圧するため軽度の飽和状態に設
定するからである。
４が飽和する理由は、（１）式ではトランジスタＱ３１
〜Ｑ３４の各々のベースエミッタ間電圧ＶＢＥは同一と
して計算したが、ＮＰＮ，ＰＮＰ各トランジスタの各ベ
ースエミッタ間電圧ＶＢＥは同一ではなくまた相互間の
関係もないため出力信号ＶＯＬのばらつきが大きく設定
も難しいので軽度の飽和状態に設定することと、出力信
号ＶＯＬが安定して設定値になるように、変換回路２の
出力節点Ｎ１にトランジスタＱ３１，Ｑ３２により帰還
をかけているので、位相の遅れによる発振が生じ易いこ
ととから、この発振を抑圧するため軽度の飽和状態に設
定するからである。
【０００９】
【発明が解決しようとする課題】上述した従来のコンパ
レータは、出力回路の各トランジスタのベースエミッタ
間電圧が同一ではなくまた相互間の関係もないので出力
電圧の設定が困難であることと、出力電圧の安定な設定
のため帰還をかけているので発振防止のためとにより、
出力トランジスタの動作状態を軽度の飽和状態に設定し
ているので、低レベル出力の時に入力の変化から出力の
変化開始までの遅延が生じ、高速化の阻害要因となると
いう欠点があった。
レータは、出力回路の各トランジスタのベースエミッタ
間電圧が同一ではなくまた相互間の関係もないので出力
電圧の設定が困難であることと、出力電圧の安定な設定
のため帰還をかけているので発振防止のためとにより、
出力トランジスタの動作状態を軽度の飽和状態に設定し
ているので、低レベル出力の時に入力の変化から出力の
変化開始までの遅延が生じ、高速化の阻害要因となると
いう欠点があった。
【００１０】本発明の目的は、上記欠点を解消し、高速
なコンパレータを提供することにある。
なコンパレータを提供することにある。
【００１１】
【課題を解決するための手段】本発明のコンパレータ
は、少なくとも１段の差動増幅器を備え第１，第２の入
力信号を差動増幅しそれぞれ対応する第１，第２の電圧
信号を出力する増幅回路と、前記第１，第２の電圧信号
の相互間の所定の差に応答して電流信号を出力する変換
回路と、前記電流信号の供給に応答して出力電圧信号を
出力する出力回路とを含むコンパレータにおいて、前記
出力回路が、出力用のトランジスタとその負荷抵抗とを
含みこのトランジスタの導通状態のコレクタエミッタ間
電圧が常時前記トランジスタの飽和電圧を超えないよう
に前記負荷抵抗を流れる負荷電流を一定値に制御する電
流制御出力手段を備えて構成されている。
は、少なくとも１段の差動増幅器を備え第１，第２の入
力信号を差動増幅しそれぞれ対応する第１，第２の電圧
信号を出力する増幅回路と、前記第１，第２の電圧信号
の相互間の所定の差に応答して電流信号を出力する変換
回路と、前記電流信号の供給に応答して出力電圧信号を
出力する出力回路とを含むコンパレータにおいて、前記
出力回路が、出力用のトランジスタとその負荷抵抗とを
含みこのトランジスタの導通状態のコレクタエミッタ間
電圧が常時前記トランジスタの飽和電圧を超えないよう
に前記負荷抵抗を流れる負荷電流を一定値に制御する電
流制御出力手段を備えて構成されている。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態を図３
と共通の構成要素には共通の文字／数字を用いて回路図
で示す図１を参照すると、この図に示す本実施の形態の
コンパレータは、従来と共通の増幅回路１と変換回路２
とに加えて、従来の出力回路３の代りにアノードが変換
回路２の出力節点Ｎ１に接続したダイオードＤ４１と、
一端が電源ＶＣに接続した負荷用の抵抗Ｒ４１と、出力
段にカレントミラー回路４１を有する出力回路４を備え
る。
と共通の構成要素には共通の文字／数字を用いて回路図
で示す図１を参照すると、この図に示す本実施の形態の
コンパレータは、従来と共通の増幅回路１と変換回路２
とに加えて、従来の出力回路３の代りにアノードが変換
回路２の出力節点Ｎ１に接続したダイオードＤ４１と、
一端が電源ＶＣに接続した負荷用の抵抗Ｒ４１と、出力
段にカレントミラー回路４１を有する出力回路４を備え
る。
【００１３】カレントミラー回路４１は、ベースとコレ
クタとを共通接続しこの共通接続点をダイオードＤ４１
のカソードにエミッタを接地ＧＮＤにそれぞれ接続した
ＮＰＮ型のトランジスタＱ４１と、ベースをトランジス
タＱ４１のベースコレクタ共通接続点にエミッタを接地
ＧＮＤにコレクタを出力端子Ｔ３及び負荷用の抵抗Ｒ４
１の他端にそれぞれ接続したＮＰＮ型のトランジスタＱ
４２とを備える。
クタとを共通接続しこの共通接続点をダイオードＤ４１
のカソードにエミッタを接地ＧＮＤにそれぞれ接続した
ＮＰＮ型のトランジスタＱ４１と、ベースをトランジス
タＱ４１のベースコレクタ共通接続点にエミッタを接地
ＧＮＤにコレクタを出力端子Ｔ３及び負荷用の抵抗Ｒ４
１の他端にそれぞれ接続したＮＰＮ型のトランジスタＱ
４２とを備える。
【００１４】次に、図１を参照して本実施の形態の動作
について従来との相違点を重点的に説明すると、変換回
路２から出力した電流信号ＩＯをダイオードＤ４１を経
由してカレントミラー回路４１のトランジスタＱ４１に
供給し、カレントミラー動作によりトランジスタＱ４２
のコレクタに電流信号ＩＯと同一の電流出力ＩＯＬを生
成する。抵抗Ｒ４１はこの電流ＩＯＬを電圧信号である
出力信号ＶＯＬに変換する。
について従来との相違点を重点的に説明すると、変換回
路２から出力した電流信号ＩＯをダイオードＤ４１を経
由してカレントミラー回路４１のトランジスタＱ４１に
供給し、カレントミラー動作によりトランジスタＱ４２
のコレクタに電流信号ＩＯと同一の電流出力ＩＯＬを生
成する。抵抗Ｒ４１はこの電流ＩＯＬを電圧信号である
出力信号ＶＯＬに変換する。
【００１５】このときの出力信号ＶＯＬは、電源電圧Ｖ
Ｃと電流ＩＯＬによる抵抗Ｒ４１の電圧降下分の差とし
て次式で表される。 ＶＯＬ＝ＶＣ−Ｒ４１×ＩＯＬ 故に、抵抗Ｒ４１と出力の電流信号ＩＯＬとを適正に設
定することにより、コンパレータの出力トランジスタＱ
４２を常時非飽和状態にするように容易に設定できる。
具体的には、以下のように、増幅回路１の電流設定用の
抵抗Ｒ１１を調整すればよい。
Ｃと電流ＩＯＬによる抵抗Ｒ４１の電圧降下分の差とし
て次式で表される。 ＶＯＬ＝ＶＣ−Ｒ４１×ＩＯＬ 故に、抵抗Ｒ４１と出力の電流信号ＩＯＬとを適正に設
定することにより、コンパレータの出力トランジスタＱ
４２を常時非飽和状態にするように容易に設定できる。
具体的には、以下のように、増幅回路１の電流設定用の
抵抗Ｒ１１を調整すればよい。
【００１６】本実施の形態の回路の出力特性を示す図２
を参照すると、コンパレータ動作の遅延時間Ｔｐｄはト
ランジスタＱ４１が常時非飽和状態であることにより極
めて小さく、一例としてシミュレーションにより従来と
同一のトランジスタを出力トランジスタとして用いた場
合１０ｎｓと従来の１／５程度にまで低減できることが
確認できており、したがって、コンパレータの応答動作
を高速化できる。
を参照すると、コンパレータ動作の遅延時間Ｔｐｄはト
ランジスタＱ４１が常時非飽和状態であることにより極
めて小さく、一例としてシミュレーションにより従来と
同一のトランジスタを出力トランジスタとして用いた場
合１０ｎｓと従来の１／５程度にまで低減できることが
確認できており、したがって、コンパレータの応答動作
を高速化できる。
【００１７】この場合、従来の技術で説明したように、
増幅回路１の各差動増幅器の定電流源用トランジスタＱ
１１〜Ｑ１３の各電流値制御用の抵抗Ｒ１１により電流
信号ＩＯの値、すなわち出力電流信号ＩＯＬの値が設定
される。したがって、出力回路の負荷抵抗Ｒ４１と抵抗
Ｒ１１との相関が取れていれば、すなわち、形成プロセ
スや構造，材料が同一であり温度特性等が同一であれば
プロセスのばらつきや温度等の環境変化に対しても出力
電圧ＶＯＬのばらつきを小さくできるので、上記した出
力トランジスタＱ４１の非飽和状態の出力信号ＶＯＬの
電圧値の設定は容易にできる。
増幅回路１の各差動増幅器の定電流源用トランジスタＱ
１１〜Ｑ１３の各電流値制御用の抵抗Ｒ１１により電流
信号ＩＯの値、すなわち出力電流信号ＩＯＬの値が設定
される。したがって、出力回路の負荷抵抗Ｒ４１と抵抗
Ｒ１１との相関が取れていれば、すなわち、形成プロセ
スや構造，材料が同一であり温度特性等が同一であれば
プロセスのばらつきや温度等の環境変化に対しても出力
電圧ＶＯＬのばらつきを小さくできるので、上記した出
力トランジスタＱ４１の非飽和状態の出力信号ＶＯＬの
電圧値の設定は容易にできる。
【００１８】
【発明の効果】以上説明したように、本発明のコンパレ
ータは、出力回路が、出力用のトランジスタの導通状態
のコレクタエミッタ間電圧が常時飽和電圧を超えないよ
うに負荷抵抗を流れる負荷電流を一定値に制御する電流
制御出力手段を備えることにより、出力電流と負荷抵抗
との関係を出力用トランジスタが飽和しないように容易
に設定できるので、この出力トランジスタの飽和に起因
する出力遅延要因を除去でき、高速化できるという効果
がある。
ータは、出力回路が、出力用のトランジスタの導通状態
のコレクタエミッタ間電圧が常時飽和電圧を超えないよ
うに負荷抵抗を流れる負荷電流を一定値に制御する電流
制御出力手段を備えることにより、出力電流と負荷抵抗
との関係を出力用トランジスタが飽和しないように容易
に設定できるので、この出力トランジスタの飽和に起因
する出力遅延要因を除去でき、高速化できるという効果
がある。
【図１】本発明のコンパレータの一実施の形態を示す回
路図である。
路図である。
【図２】本実施の形態のコンパレータにおける動作の一
例を示す入出力特性図である。
例を示す入出力特性図である。
【図３】従来のコンパレータの一例を示す回路図であ
る。
る。
【図４】従来のコンパレータにおける動作の一例を示す
入出力特性図である。
入出力特性図である。
１ 増幅回路 ２ 変換回路 ３，４ 出力回路 ４１ カレントミラー回路 Ｑ３１〜Ｑ３４，Ｑ４１，Ｑ４２ トランジスタ Ｒ１１，Ｒ３１〜Ｒ３３，Ｒ４１ 抵抗
Claims (3)
- 【請求項１】 少なくとも１段の差動増幅器を備え第
１，第２の入力信号を差動増幅しそれぞれ対応する第
１，第２の電圧信号を出力する増幅回路と、前記第１，
第２の電圧信号の相互間の所定の差に応答して電流信号
を出力する変換回路と、前記電流信号の供給に応答して
出力電圧信号を出力する出力回路とを含むコンパレータ
において、 前記出力回路が、出力用のトランジスタとその負荷抵抗
とを含みこのトランジスタの導通状態のコレクタエミッ
タ間電圧が常時前記トランジスタの飽和電圧を超えない
ように前記負荷抵抗を流れる負荷電流を一定値に制御す
る電流制御出力手段を備えることを特徴とするコンパレ
ータ。 - 【請求項２】 前記電流制御出力手段が、出力側に前記
トランジタを有し前記電流信号の供給に応答しこの電流
信号の電流値と同一または比例した前記負荷電流を供給
するカレントミラー回路を備えることを特徴とする請求
項１記載のコンパレータ。 - 【請求項３】 前記カレントミラー回路が、ベースとコ
レクタとを共通接続しこの共通接続点に前記電流信号の
供給を受けエミッタを接地に接続したＮＰＮ型の第１の
トランジスタと、 ベースを前記第１のトランジスタのベースコレクタ共通
接続点にエミッタを接地にコレクタを出力端子及び前記
負荷抵抗の他端にそれぞれ接続したＮＰＮ型の第２のト
ランジスタとを備え、 前記増幅回路が、前記負荷抵抗と同一材料及び同一プロ
セスで形成し前記差動増幅器の定電流源の電流値したが
って対応する前記電流信号の電流値を設定する電流設定
抵抗を備えることを特徴とする請求項１及び２記載のコ
ンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8282311A JPH10135797A (ja) | 1996-10-24 | 1996-10-24 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8282311A JPH10135797A (ja) | 1996-10-24 | 1996-10-24 | コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135797A true JPH10135797A (ja) | 1998-05-22 |
Family
ID=17650773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8282311A Pending JPH10135797A (ja) | 1996-10-24 | 1996-10-24 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135797A (ja) |
-
1996
- 1996-10-24 JP JP8282311A patent/JPH10135797A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000829 |