JPH10136050A - 電気通信装置 - Google Patents

電気通信装置

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JPH10136050A
JPH10136050A JP9254896A JP25489697A JPH10136050A JP H10136050 A JPH10136050 A JP H10136050A JP 9254896 A JP9254896 A JP 9254896A JP 25489697 A JP25489697 A JP 25489697A JP H10136050 A JPH10136050 A JP H10136050A
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    • H04W88/02—Terminal devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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  • Memory System Of A Hierarchy Structure (AREA)
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Abstract

(57)【要約】 【課題】 電気通信装置の電力消費を低減すると同時
に、プロセッサのデータメモリアクセス時間を低減する
こと。 【解決手段】 電気通信装置は、少なくとも１つの、デ
ータ処理用のプロセッサを有しており、プロセッサに、
少なくとも１つのデータメモリが配属されており、デー
タメモリは、バス系のデータ及びアドレス線を介してプ
ロセッサに接続されている。第１のアドレスカウンタ
は、データメモリに配属されており、第１のアドレスカ
ウンタは、アドレスをデータメモリに供給するのに使用
され、第１のアドレスカウンタによって形成されたアド
レスがプロセッサによって並行して形成されたアドレス
と異なる場合、プロセッサによって形成されたアドレス
をバス系を介して第１アドレスカウンタに伝送すること
によって、第１のアドレスカウンタの初期化を行う手段
が設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくとも１つ
の、データ処理用のプロセッサを有しており、該プロセ
ッサに、少なくとも１つのデータメモリが配属されてお
り、該データメモリは、バス系のデータ及びアドレス線
を介してプロセッサに接続されている電気通信装置、殊
に、モービル無線局に関する。
【０００２】
【従来の技術】プロセッサ制御型電気通信装置では、プ
ロセッサ及びデータメモリは、系の形態に応じて所定数
のデータ線とアドレス線を有するバス系によって相互に
接続されている。バス系は、制御線を有しており、この
制御線を介して、プロセッサとデータメモリとの間で制
御信号が交換される。例えば、マイクロプロセッサ又は
信号プロセッサが、ここでのプロセッサとして使用され
る。使用されるデータメモリの例は、ＲＡＭ，ＲＯＭ，
ＥＰＲＯＭ及びフラッシュＥＰＲＯＭである。１プロセ
ッサは、このプロセッサがアクセスする種々のデータメ
モリに配属することができる。データメモリのデータを
ロードするためには、それぞれのプロセッサは、アドレ
スをバス系のアドレス線に供給して、そのアドレスをデ
ータメモリに伝送する。それから、データメモリは、バ
ス系のデータ線を介して、関連のデータをプロセッサに
伝送する。バス系のデータ線を介して、多くの応用の際
に無視できない電力消費を被ってアドレス指定が行われ
る。特に、電力源としてバッテリ又は蓄電池を使用する
通信装置での電力消費は、臨界的な大きさである（例え
ば、モービル局の場合）。更に、データバスアドレス線
を介してのアドレス指定により、プロセッサのデータメ
モリアクセス時間がかなり小さくなってしまい、その結
果、プロセッサによってプログラムを実行することがで
きる速度が、相応に制限される。
【０００３】
【発明が解決しようとする課題】本発明の課題は、冒頭
に記載した電気通信装置の電力消費を低減すると同時
に、プロセッサのデータメモリアクセス時間を低減する
ことにある。
【０００４】
【課題を解決するための手段】この課題は、本発明によ
ると、第１のアドレスカウンタは、データメモリに配属
されており、前記第１のアドレスカウンタは、アドレス
をデータメモリに供給するのに使用され、前記第１のア
ドレスカウンタによって形成されたアドレスが前記プロ
セッサによって並行して形成されたアドレスと異なる場
合、プロセッサによって形成されたアドレスをバス系を
介して第１アドレスカウンタに伝送することによって、
前記第１のアドレスカウンタの初期化を行う手段が設け
られていることにより解決される。
【０００５】
【発明の実施の形態】第１アドレスカウンタによって、
データメモリをアドレス指定するのに必要なアドレスが
形成される。第１アドレスカウンタのカウントと、従っ
て、それにより形成されるアドレスとは、プロセッサに
よって形成されるアドレスに適合される。この適合は、
アドレスカウンタの初期化と、続いてこのカウントを変
えることによって行われる。アドレスカウンタを初期化
する必要があるのは、プロセッサによって形成された順
次連続する２つのアドレス間に差があって、この差が、
第１カウンタの増分又は減分ステップを超過した場合、
即ち、アドレスジャンプがある場合である。そのような
アドレスジャンプを行わずにプロセッサによって別のア
ドレスに変える場合（通常、実行されるプログラムの大
部分の場合である）、このアドレスは、第１アドレスカ
ウンタのカウントを単に適合することによって変えられ
る。この適合は、単一制御線を介してプロセッサアドレ
スロジックの制御信号を第１アドレスカウンタに伝送す
ることによって行われる。バス系のアドレス線を介して
のアドレス指定は、第１のアドレスカウンタが初期化さ
れる場合に限ってしか必要でないので、通信装置の電力
消費を減らすことができる。と言うのは、並列アドレス
線を介してのアドレス指定は、制御信号を第１アドレス
カウンタに伝送して、この第１アドレスカウンタを増減
することによって置き換えることができ、又、バス系の
アドレス線を用いずに、第１アドレスカウンタによって
生じたアドレスを供給することによって置き換えること
ができる（電力コストは少ない）。更に、データメモリ
へのアクセス時間を減らすことができる。と言うのは、
第１アドレスカウンタのカウントを変えることによって
新たなアドレスを形成すること、及び、第１アドレスカ
ウンタによって、そのようにして形成されたアドレスに
よってデータメモリをアドレス指定することは、通信装
置のバス系のアドレス線を介しての通常のアドレス指定
よりも少ない時間しか必要としないからである。そのよ
うにして大きくなった処理速度は、プロセッサ内に設け
られたキャッシュメモリによって更に大きくすることが
できる。
【０００６】有利な実施例では、プロセッサには、第２
のアドレスカウンタが配属されており、前記初期化を行
う手段は、第１及び第２アドレスカウンタのカウントの
並列初期化及び並列変化のために設けられている。
【０００７】第２のアドレスカウンタにより、プロセッ
サは、第１アドレスカウンタのカウントをシミュレート
することができるのに利用できる手段を有することがで
きる。バス系のアドレス線を介して、第１アドレスカウ
ンタにアドレスを伝送する必要があるかどうかについて
は、プロセッサ内の第２のアドレスカウンタを評価する
ことによって確認することができ、このようにして、回
路を小さくしてコストを少なくすることができるように
なる。
【０００８】殊に、比較器ユニットが設けられており、
該比較器ユニットは、プロセッサによって形成されたア
ドレスを第２のアドレスカウンタのカウントと比較する
ために使用され、且つ、２つの比較値間に差がある場
合、前記プロセッサによって形成されたそれぞれのアド
レスが前記第２のアドレスカウンタにロードされ、バス
系を介して第１のアドレスカウンタにロードされる。比
較器ユニットによって、比較と機能制御が行われ、又
は、アドレスが第１アドレスカウンタに伝送される。デ
ータメモリのアドレス指定を一層早く実行することがで
きる。この実施例を実施するのに必要なハードウェアの
コストは小さい。
【０００９】アドレスデータを、バス系を介して第１ア
ドレスカウンタに直列に伝送することによって、アドレ
ス線を有効に利用することができるようになる。しか
し、この利点の代わりに、バス系を介してアドレスを伝
送するのに一層長い時間が掛かる。
【００１０】有利には、一方では、データメモリ及び第
１のアドレスカウンタは、及び／又は、他方では、プロ
セッサ、第２のアドレスカウンタ及び比較器ユニット
は、１コモンチップ上に配設されており、その結果、本
発明の電気通信装置の構成は、コスト上有利に、且つ、
大量生産する場合には、可能な個別構成部品を極めて少
なくすることができる。
【００１１】本発明の別の実施例では、バス系のアドレ
ス線の数は、アドレス毎のアドレスビット数よりも小さ
く、アドレスの、所定数の最上位アドレスビットだけが
第１のカウンタに伝送され、その結果、前記第１のアド
レスカウンタのカウントは、伝送されなかった最下位ビ
ットを再構成するプロセッサのプロセッサロジックによ
って形成された制御信号を介して変えられる。バス系を
コスト上一層有効に実施して、電気通信装置の電力消費
量を低減するのに必要なアドレス線の数は少なくするこ
とができるが、同じアドレス長を処理する通常の装置に
比較して、アクセス時間は急速に増大する。しかし、ア
ドレス線によって第１アドレスカウンタに、従って、デ
ータメモリに伝送されないアドレスビットを、単一の別
個の制御線を介して伝送される制御信号を介して第１カ
ウンタのカウントを変えることによって再構成すること
によって、高速にすることができ、且つ、小さな制御回
路しか必要ないようにすることができる。
【００１２】本発明は、また、バス系を介してデータメ
モリに接続されているプロセッサを用いてデータメモリ
をアドレス指定する方法にも関する。この方法による
と、データメモリに配属されたアドレスカウンタによっ
て、アドレスが、データメモリに供給され、アドレスカ
ウンタによって形成された現在のアドレスが、プロセッ
サによって並行して形成されたアドレスと異なっている
場合には、アドレスカウンタは、プロセッサによって形
成された現在のアドレスが、バス系を介してアドレスカ
ウンタに伝送されるように初期化される。
【００１３】
【実施例】以下、図示の実施例を用いて、本発明につい
て詳細に説明する。
【００１４】図示の通信装置１は、ここでは、モービル
無線局として構成されている。このモービル無線局は、
受信アンテナ３が接続されている受信機２を有してい
る。受信機２は、例えば、マイクロプロセッサ又は信号
プロセッサとして構成することができるプロセッサ４と
通信する。このプロセッサ４は、受信機２によって受信
された受信信号を処理するために使用され、受信機２に
よって伝送された信号を伝送する。このプロセッサは、
通信装置１の機能を制御する中央コントローラを示し、
且つ、機能ブロック６に接続されたプロセッサ４の別の
ユニットと通信するキャッシュメモリ５を有している。
キャッシュメモリ５は、バッファメモリとして使用さ
れ、通常のやり方で、プロセッサ４の制御機能と信号／
データ処理を加速する。プログラム／キャッシュメモリ
によって、外部データメモリ９に再度アクセスする必要
なしに、内部キャッシュメモリに戻ることができるよう
になる。
【００１５】通信装置１は、データバス７とアドレスバ
ス８とによって形成されたバス系を有している。データ
バス７とアドレスバス８は、明瞭にするために、太線で
示されている。バス系は、更に、制御バス（図示してい
ない）を有しており、この制御バスの制御線を介して、
プロセッサ４は、制御信号を通信装置の他の構成素子と
交換する。
【００１６】通信装置１は、プログラム実行に必要なデ
ータを記憶するために、既述のデータメモリ９を有して
いる。データを読み込むためには、データメモリ９は、
プロセッサ４によってアドレス指定され、この点につい
て、以下更に説明する。モービル無線局として構成され
ている通信装置１は、複数のプロセッサを有しており、
この場合には、マイクロプロセッサと信号プロセッサで
ある。更に、通信装置１は、ここでは、複数のデータメ
モリ（ＲＡＭメモリ、ＥＰＲＯＭメモリ、及びフラッシ
ュＥＰＲＯＭメモリ）を有している。しかし、本発明の
方式を示すために、単一のプロセッサ４と単一のデータ
メモリ９に言及すれば十分である。データメモリ９に
は、第１のアドレスカウンタ１０が配属されており、第
１のアドレスカウンタ１０のカウントは、データメモリ
９へのアドレスとして供給される。プロセッサ４には、
第２のアドレスカウンタ１１と比較器ユニット１２が配
属されており、第２のアドレスカウンタ１１と比較器ユ
ニット１２には、プロセッサ４によって、アドレスが並
列に供給される。比較器ユニット１２は、プロセッサに
よって形成されたアドレスをアドレスカウンタ１１のそ
れぞれのカウントと比較する。アドレスカウンタ１１の
カウントが、プロセッサ４によって形成されたアドレス
と正確に一致していない場合には、比較器ユニット１２
によって、制御信号が、第２アドレスカウンタ１１と第
１アドレスカウンタ１０の両者に供給され、この制御信
号によって、プロセッサによって形成されたアドレス
を、２つのアドレスカウンタ１０及び１１にロードする
ことができる（アドレスカウンタ１０と１１の初期
化）。その際、プロセッサ４によって形成されたアドレ
スは、直接、即ち、通信装置１のバス系を使わずに、ア
ドレスカウンタ１１にロードされ、アドレスカウンタ１
１のそれぞれのカウントに変換される。このアドレス
は、アドレスバス８を介してアドレスカウンタ１０にロ
ードされる。このために、アドレスカウンタ１１の出力
側は、この場合には、アドレスバス８に接続され、アド
レスカウンタ１０の入力側は、アドレスバス８に接続さ
れている。
【００１７】比較器ユニット１２によって、プロセッサ
４によって形成されたアドレスがアドレスカウンタ１１
のカウントに一致することが確認された場合にはいつ
も、この比較器ユニットによっては、アドレスカウンタ
１０と１１の初期化も、上述のアドレスバスを介しての
アドレスの伝送も行われない。これは、常に、プロセッ
サによって連続して形成された２つのアドレスが、アド
レスのジャンプを意味しない、即ち、各対のアドレスの
新たなアドレスが、古いアドレスの単純な増減の結果で
ある場合である。実質的に、プログラム実行でのプログ
ラムジャンプよりも一層頻繁に生じるような場合には、
アドレスカウンタ１０によって、プロセッサ４によるア
ドレスの形成がシミュレートされ、即ち、アドレスカウ
ンタ１０のカウントが、プロセッサ４によって形成され
たアドレスを正確に示すようになる。アドレスカウンタ
１１に対しても同様に行われる。このために、アドレス
カウンタ１０及び１１には、制御線１３を介して制御信
号が、アドレスがプロセッサ４によって形成される毎に
供給され、この制御信号によって、アドレスカウンタ１
０と１１が増減される。制御線１３を介してアドレスカ
ウンタ１０と１１に供給される制御信号は、それと同時
に、データメモリ９に供給され、その結果、アドレスカ
ウンタ１０によって形成されたアドレスに属するデータ
語が読み出され、このデータ語は、データバス７を介し
てプロセッサ４に伝送され、このプロセッサ４は、更
に、伝送されたデータ語を処理する。
【００１８】本発明によると、電力消費がデータメモリ
９のアドレス指定によって決定される通信装置１の電力
消費を減らすことができる。と言うのは、データメモリ
９は、アドレスカウンタ１０と１１が初期化される場合
に限って、アドレスバス８を介してアドレス指定される
にすぎないからである。データメモリ９の別のアドレス
指定のために、アドレスバスは使用されず、アドレス線
は非作動状態のままであり、電力を節約することができ
る。同様に、データメモリ９へのアクセス時間が減らさ
れる。と言うのは、アドレスバス８を用いずに、アドレ
ス指定を行う場合に、アドレスバス８によるアドレスの
伝送を制御するために、通常のアドレス制御手段をなく
すことができるからである。
【００１９】本発明の別の実施例によると、アドレスバ
ス８のアドレス線の数を減らすことができる。その際、
アドレス線の数は、アドレス語当たりのアドレスビット
の数よりも小さい。アドレスカウンタ１０及び１１が初
期化される場合、所定数の最上位アドレスビットがアド
レスバス８を介して伝送される。そのアドレスを用いて
アドレスカウンタ１０及び１１が初期化されるべきアド
レスの最下位の、伝送されないアドレスビットを再構成
するために、プロセッサ４によって形成された制御信号
が、制御線１３を介してアドレスカウンタ１０及び１１
に伝送されて、この制御信号により、アドレスカウンタ
１０及び１１が初期化されるべき所望のアドレスに応じ
て増減ステップが行われる。その際、使用される制御信
号は、データメモリ９を制御する２つの制御信号によっ
て近似される。従って、アドレス線の数を減らすことに
よって、アドレスビットがアドレスバスに供給される
か、又は、アドレスバス８を介して伝送されるアドレス
ビットが受信される接続の数が減らされるに過ぎない。
有利には、データメモリ９及びアドレスカウンタ１０
は、コモンチップ１４上に配設される。特に、プロセッ
サ４，アドレスカウンタ１１及び比較器ユニット１２
は、コモンチップ１５の部分を形成する。アドレスカウ
ンタ１０及び１１及び比較器ユニット１２を実施するた
めの出費及びハードウェアを、特に、通信装置１が大量
生産される場合に減らすことができる。更に、減らされ
たアドレス線数により、ピンの個数が低減されるので、
チップ１４及び１５を、一層小型に実施することがで
き、その結果、その所要スペースを減らすことができ
る。
【００２０】
【発明の効果】通信装置の電力消費量を低減し、プロセ
ッサからデータメモリへのアクセス時間を小さくするこ
とができる。
【図面の簡単な説明】
【図１】本発明の電気通信装置の実施例を示す図
【符号の説明】
１ 通信装置 ２ 受信機 ３ 受信アンテナ ４ プロセッサ ５ キャッシュメモリ ６ 機能ブロック ７ バス系 ８ バス系 ９ データメモリ １０ アドレスカウンタ １１ 第２アドレスカウンタ １２ 比較器ユニット １３ 制御線 １４ コモンチップ １５ チップ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも１つの、データ処理用のプロ
    セッサ（４）を有しており、該プロセッサに、少なくと
    も１つのデータメモリ（９）が配属されており、該デー
    タメモリ（９）は、バス系（７，８）のデータ及びアド
    レス線を介してプロセッサ（４）に接続されている電気
    通信装置において、第１のアドレスカウンタ（１０）
    は、データメモリ（９）に配属されており、前記第１の
    アドレスカウンタ（１０）は、アドレスを前記データメ
    モリ（９）に供給するのに使用され、前記第１のアドレ
    スカウンタ（１０）によって形成されたアドレスが前記
    プロセッサ（４）によって並行して形成されたアドレス
    と異なる場合、プロセッサ（４）によって形成されたア
    ドレスをバス系（７，８）を介して第１アドレスカウン
    タ（１０）に伝送することによって、前記第１のアドレ
    スカウンタ（１０）の初期化を行う手段（４，１１，１
    ２）が設けられていることを特徴とする電気通信装置。
  2. 【請求項２】 プロセッサ（４）には、第２のアドレス
    カウンタ（１１）が配属されており、前記初期化を行う
    手段（４，１３）は、第１及び第２アドレスカウンタ
    （１０，１１）のカウントの並列初期化及び並列変化の
    ために設けられている請求項１記載の電気通信装置。
  3. 【請求項３】 比較器ユニット（１２）が設けられてお
    り、該比較器ユニットは、プロセッサ（４）によって形
    成されたアドレスを第２のアドレスカウンタ（１１）の
    カウントと比較するために使用され、且つ、２つの比較
    値間に差がある場合、前記プロセッサ（４）によって形
    成されたそれぞれのアドレスが前記第２のアドレスカウ
    ンタ（１１）にロードされ、バス系（７，８）を介して
    第１のアドレスカウンタ（１０）にロードされる請求項
    ２記載の電気通信装置。
  4. 【請求項４】 アドレスデータは、バス系（７，８）に
    よって第１アドレスカウンタ（１０）に直列に伝送され
    る請求項１〜３迄の何れか１記載の電気通信装置。
  5. 【請求項５】 データメモリ（９）及び第１のアドレス
    カウンタ（１０）は、コモンチップ（１４）に配設され
    ている請求項１〜４迄の何れか１記載の電気通信装置。
  6. 【請求項６】 プロセッサ（４）、第２のアドレスカウ
    ンタ（１１）及び比較器ユニットは、コモンチップ（１
    ５）上に配設されている請求項３〜５迄の何れか１記載
    の電気通信装置。
  7. 【請求項７】 バス系（７，８）のアドレス線（８）の
    数は、アドレス毎のアドレスビット数よりも小さく、ア
    ドレスの、所定数の最上位アドレスビットだけが第１の
    アドレスカウンタ（１０）に伝送され、その結果、前記
    第１のアドレスカウンタ（１０）のカウントは、伝送さ
    れなかった最下位ビットを再構成するプロセッサ（４）
    のプロセッサロジックによって形成された制御信号（１
    ３）を介して変えられる請求項１〜６迄の何れか１記載
    の電気通信装置。
JP25489697A 1996-09-21 1997-09-19 電気通信装置 Expired - Lifetime JP4005675B2 (ja)

Applications Claiming Priority (2)

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DE19638772A DE19638772A1 (de) 1996-09-21 1996-09-21 Telekommunikationsgerät, insbesondere Mobilfunkendgerät
DE19638772.8 1996-09-21

Publications (2)

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JPH10136050A true JPH10136050A (ja) 1998-05-22
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US (1) US6151667A (ja)
EP (1) EP0831666A3 (ja)
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DE (1) DE19638772A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6400633B1 (en) * 2000-02-11 2002-06-04 Advanced Micro Devices, Inc. Power-saving modes for memories
DE102008018914A1 (de) * 2008-04-14 2010-01-21 Atmel Automotive Gmbh Sendeschaltung, Verfahren zum Senden und Verwendung
US8693679B1 (en) * 2010-07-22 2014-04-08 Adtran, Inc. Communications system and associated method for reducing power consumption of a telecommunications device
DE102015007331B4 (de) 2015-06-12 2021-07-01 Psg Germany Gmbh Doppelmembranpumpe

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4286321A (en) * 1979-06-18 1981-08-25 International Business Machines Corporation Common bus communication system in which the width of the address field is greater than the number of lines on the bus
US4347618A (en) * 1980-06-30 1982-08-31 Stephen P. Kavouras Apparatus for processing weather radar information
US4484261A (en) * 1981-01-19 1984-11-20 Texas Instruments Incorporated Data processing system having interlinked fast and slow memory means and interlinked program counters
US4479178A (en) * 1981-07-02 1984-10-23 Texas Instruments Incorporated Quadruply time-multiplex information bus
EP0440243A3 (en) * 1990-01-31 1993-12-15 Nec Corp Memory controller for sub-memory unit such as disk drives
US5390333A (en) * 1990-02-06 1995-02-14 Alcatel Network Systems, Inc. Switch array power reduction apparatus
US5278839A (en) * 1990-04-18 1994-01-11 Hitachi, Ltd. Semiconductor integrated circuit having self-check and self-repair capabilities
JPH0652067A (ja) * 1991-10-02 1994-02-25 Fujitsu Ltd マルチポートｒａｍチェック制御方法
US5367657A (en) * 1992-10-01 1994-11-22 Intel Corporation Method and apparatus for efficient read prefetching of instruction code data in computer memory subsystems
US5440299A (en) * 1993-10-01 1995-08-08 Motorola, Inc. Method and apparatus for equalizing battery life in a selective call communication system
WO1995028677A1 (en) * 1994-04-13 1995-10-26 Ericsson Inc. Efficient addressing of large memories
US5664140A (en) * 1995-05-19 1997-09-02 Micron Electronics, Inc. Processor to memory interface logic for use in a computer system using a multiplexed memory address
US5892978A (en) * 1996-07-24 1999-04-06 Vlsi Technology, Inc. Combined consective byte update buffer

Also Published As

Publication number Publication date
EP0831666A3 (de) 2000-04-12
US6151667A (en) 2000-11-21
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