JPH1013762A - ワイド画面テレビ - Google Patents
ワイド画面テレビInfo
- Publication number
- JPH1013762A JPH1013762A JP8159457A JP15945796A JPH1013762A JP H1013762 A JPH1013762 A JP H1013762A JP 8159457 A JP8159457 A JP 8159457A JP 15945796 A JP15945796 A JP 15945796A JP H1013762 A JPH1013762 A JP H1013762A
- Authority
- JP
- Japan
- Prior art keywords
- output
- clock
- wide
- memory
- count value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Television Systems (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】
【課題】 ＰＤＰ等のワイド画面テレビで違和感の少な
いワイド画像を得るようにする。 【解決手段】 水平走査線毎にクロック信号Ｘと所要定
数（−ｂ）とを加算する第一加算部１と、前記第一加算
部１の出力の絶対値を生成する絶対値部２と、一方の入
力に、前記絶対値を、他方の入力に所要定数ａを入力し
て乗算する乗算部３と、一方の入力に前記乗算部３の出
力を、他方の入力に所要定数ｃを入力して加算する第二
加算部４と、前記第二加算部４の現在の出力と、加算結
果の１クロック遅延出力とを加算する第三加算部５と、
前記第三加算部５の出力をクロック信号に同期して１ク
ロック遅延する遅延部６とでなる。
いワイド画像を得るようにする。 【解決手段】 水平走査線毎にクロック信号Ｘと所要定
数（−ｂ）とを加算する第一加算部１と、前記第一加算
部１の出力の絶対値を生成する絶対値部２と、一方の入
力に、前記絶対値を、他方の入力に所要定数ａを入力し
て乗算する乗算部３と、一方の入力に前記乗算部３の出
力を、他方の入力に所要定数ｃを入力して加算する第二
加算部４と、前記第二加算部４の現在の出力と、加算結
果の１クロック遅延出力とを加算する第三加算部５と、
前記第三加算部５の出力をクロック信号に同期して１ク
ロック遅延する遅延部６とでなる。
Description
【０００１】
【発明の属する技術分野】本発明はワイドなアスペクト
比（１６：９）の表示画面を有するテレビに係わり、詳
細には、水平方向に非線型に画像を伸長して表示する回
路に関する。
比（１６：９）の表示画面を有するテレビに係わり、詳
細には、水平方向に非線型に画像を伸長して表示する回
路に関する。
【０００２】
【従来の技術】近年、１６：９のアスペクト比を持つテ
レビジョン受像機（以下、ワイド画面テレビと称する）
が普及してきている。このワイド画面テレビにおいて、
例えば、アスペクト比４：３で送られているＮＴＳＣ
（National Television System Committee) 方式のテレ
ビ放送を受信し表示する場合など、相対的に画像の中央
を縮め、周辺部にいくほど伸ばすことにより、１６：９
の表示画面を有効に使用しつつ、４：３の画像を出来る
だけ違和感が少なく表示するようにしている。
レビジョン受像機（以下、ワイド画面テレビと称する）
が普及してきている。このワイド画面テレビにおいて、
例えば、アスペクト比４：３で送られているＮＴＳＣ
（National Television System Committee) 方式のテレ
ビ放送を受信し表示する場合など、相対的に画像の中央
を縮め、周辺部にいくほど伸ばすことにより、１６：９
の表示画面を有効に使用しつつ、４：３の画像を出来る
だけ違和感が少なく表示するようにしている。
【０００３】図４に１６：９のアスペクト比を持つ表示
画面に４：３の画像であるクロスハッチパターン信号を
表示させたときの画面表示例を示す。
画面に４：３の画像であるクロスハッチパターン信号を
表示させたときの画面表示例を示す。
【０００４】図４において、（ａ）は１６：９の映像信
号を表示するモードであり、４：３の映像信号は全体的
に横方向に伸びて表示される。（ｂ）は４：３の映像信
号をそのまま表示するモードであり、４：３の映像信号
が正しい縦横比で表示されている。しかし、画面の左右
に信号のないブランクの部分が表示されることになる。
（ｃ）は、相対的に、画面の中央部分が圧縮されて周辺
にいくにつれて伸長されて表示されるモードであり、最
も重要な中央部はそれほど横に伸びた画像にならず、比
較的重要度の低い周辺部は横に伸長し、１６：９の画面
いっぱいに広げて表示することで、４：３のテレビ放送
でもワイドな画面全体を活用することができる。
号を表示するモードであり、４：３の映像信号は全体的
に横方向に伸びて表示される。（ｂ）は４：３の映像信
号をそのまま表示するモードであり、４：３の映像信号
が正しい縦横比で表示されている。しかし、画面の左右
に信号のないブランクの部分が表示されることになる。
（ｃ）は、相対的に、画面の中央部分が圧縮されて周辺
にいくにつれて伸長されて表示されるモードであり、最
も重要な中央部はそれほど横に伸びた画像にならず、比
較的重要度の低い周辺部は横に伸長し、１６：９の画面
いっぱいに広げて表示することで、４：３のテレビ放送
でもワイドな画面全体を活用することができる。
【０００５】周知のように、ＣＲＴ（陰極線管）を使用
したテレビでは、ＣＲＴの蛍光面における電子ビームの
移動量（偏向速度）は中心部分より周辺部分の方が大き
いため、周辺における偏向量を中心部に較べ減らすよう
水平偏向電流に、所謂、Ｓ字補正を実施している。そこ
で、このＳ字補正を利用し、補正量を所要値に切り替え
るようにすることにより、図４（ｃ）に示したワイドな
画面とする画面表示モードを実現するようにしていた。
したテレビでは、ＣＲＴの蛍光面における電子ビームの
移動量（偏向速度）は中心部分より周辺部分の方が大き
いため、周辺における偏向量を中心部に較べ減らすよう
水平偏向電流に、所謂、Ｓ字補正を実施している。そこ
で、このＳ字補正を利用し、補正量を所要値に切り替え
るようにすることにより、図４（ｃ）に示したワイドな
画面とする画面表示モードを実現するようにしていた。
【０００６】ところで、表示手段としてＣＲＴの代わり
に、デジタル表示方式のＰＤＰ（プラズマディスプレイ
パネル）、ＬＣＤ（液晶）等を使用する場合、ＣＲＴで
用いた上記Ｓ字補正を利用した画面表示モードの変更方
法が利用できないので、新たな画像のワイド化の方法が
求められていた。
に、デジタル表示方式のＰＤＰ（プラズマディスプレイ
パネル）、ＬＣＤ（液晶）等を使用する場合、ＣＲＴで
用いた上記Ｓ字補正を利用した画面表示モードの変更方
法が利用できないので、新たな画像のワイド化の方法が
求められていた。
【０００７】図３はデジタル信号処理で画像を伸長する
ためのメモリを利用した回路の基本ブロック図である。
ＡＤ変換部３１が４：３のアスペクト比の映像信号をデ
ジタル信号に変換し、メモリ部３２へ、前記デジタル信
号を順次書き込み記憶する。一方、同メモリ部３２から
所要の読み出し制御信号によりデジタル信号を順次読み
出し、ＤＡ変換部３３が同デジタル信号をアナログ映像
信号に変換して表示部（図示せず）に供給し、表示す
る。メモリ制御部３４はメモリ部３２へ所要の読み出し
制御信号等を供給する。例えば、上記読み出し制御信号
として、読み出しアドレスのタイミングを１６：９の表
示に合わせることにより、上記した、図４の（ａ）のモ
ードを実現できるなど、所要のタイミングで画素を読み
出すようにすることにより画素を水平方向に伸長して、
上記図４の各モードを実現できる。
ためのメモリを利用した回路の基本ブロック図である。
ＡＤ変換部３１が４：３のアスペクト比の映像信号をデ
ジタル信号に変換し、メモリ部３２へ、前記デジタル信
号を順次書き込み記憶する。一方、同メモリ部３２から
所要の読み出し制御信号によりデジタル信号を順次読み
出し、ＤＡ変換部３３が同デジタル信号をアナログ映像
信号に変換して表示部（図示せず）に供給し、表示す
る。メモリ制御部３４はメモリ部３２へ所要の読み出し
制御信号等を供給する。例えば、上記読み出し制御信号
として、読み出しアドレスのタイミングを１６：９の表
示に合わせることにより、上記した、図４の（ａ）のモ
ードを実現できるなど、所要のタイミングで画素を読み
出すようにすることにより画素を水平方向に伸長して、
上記図４の各モードを実現できる。
【０００８】以下に、読み出し制御信号について具体的
に説明する。図５はメモリから画素を読み出すためのア
ドレスを生成する基本回路の実施例を示すブロック図
（イ）、読み出しアドレスの例（ロ）及び（ハ）を示す
図である。図５（イ）のブロック図に示したように、８
ビットで表される初期値ΔＸと、キャリーインの１及び
遅延部５２の１６ビットで表される出力とを加算部５１
で加算し、前記加算部５１から１６ビットで表される出
力を遅延部５２に供給し、同遅延部５２の１６ビットで
表される出力を前記加算部５１へ供給するとともに、上
位８ビット部分を読み出し用アドレスとする。尚、この
アドレスをＫとすると、 Ｋ＝２５６／（１＋ΔＸ）・・・ である。
に説明する。図５はメモリから画素を読み出すためのア
ドレスを生成する基本回路の実施例を示すブロック図
（イ）、読み出しアドレスの例（ロ）及び（ハ）を示す
図である。図５（イ）のブロック図に示したように、８
ビットで表される初期値ΔＸと、キャリーインの１及び
遅延部５２の１６ビットで表される出力とを加算部５１
で加算し、前記加算部５１から１６ビットで表される出
力を遅延部５２に供給し、同遅延部５２の１６ビットで
表される出力を前記加算部５１へ供給するとともに、上
位８ビット部分を読み出し用アドレスとする。尚、この
アドレスをＫとすると、 Ｋ＝２５６／（１＋ΔＸ）・・・ である。
【０００９】図５（ロ）に示したアドレスの例は、上記
図５（イ）の初期値ΔＸとして８ビットが全て１である
ように「１１１１１１１１」つまり十進数の２５５を供
給すると、第一のクロックでは９ビット目以上からなる
アドレスは「０」であり、第二のクロックではアドレス
はキャリーインの１が加算された「１」であり、第三の
クロックでは前記初期値ΔＸと、キャリーインの１及び
遅延部５２の出力のアドレス「１」が加算されてアドレ
スは「２」であり、・・・、のようにクロック毎に１ず
つ増大する読み出し用アドレスが生成される。
図５（イ）の初期値ΔＸとして８ビットが全て１である
ように「１１１１１１１１」つまり十進数の２５５を供
給すると、第一のクロックでは９ビット目以上からなる
アドレスは「０」であり、第二のクロックではアドレス
はキャリーインの１が加算された「１」であり、第三の
クロックでは前記初期値ΔＸと、キャリーインの１及び
遅延部５２の出力のアドレス「１」が加算されてアドレ
スは「２」であり、・・・、のようにクロック毎に１ず
つ増大する読み出し用アドレスが生成される。
【００１０】また、図５（ハ）に示した例は、初期値Δ
Ｘとして十進数の１２７（「０１１１１１１１」）を供
給すると、アドレスは上記演算と同様にして、第一のク
ロック、第二のクロックではともに「０」であり、第三
のクロック、第四のクロックではともに「１」であり、
第五のクロック、第六のクロックではともに「２」であ
り、・・・、のように２クロック毎に１ずつ増大するよ
うな読み出し用アドレスが生成される。
Ｘとして十進数の１２７（「０１１１１１１１」）を供
給すると、アドレスは上記演算と同様にして、第一のク
ロック、第二のクロックではともに「０」であり、第三
のクロック、第四のクロックではともに「１」であり、
第五のクロック、第六のクロックではともに「２」であ
り、・・・、のように２クロック毎に１ずつ増大するよ
うな読み出し用アドレスが生成される。
【００１１】上記した、第一の例は、クロック毎に１ず
つ増大するアドレスを生成するので、このアドレスを読
み出し信号とすることによりクロック毎に１つの画素を
読み出す。従って、例えば、図４（ｂ）に示したように
記憶している画像をそのままのイメージで表示できる。
また、第二の例は、２クロック毎に１ずつ増大するアド
レスを生成するので、このアドレスを読み出し信号とす
ることにより２クロック毎に１つの画素を読み出す。従
って、、例えば、図４（ａ）に示したように記憶してい
る画像を水平方向に２倍に伸長した画像を表示できる。
つ増大するアドレスを生成するので、このアドレスを読
み出し信号とすることによりクロック毎に１つの画素を
読み出す。従って、例えば、図４（ｂ）に示したように
記憶している画像をそのままのイメージで表示できる。
また、第二の例は、２クロック毎に１ずつ増大するアド
レスを生成するので、このアドレスを読み出し信号とす
ることにより２クロック毎に１つの画素を読み出す。従
って、、例えば、図４（ａ）に示したように記憶してい
る画像を水平方向に２倍に伸長した画像を表示できる。
【００１２】上記した例から分かるように、図４（ｃ）
に示したようなワイドな画面とする画面表示モードを実
現するために、図５（イ）のブロック図において、例え
ば、画面中央付近は上記の第一の例を適用し、画面の左
右周囲付近は上記の第二の例を適用するように切り換え
ることにより、ワイド画面が実現できる。しかし、初期
値ΔＸを切り換える方法では、切替え点を境にして画像
伸長の様子が急激に変化するので、画像に違和感が生ず
る。
に示したようなワイドな画面とする画面表示モードを実
現するために、図５（イ）のブロック図において、例え
ば、画面中央付近は上記の第一の例を適用し、画面の左
右周囲付近は上記の第二の例を適用するように切り換え
ることにより、ワイド画面が実現できる。しかし、初期
値ΔＸを切り換える方法では、切替え点を境にして画像
伸長の様子が急激に変化するので、画像に違和感が生ず
る。
【００１３】そこで図４（ｃ）に示したような違和感の
少ないワイドな画面とするための条件として、上記初期
値ΔＸの変化を連続的に少しずつ変えることにより、連
続的に伸長のようすを変化させるようにすることが必要
である。例えば、水平走査線方向に対する画像の伸長率
の特性を水平走査線の中央で１とし所要の傾きをもつ２
次曲線とすれば、上記条件を満足できる。このような伸
長率の２次曲線特性を実現するために、初期値ΔＸに該
２次曲線に基づく値を供給する。こうすることにより、
画面の中央付近は伸長が少なく左右の周辺部が伸長率が
大きくかつ画面全体に伸長率が連続的に変化することに
なるので、図４（ｃ）に示したような画像を得ることが
できる。
少ないワイドな画面とするための条件として、上記初期
値ΔＸの変化を連続的に少しずつ変えることにより、連
続的に伸長のようすを変化させるようにすることが必要
である。例えば、水平走査線方向に対する画像の伸長率
の特性を水平走査線の中央で１とし所要の傾きをもつ２
次曲線とすれば、上記条件を満足できる。このような伸
長率の２次曲線特性を実現するために、初期値ΔＸに該
２次曲線に基づく値を供給する。こうすることにより、
画面の中央付近は伸長が少なく左右の周辺部が伸長率が
大きくかつ画面全体に伸長率が連続的に変化することに
なるので、図４（ｃ）に示したような画像を得ることが
できる。
【００１４】しかし、一般に、上記伸長率の特性を２次
曲線で与えるためには、前記式の初期値として水平走
査線の位置に応じた異なるクロックの計数値が２次の関
数となるようにする必要があり、例えば、Ｋ＝２５６／
（１＋ΔＸ）＝ａ（ｘ−ｂ）（ｘ−ｂ）＋ｃと置いてΔ
Ｘについてこの式を解くと、ΔＸ＝２５６／｛ａ（ｘ−
ｂ）（ｘ−ｂ）＋ｃ｝−１なる関数を初期値ΔＸとして
与えることになる。しかし、このΔＸを実現しようとす
れば、デジタル信号処理の回路として、少なくとも２個
の乗算回路及び１個の除算回路が必要となる。一般に、
乗算回路及び除算回路を所要の精度で実現するためには
演算ビット数が演算毎に２倍に増大するような大規模な
回路となり、従って、コストアップの問題があった。
曲線で与えるためには、前記式の初期値として水平走
査線の位置に応じた異なるクロックの計数値が２次の関
数となるようにする必要があり、例えば、Ｋ＝２５６／
（１＋ΔＸ）＝ａ（ｘ−ｂ）（ｘ−ｂ）＋ｃと置いてΔ
Ｘについてこの式を解くと、ΔＸ＝２５６／｛ａ（ｘ−
ｂ）（ｘ−ｂ）＋ｃ｝−１なる関数を初期値ΔＸとして
与えることになる。しかし、このΔＸを実現しようとす
れば、デジタル信号処理の回路として、少なくとも２個
の乗算回路及び１個の除算回路が必要となる。一般に、
乗算回路及び除算回路を所要の精度で実現するためには
演算ビット数が演算毎に２倍に増大するような大規模な
回路となり、従って、コストアップの問題があった。
【００１５】
【発明が解決しようとする課題】本発明は上記問題点に
鑑みなされたもので、違和感の少ないワイド画像を得る
ようにしたＰＤＰ等のワイド画面テレビを実現するため
のメモリ読み出し制御回路を提供することを目的とす
る。
鑑みなされたもので、違和感の少ないワイド画像を得る
ようにしたＰＤＰ等のワイド画面テレビを実現するため
のメモリ読み出し制御回路を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、映像信号をデジタル信号に変換するＡＤ変換部と、
前記デジタル信号を所要の書き込み制御信号により順次
書き込み記憶するとともに所要の読み出し制御信号によ
り順次読み出すメモリ部と、デジタル信号をアナログ映
像信号に変換するＤＡ変換部と、所要の書き込み制御信
号及び読み出し制御信号を前記メモリ部に供給するメモ
リ制御部とを具えたワイド画面テレビにおいて、上記メ
モリ制御部が生成した読み出し制御信号により上記メモ
リ部からデジタル信号を読み出す場合、前記読み出し制
御信号を水平走査線上の位置に応じた異なるクロックの
計数値で構成し、同計数値に基づき画素を読み出すよう
にした。
に、映像信号をデジタル信号に変換するＡＤ変換部と、
前記デジタル信号を所要の書き込み制御信号により順次
書き込み記憶するとともに所要の読み出し制御信号によ
り順次読み出すメモリ部と、デジタル信号をアナログ映
像信号に変換するＤＡ変換部と、所要の書き込み制御信
号及び読み出し制御信号を前記メモリ部に供給するメモ
リ制御部とを具えたワイド画面テレビにおいて、上記メ
モリ制御部が生成した読み出し制御信号により上記メモ
リ部からデジタル信号を読み出す場合、前記読み出し制
御信号を水平走査線上の位置に応じた異なるクロックの
計数値で構成し、同計数値に基づき画素を読み出すよう
にした。
【００１７】また、メモリ制御部を、水平走査線毎にク
ロック信号を計数してなる計数値と所要定数とを加算す
る第一加算部と、前記第一加算部の出力の絶対値を生成
する絶対値部と、一方の入力に前記絶対値を他方の入力
に所要定数を入力して乗算する乗算部と、一方の入力に
前記乗算部の出力を他方の入力に所要定数を入力して加
算する第二加算部と、前記第二加算部の現在の出力と加
算結果の１クロック遅延出力とを加算する第三加算部
と、前記第三加算部の出力を１クロック遅延する遅延部
とを具えて構成し、前記遅延部の出力である所要の計数
値をメモリ部へ供給をして画素を読み出す場合、前記計
数値を水平走査線上の中央点を対称中心にして左右方向
で減少するようなほぼ凸状の特性とする。
ロック信号を計数してなる計数値と所要定数とを加算す
る第一加算部と、前記第一加算部の出力の絶対値を生成
する絶対値部と、一方の入力に前記絶対値を他方の入力
に所要定数を入力して乗算する乗算部と、一方の入力に
前記乗算部の出力を他方の入力に所要定数を入力して加
算する第二加算部と、前記第二加算部の現在の出力と加
算結果の１クロック遅延出力とを加算する第三加算部
と、前記第三加算部の出力を１クロック遅延する遅延部
とを具えて構成し、前記遅延部の出力である所要の計数
値をメモリ部へ供給をして画素を読み出す場合、前記計
数値を水平走査線上の中央点を対称中心にして左右方向
で減少するようなほぼ凸状の特性とする。
【００１８】
【発明の実施の形態】以上のように構成したので、１
６：９の画面いっぱいに広げて表示する画像は、水平走
査線毎に中央部の画素の伸長率を１とし、左右周辺部の
伸長率を、例えば、２倍などでありかつ伸長率が水平方
向で連続的に変化するように画素を読み出して表示する
ことから、違和感の少ないワイド画面を実現できる。
６：９の画面いっぱいに広げて表示する画像は、水平走
査線毎に中央部の画素の伸長率を１とし、左右周辺部の
伸長率を、例えば、２倍などでありかつ伸長率が水平方
向で連続的に変化するように画素を読み出して表示する
ことから、違和感の少ないワイド画面を実現できる。
【００１９】
【実施例】以下、本発明によるワイド画面テレビについ
て、図を用いて詳細に説明する。図１は本発明によるワ
イド画面テレビのメモリから画素を読み出すための制御
信号を生成する回路の実施例を示すブロック図である。
１は水平走査線毎にクロック信号数Ｘと、所要定数（−
ｂ）とを加算する第一加算部であり、２は、前記第一加
算部１の出力の絶対値を生成する絶対値部であり、３は
一方の入力に、前記絶対値｜Ｘ−ｂ｜を他方の入力に所
要定数ａを入力して乗算する乗算部である。４は一方の
入力（負）に前記乗算部３の出力ａ｜Ｘ−ｂ｜を他方の
入力に所要定数ｃを入力して加算することにより、クロ
ック信号の計数値Ｙを生成する第二加算部である。５
は、前記第二加算部４の現在の出力（Ｙ＝ｃ−ａ｜Ｘ−
ｂ｜）と、加算結果の１クロック遅延出力とを加算する
第三加算部であり、６は、前記第三加算部５の出力をク
ロック信号に同期して１クロック遅延することにより、
メモリ読み出し用アドレスを出力する遅延部である。
て、図を用いて詳細に説明する。図１は本発明によるワ
イド画面テレビのメモリから画素を読み出すための制御
信号を生成する回路の実施例を示すブロック図である。
１は水平走査線毎にクロック信号数Ｘと、所要定数（−
ｂ）とを加算する第一加算部であり、２は、前記第一加
算部１の出力の絶対値を生成する絶対値部であり、３は
一方の入力に、前記絶対値｜Ｘ−ｂ｜を他方の入力に所
要定数ａを入力して乗算する乗算部である。４は一方の
入力（負）に前記乗算部３の出力ａ｜Ｘ−ｂ｜を他方の
入力に所要定数ｃを入力して加算することにより、クロ
ック信号の計数値Ｙを生成する第二加算部である。５
は、前記第二加算部４の現在の出力（Ｙ＝ｃ−ａ｜Ｘ−
ｂ｜）と、加算結果の１クロック遅延出力とを加算する
第三加算部であり、６は、前記第三加算部５の出力をク
ロック信号に同期して１クロック遅延することにより、
メモリ読み出し用アドレスを出力する遅延部である。
【００２０】本発明によるワイド画面テレビの制御信号
を生成する動作を図１、図２に従い説明する。尚、図２
は本発明によるワイド画面テレビの読み出し制御信号を
生成する場合の、ディスプレイ（イ）、クロック数とそ
の計数値との関係（ロ）、（ハ）、（ニ）と、水平位置
と画素の伸長率との関係（ホ）とを示すイメージ図であ
る。図２の（イ）は表示画面（ディスプレイ）である。
（ロ）は横軸Ｘに表示用クロックをとり、縦軸Ｙに同ク
ロックの計数値をとった場合のクロックと計数値の特性
グラフを示し、特性式はＹ＝ａＸであり、傾きａの右上
がりのリニア特性を示す。
を生成する動作を図１、図２に従い説明する。尚、図２
は本発明によるワイド画面テレビの読み出し制御信号を
生成する場合の、ディスプレイ（イ）、クロック数とそ
の計数値との関係（ロ）、（ハ）、（ニ）と、水平位置
と画素の伸長率との関係（ホ）とを示すイメージ図であ
る。図２の（イ）は表示画面（ディスプレイ）である。
（ロ）は横軸Ｘに表示用クロックをとり、縦軸Ｙに同ク
ロックの計数値をとった場合のクロックと計数値の特性
グラフを示し、特性式はＹ＝ａＸであり、傾きａの右上
がりのリニア特性を示す。
【００２１】図２の（ハ）に示すクロックと計数値の特
性は、画面中央点ｂ（折れ点）を対称軸とし、同中央点
から画面右端に前記右上がりの傾きａを持つ特性と、前
記対称軸で対称の右下がりの傾き（−ａ）を持つ特性で
あり、特性式はＹ＝ａ｜Ｘ−ｂ｜である。図４（ニ）に
示すクロックと計数値の特性は、前記図２の（ハ）の特
性を（−１）倍し、正の定数Ｃだけ平行に移動したもの
であり、水平走査線上の中央点を対称中心にして左右方
向で減少するようなほぼ凸状の特性を示す。 特性式はＹ＝ｃ−ａ｜Ｘ−ｂ｜・・・ である。
性は、画面中央点ｂ（折れ点）を対称軸とし、同中央点
から画面右端に前記右上がりの傾きａを持つ特性と、前
記対称軸で対称の右下がりの傾き（−ａ）を持つ特性で
あり、特性式はＹ＝ａ｜Ｘ−ｂ｜である。図４（ニ）に
示すクロックと計数値の特性は、前記図２の（ハ）の特
性を（−１）倍し、正の定数Ｃだけ平行に移動したもの
であり、水平走査線上の中央点を対称中心にして左右方
向で減少するようなほぼ凸状の特性を示す。 特性式はＹ＝ｃ−ａ｜Ｘ−ｂ｜・・・ である。
【００２２】上記の特性式の計数値（Ｙ）を読み出し
アドレスを発生する、前記図５（イ）の初期値に対応さ
せ、Ｙ＝ΔＸとして、前記式のＫ＝２５６／（１＋Δ
Ｘ）のΔＸに、式で求めた計数値（Ｙ）を代入する
と、アドレスＫは、Ｋ＝２５６／（ｃ＋１−ａ｜Ｘ−ｂ
｜）となり、式を整理することにより、 Ｋ＝Ｂ／（Ａ−｜Ｘ−ｂ｜）・・・ を得る。但し、Ｂ＝２５６／ａ，Ａ＝（ｃ＋１）／ａで
ある 図２（ホ）のグラフは、図２（イ）に示した表示画面の
左右部分でクロックの計数値が小さく、中央部分で計数
値がほぼ１となるような、上記のの特性式の計数値を
初期値として式から得られた、前記Ｋに基づきメモリ
から画素を読み出した場合の、表示される画素が表示画
面の左右部分で大きく伸長し、中央部分ではそのままで
かつ連続的に伸長率が変化するような伸長特性を表して
いる。
アドレスを発生する、前記図５（イ）の初期値に対応さ
せ、Ｙ＝ΔＸとして、前記式のＫ＝２５６／（１＋Δ
Ｘ）のΔＸに、式で求めた計数値（Ｙ）を代入する
と、アドレスＫは、Ｋ＝２５６／（ｃ＋１−ａ｜Ｘ−ｂ
｜）となり、式を整理することにより、 Ｋ＝Ｂ／（Ａ−｜Ｘ−ｂ｜）・・・ を得る。但し、Ｂ＝２５６／ａ，Ａ＝（ｃ＋１）／ａで
ある 図２（ホ）のグラフは、図２（イ）に示した表示画面の
左右部分でクロックの計数値が小さく、中央部分で計数
値がほぼ１となるような、上記のの特性式の計数値を
初期値として式から得られた、前記Ｋに基づきメモリ
から画素を読み出した場合の、表示される画素が表示画
面の左右部分で大きく伸長し、中央部分ではそのままで
かつ連続的に伸長率が変化するような伸長特性を表して
いる。
【００２３】上記特性式が示す計数値（Ｙ）を、前記
図１の第三加算部５へ与えることにより得られるアドレ
スＫでメモリから画素を読み出すことにより、上記図２
（ホ）のグラフが示すような、水平走査線上の中央点を
対称にかつ最小、例えば、値１にして左右方向で増大す
るようなほぼ凹状の非直線的に変化した伸長特性が得ら
れる。従って、従来、２次曲線特性を適用しなければな
らなかった滑らかな画素の伸長を、上記特性式Ｙ＝ｃ−
ａ｜Ｘ−ｂ｜・・・を適用することにより実現でき
る。
図１の第三加算部５へ与えることにより得られるアドレ
スＫでメモリから画素を読み出すことにより、上記図２
（ホ）のグラフが示すような、水平走査線上の中央点を
対称にかつ最小、例えば、値１にして左右方向で増大す
るようなほぼ凹状の非直線的に変化した伸長特性が得ら
れる。従って、従来、２次曲線特性を適用しなければな
らなかった滑らかな画素の伸長を、上記特性式Ｙ＝ｃ−
ａ｜Ｘ−ｂ｜・・・を適用することにより実現でき
る。
【００２４】図１のブロック図に示した回路の動作を説
明する。第一加算部１が水平走査線毎にクロック信号を
計数してなる計数値Ｘと所要定数（−ｂ）とを加算して
出力に、上記特性式Ｙ＝ｃ−ａ｜Ｘ−ｂ｜・・・の絶
対値記号の内側の式（Ｘ−ｂ）を出力し、次段の絶対値
部２が前記出力（Ｘ−ｂ）の絶対値｜Ｘ−ｂ｜を生成し
て出力する。乗算部３が一方の入力に、前記絶対値｜Ｘ
−ｂ｜を、他方の入力に所要定数ａを入力して乗算し、
前記特性式のａ｜Ｘ−ｂ｜部分を出力する。第二加算
部４が一方の入力（負）に前記乗算部３の出力ａ｜Ｘ−
ｂ｜を、他方の入力に所要定数ｃを入力して加算するこ
とにより、前記特性式Ｙ＝ｃ−ａ｜Ｘ−ｂ｜・・・を
生成し出力する。
明する。第一加算部１が水平走査線毎にクロック信号を
計数してなる計数値Ｘと所要定数（−ｂ）とを加算して
出力に、上記特性式Ｙ＝ｃ−ａ｜Ｘ−ｂ｜・・・の絶
対値記号の内側の式（Ｘ−ｂ）を出力し、次段の絶対値
部２が前記出力（Ｘ−ｂ）の絶対値｜Ｘ−ｂ｜を生成し
て出力する。乗算部３が一方の入力に、前記絶対値｜Ｘ
−ｂ｜を、他方の入力に所要定数ａを入力して乗算し、
前記特性式のａ｜Ｘ−ｂ｜部分を出力する。第二加算
部４が一方の入力（負）に前記乗算部３の出力ａ｜Ｘ−
ｂ｜を、他方の入力に所要定数ｃを入力して加算するこ
とにより、前記特性式Ｙ＝ｃ−ａ｜Ｘ−ｂ｜・・・を
生成し出力する。
【００２５】第三加算部５と、遅延部６とは、前記図５
（イ）に示した計数値に基づきアドレスを生成する基本
回路のブロック図に相当するものである。上記した特性
式を第三加算部５に、Ｙ＝ΔＸと見なして供給するこ
とにより、前記Ｋ言い換えると計数値に基づくアドレス
を得る。
（イ）に示した計数値に基づきアドレスを生成する基本
回路のブロック図に相当するものである。上記した特性
式を第三加算部５に、Ｙ＝ΔＸと見なして供給するこ
とにより、前記Ｋ言い換えると計数値に基づくアドレス
を得る。
【００２６】このＫをメモリ部へ供給して、画素を読み
出すことにより、図４（ｃ）に示したような画像を得
る。また、Ｋはメモリのアドレスに与える方法の他に、
メモリへ読み出し許可信号として供給するようにしても
同様の効果が得られる。尚、上記説明は水平方向につい
て述べたものであるが、本発明は水平方向に限定する訳
ではなく、同様の方法を垂直方向に適用することができ
る。垂直方向の伸長により、例えば、画面の外に表示さ
れる字幕等を表示させることが可能となる。
出すことにより、図４（ｃ）に示したような画像を得
る。また、Ｋはメモリのアドレスに与える方法の他に、
メモリへ読み出し許可信号として供給するようにしても
同様の効果が得られる。尚、上記説明は水平方向につい
て述べたものであるが、本発明は水平方向に限定する訳
ではなく、同様の方法を垂直方向に適用することができ
る。垂直方向の伸長により、例えば、画面の外に表示さ
れる字幕等を表示させることが可能となる。
【００２７】
【発明の効果】以上説明したように、本発明は違和感の
少ないワイド画像を得るようにしたＰＤＰ等のワイド画
面テレビを実現するためのメモリ読み出し制御回路を提
供する。除算器を使用せずに伸長処理ができるので、回
路規模が小さい簡易回路で実現できるメリットがある。
少ないワイド画像を得るようにしたＰＤＰ等のワイド画
面テレビを実現するためのメモリ読み出し制御回路を提
供する。除算器を使用せずに伸長処理ができるので、回
路規模が小さい簡易回路で実現できるメリットがある。
【００２８】 また、可能特性式Ｙ＝ｃ−ａ｜Ｘ−ｂ｜・・・ の各定数ａ、ｂ、ｃを変化させることにより、画像の伸
長率を簡単に変えることができるので、伸長処理の調
整、最適化が容易に実施できるメリットがある。さら
に、垂直方向の伸長にも利用できる。
長率を簡単に変えることができるので、伸長処理の調
整、最適化が容易に実施できるメリットがある。さら
に、垂直方向の伸長にも利用できる。
【図１】本発明によるワイド画面テレビのメモリから画
素を読み出すための制御信号を生成する回路の実施例を
示すブロック図である。
素を読み出すための制御信号を生成する回路の実施例を
示すブロック図である。
【図２】本発明によるワイド画面テレビの読み出し制御
信号を生成する場合の、ディスプレイ（イ）、クロック
数とその計数値との関係（ロ）、（ハ）、（ニ）と、水
平位置と画素の伸長率との関係（ホ）とを示すイメージ
図である。
信号を生成する場合の、ディスプレイ（イ）、クロック
数とその計数値との関係（ロ）、（ハ）、（ニ）と、水
平位置と画素の伸長率との関係（ホ）とを示すイメージ
図である。
【図３】デジタル信号処理で画像を伸長するためのメモ
リを利用した回路の基本ブロック図である。
リを利用した回路の基本ブロック図である。
【図４】１６：９のアスペクト比を持つ表示画面に４：
３の画像であるクロスハッチパターン信号を表示させた
ときの画面表示例を示す図である。
３の画像であるクロスハッチパターン信号を表示させた
ときの画面表示例を示す図である。
【図５】メモリから画素を読み出すためのアドレスを生
成する基本回路の実施例を示すブロック図（イ）、読み
出しアドレスの例（ロ）及び（ハ）を示す図である。
成する基本回路の実施例を示すブロック図（イ）、読み
出しアドレスの例（ロ）及び（ハ）を示す図である。
１ 第一加算部 ２ 絶対値部 ３ 乗算部 ４ 第二加算部 ５ 第三加算部 ６ 遅延部 ３１ ＡＤ変換部 ３２ メモリ部 ３３ ＤＡ変換部 ３４ メモリ制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/66 Ｈ０４Ｎ 5/66 Ｄ 7/01 7/01 Ｇ (72)発明者 太田 英寿 川崎市高津区末長1116番地 株式会社富士 通ゼネラル内
Claims (6)
- 【請求項１】 映像信号をデジタル信号に変換するＡＤ
変換部と、前記デジタル信号を所要の書き込み制御信号
により順次書き込み記憶するとともに所要の読み出し制
御信号により順次読み出すメモリ部と、デジタル信号を
アナログ映像信号に変換するＤＡ変換部と、所要の書き
込み制御信号及び読み出し制御信号を前記メモリ部に供
給するメモリ制御部とを具えたワイド画面テレビにおい
て、 上記メモリ制御部が生成した読み出し制御信号により上
記メモリ部からデジタル信号を読み出す場合、前記読み
出し制御信号を水平走査線上の位置に応じた異なるクロ
ックの計数値で構成し、同計数値に基づき画素を読み出
すようにしたワイド画面テレビ。 - 【請求項２】 上記クロックの計数値を非直線的に変化
させることを特徴とした請求項１記載のワイド画面テレ
ビ。 - 【請求項３】 上記クロックの計数値を水平走査線上の
中央点を対称中心にして左右方向で減少するようなほぼ
凸状の特性とすることを特徴とした請求項１記載のワイ
ド画面テレビ。 - 【請求項４】 上記クロックの計数値を水平走査線上の
中央でほぼ１とするようにした請求項２又は請求項３記
載のワイド画面テレビ。 - 【請求項５】 上記メモリ制御部を、水平走査線毎にク
ロック信号を計数してなる計数値と所要定数とを加算す
る第一加算部と、前記第一加算部の出力の絶対値を生成
する絶対値部と、一方の入力に前記絶対値を他方の入力
に所要定数を入力して乗算する乗算部と、一方の入力に
前記乗算部の出力を他方の入力に所要定数を入力して加
算する第二加算部と、前記第二加算部の現在の出力と加
算結果の１クロック遅延出力とを加算する第三加算部
と、前記第三加算部の出力を１クロック遅延する遅延部
とを具えて構成し、 前記遅延部の出力である所要の計数値をメモリ部へ供給
をして画素を読み出す場合、前記計数値を水平走査線上
の中央点を対称中心にして左右方向で減少するようなほ
ぼ凸状の特性とする請求項１記載のワイド画面テレビ。 - 【請求項６】 上記遅延部の出力である所要の計数値を
メモリ部のメモリへ読み出し許可信号として供給するよ
うにした請求項１記載のワイド画面テレビ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159457A JPH1013762A (ja) | 1996-06-20 | 1996-06-20 | ワイド画面テレビ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8159457A JPH1013762A (ja) | 1996-06-20 | 1996-06-20 | ワイド画面テレビ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1013762A true JPH1013762A (ja) | 1998-01-16 |
Family
ID=15694189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8159457A Pending JPH1013762A (ja) | 1996-06-20 | 1996-06-20 | ワイド画面テレビ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1013762A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000028519A1 (en) * | 1998-11-10 | 2000-05-18 | Fujitsu General Limited | Image magnifying circuit |
| WO2000060851A1 (en) * | 1999-03-31 | 2000-10-12 | Fujitsu General Limited | Circuit for magnifying/demagnifying image |
| JP2008216657A (ja) * | 2007-03-05 | 2008-09-18 | Sharp Corp | スキャンコンバート回路およびスキャンコンバート方法 |
-
1996
- 1996-06-20 JP JP8159457A patent/JPH1013762A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000028519A1 (en) * | 1998-11-10 | 2000-05-18 | Fujitsu General Limited | Image magnifying circuit |
| AU754190B2 (en) * | 1998-11-10 | 2002-11-07 | Canon Kabushiki Kaisha | Image magnifying circuit |
| WO2000060851A1 (en) * | 1999-03-31 | 2000-10-12 | Fujitsu General Limited | Circuit for magnifying/demagnifying image |
| JP2008216657A (ja) * | 2007-03-05 | 2008-09-18 | Sharp Corp | スキャンコンバート回路およびスキャンコンバート方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3659065B2 (ja) | 画像表示装置 | |
| JP3231142B2 (ja) | 映像圧縮拡大回路及び装置 | |
| CN1225113C (zh) | 利用动态系数加权定标和减少闪烁的方法和装置 | |
| US6317159B1 (en) | Image processor for conversion of scanning lines and conversion method of the same | |
| JPWO2007052452A1 (ja) | 画像表示装置及び方法 | |
| CN1227365A (zh) | 制造转换视频格式查找表的方法和应用它的扫描格式转换器 | |
| US20080043145A1 (en) | Image Processing Apparatus, Image Processing Method, and Image Display Apparatus | |
| JP2002278500A (ja) | 画像表示装置および画像表示方法 | |
| US6501509B1 (en) | Video format converter | |
| JPH1013762A (ja) | ワイド画面テレビ | |
| JPH0572136B2 (ja) | ||
| CN101404734B (zh) | 图像信号处理装置及图像信号处理方法 | |
| US6927800B2 (en) | Video signal processing circuit and method for converting number of scan lines and image display device using the same | |
| KR100272168B1 (ko) | 음극선관을 위한 디지탈 편향처리장치 및 그의 편향처리방법 | |
| US6219104B1 (en) | Picture processing apparatus and processing method | |
| JPH09212131A (ja) | 画像処理装置 | |
| US5936675A (en) | Method and architecture for reducing flickers using one FIFO video line buffer in video signal conversions | |
| JPH10341451A (ja) | 輝度むら補正装置 | |
| JP2976877B2 (ja) | キーストン歪み補正装置 | |
| JP3692940B2 (ja) | 台形歪み補正装置 | |
| JPH07123335A (ja) | ２画面表示テレビジョン受像機 | |
| JP3227407B2 (ja) | 走査線変換回路および補間係数生成回路 | |
| JP3104122B2 (ja) | 補正波形発生回路 | |
| JP3388974B2 (ja) | 圧縮伸長可変回路 | |
| JP2002218415A (ja) | 映像信号処理装置及び映像表示装置 |