JPH10142636A - アクティブマトリクス型表示回路 - Google Patents
アクティブマトリクス型表示回路Info
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- JPH10142636A JPH10142636A JP31003396A JP31003396A JPH10142636A JP H10142636 A JPH10142636 A JP H10142636A JP 31003396 A JP31003396 A JP 31003396A JP 31003396 A JP31003396 A JP 31003396A JP H10142636 A JPH10142636 A JP H10142636A
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Landscapes
- Liquid Crystal (AREA)
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 薄膜トランジスタを用いたアクティブマトリ
クス型表示回路において、補助容量を得るための構造を
提供する。 【解決手段】 ボトムゲイト型薄膜トランジスタを用い
たアクティブマトリクス型表示回路において、ブラック
マトリクスとして機能する導電性被膜とデータ配線の間
の層間絶縁物を薄い窒化珪素膜とポリイミド膜の多層構
造とし、補助容量を形成せんとする部分のポリイミドを
エッチングし、該導電性被膜と半導体層（もしくはデー
タ配線と同じ金属層）との間に窒化珪素膜を誘電体とす
る容量を形成する。
クス型表示回路において、補助容量を得るための構造を
提供する。 【解決手段】 ボトムゲイト型薄膜トランジスタを用い
たアクティブマトリクス型表示回路において、ブラック
マトリクスとして機能する導電性被膜とデータ配線の間
の層間絶縁物を薄い窒化珪素膜とポリイミド膜の多層構
造とし、補助容量を形成せんとする部分のポリイミドを
エッチングし、該導電性被膜と半導体層（もしくはデー
タ配線と同じ金属層）との間に窒化珪素膜を誘電体とす
る容量を形成する。
Description
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
ボトムゲイト型の薄膜トランジスタを用いたアクティブ
マトリクス型の表示装置の画素領域の回路構成に関す
る。特に、補助容量の構成に関する。
ボトムゲイト型の薄膜トランジスタを用いたアクティブ
マトリクス型の表示装置の画素領域の回路構成に関す
る。特に、補助容量の構成に関する。
【０００２】
【従来の技術】最近、安価なガラス基板上に薄膜トラン
ジスタ（ＴＦＴ）を作製する技術が急速に発達してきて
いる。その理由は、アクティブマトリクス型液晶表示装
置の需要が高まったことにある。アクティブマトリクス
型液晶表示装置は、マトリクス状に配置された数十〜数
百万個もの各画素のそれぞれに薄膜トランジスタを配置
し、各画素電極に出入りする電荷を薄膜トランジスタの
スイッチング機能により制御するものである。
ジスタ（ＴＦＴ）を作製する技術が急速に発達してきて
いる。その理由は、アクティブマトリクス型液晶表示装
置の需要が高まったことにある。アクティブマトリクス
型液晶表示装置は、マトリクス状に配置された数十〜数
百万個もの各画素のそれぞれに薄膜トランジスタを配置
し、各画素電極に出入りする電荷を薄膜トランジスタの
スイッチング機能により制御するものである。
【０００３】各画素電極と対向電極との間には液晶が挟
み込まれ、一種のコンデンサを形成している。従って、
薄膜トランジスタによりこのコンデンサへの電荷の出入
りを制御することで液晶の電気光学特性を変化させ、液
晶パネルを透過する光を制御して画像表示を行うことが
出来る。また、このような構成でなるコンデンサは電流
のリークにより次第にその保持電圧が減少するため、液
晶の電気光学特性が変化して画像表示のコントラストが
悪化するという問題を持つ。
み込まれ、一種のコンデンサを形成している。従って、
薄膜トランジスタによりこのコンデンサへの電荷の出入
りを制御することで液晶の電気光学特性を変化させ、液
晶パネルを透過する光を制御して画像表示を行うことが
出来る。また、このような構成でなるコンデンサは電流
のリークにより次第にその保持電圧が減少するため、液
晶の電気光学特性が変化して画像表示のコントラストが
悪化するという問題を持つ。
【０００４】そこで、液晶で構成されるコンデンサと直
列に補助容量と呼ばれる別のコンデンサを設置し、リー
ク等で損失した電荷を液晶で構成されるコンデンサに供
給する構成が一般的となっている。従来のアクティブマ
トリクス型液晶表示装置の回路図を図３に示す。アクテ
ィブマトリクス型表示回路は、大きく３つの部分に分け
られる。すなわち、ゲイト配線（スキャン配線、走査配
線）４４を駆動するためのゲイトドライバー回路４２、
データ配線（ソース配線、信号配線）４５を駆動するた
めのデータドライバー回路４１、画素の設けられたアク
ティブマトリクス回路４３である。このうち、データド
ライバー回路４１とゲイトドライバー回路４２は周辺回
路と総称される。
列に補助容量と呼ばれる別のコンデンサを設置し、リー
ク等で損失した電荷を液晶で構成されるコンデンサに供
給する構成が一般的となっている。従来のアクティブマ
トリクス型液晶表示装置の回路図を図３に示す。アクテ
ィブマトリクス型表示回路は、大きく３つの部分に分け
られる。すなわち、ゲイト配線（スキャン配線、走査配
線）４４を駆動するためのゲイトドライバー回路４２、
データ配線（ソース配線、信号配線）４５を駆動するた
めのデータドライバー回路４１、画素の設けられたアク
ティブマトリクス回路４３である。このうち、データド
ライバー回路４１とゲイトドライバー回路４２は周辺回
路と総称される。
【０００５】アクティブマトリクス回路４３は、多数の
ゲイト配線４４とデータ配線４５が互いに交差するよう
に設けられ、各々の交点には画素電極４７が設けられ
る。そして、画素電極に出入りする電荷を制御するため
のスイッチング素子（薄膜トランジスタ）４６が設けら
れる。また、上述のようにリーク電流により画素の電圧
の変動を抑制する目的で、補助容量４８が画素のコンデ
ンサーと並列に設けられる。（図３）
ゲイト配線４４とデータ配線４５が互いに交差するよう
に設けられ、各々の交点には画素電極４７が設けられ
る。そして、画素電極に出入りする電荷を制御するため
のスイッチング素子（薄膜トランジスタ）４６が設けら
れる。また、上述のようにリーク電流により画素の電圧
の変動を抑制する目的で、補助容量４８が画素のコンデ
ンサーと並列に設けられる。（図３）
【０００６】補助容量の形成方法には様々なものが提案
されているが、もっとも代表的な構成は薄膜トランジス
タの半導体層（活性層）とゲイト配線（もしくはゲイト
配線と同じ層の配線）の重なりを用いた構造のものであ
る。図６には、その断面の様子を作製工程を説明するこ
とによって示す。基板７１上にはゲイト配線７２と容量
配線７３を形成する。容量配線７３はゲイト配線を兼ね
てもよく、その場合には、わざわざ容量配線を設ける場
合に比較して、開口領域が大きくできる。
されているが、もっとも代表的な構成は薄膜トランジス
タの半導体層（活性層）とゲイト配線（もしくはゲイト
配線と同じ層の配線）の重なりを用いた構造のものであ
る。図６には、その断面の様子を作製工程を説明するこ
とによって示す。基板７１上にはゲイト配線７２と容量
配線７３を形成する。容量配線７３はゲイト配線を兼ね
てもよく、その場合には、わざわざ容量配線を設ける場
合に比較して、開口領域が大きくできる。
【０００７】容量配線７３をゲイト配線とする場合に
は、ゲイト配線７２とは互いに異なる行の配線を用い
る。もし、ゲイト配線７２と配線７３を同じ行の配線と
すると、薄膜トランジスタのドレインとゲイト電極との
間の寄生容量が著しく大きくなり、スイッチングに支障
をきたすからである。なお、容量配線７３がゲイト配線
を兼ねている場合には、該配線の寄生容量が多大とな
り、動作速度、信号形状を鈍化させるという欠点もあ
る。
は、ゲイト配線７２とは互いに異なる行の配線を用い
る。もし、ゲイト配線７２と配線７３を同じ行の配線と
すると、薄膜トランジスタのドレインとゲイト電極との
間の寄生容量が著しく大きくなり、スイッチングに支障
をきたすからである。なお、容量配線７３がゲイト配線
を兼ねている場合には、該配線の寄生容量が多大とな
り、動作速度、信号形状を鈍化させるという欠点もあ
る。
【０００８】次に、これら配線を覆ってゲイト絶縁膜７
４、さらに真性の半導体層７５を形成する。さらに、半
導体層７５に接続するＮ型もしくはＰ型の不純物がドー
ピングされた導電性領域（ソース、ドレイン）７６、７
７を形成する。さらに、データ配線７８を形成する。
（図６（Ａ）） かくして、容量配線７３と導電性領域７７との間に、ゲ
イト絶縁膜７４を誘電体とする補助容量７９が得られ
る。その後、パッシベーション膜として窒化珪素層８０
とポリイミド等の平坦化に適した樹脂材料の層８１より
なる第１の層間絶縁物を形成する。（図６（Ｂ））
４、さらに真性の半導体層７５を形成する。さらに、半
導体層７５に接続するＮ型もしくはＰ型の不純物がドー
ピングされた導電性領域（ソース、ドレイン）７６、７
７を形成する。さらに、データ配線７８を形成する。
（図６（Ａ）） かくして、容量配線７３と導電性領域７７との間に、ゲ
イト絶縁膜７４を誘電体とする補助容量７９が得られ
る。その後、パッシベーション膜として窒化珪素層８０
とポリイミド等の平坦化に適した樹脂材料の層８１より
なる第１の層間絶縁物を形成する。（図６（Ｂ））
【０００９】さて、薄膜トランジスタは光の照射により
導電性が変動するので、それを防止するために遮光性を
有する被膜（ブラックマトリクス）８２を薄膜トランジ
スタに重ねる。さらに、画素間の色、明るさが混合する
ことや、画素の境界部分での電界の乱れによる表示不良
を防止するために、画素間にも上記の遮光性の被膜を形
成する。このため、この遮光性被膜はマトリクス状の形
状を呈し、ブラックマトリクス（ＢＭ）と呼ばれる。Ｂ
Ｍ８２は、アクティブマトリクス回路の設けられた基板
に設けると、画素の集積化の上で効果がある。その場合
には、通常、第１の層間絶縁物のポリイミド層８１上に
形成される。（図６（Ｃ））
導電性が変動するので、それを防止するために遮光性を
有する被膜（ブラックマトリクス）８２を薄膜トランジ
スタに重ねる。さらに、画素間の色、明るさが混合する
ことや、画素の境界部分での電界の乱れによる表示不良
を防止するために、画素間にも上記の遮光性の被膜を形
成する。このため、この遮光性被膜はマトリクス状の形
状を呈し、ブラックマトリクス（ＢＭ）と呼ばれる。Ｂ
Ｍ８２は、アクティブマトリクス回路の設けられた基板
に設けると、画素の集積化の上で効果がある。その場合
には、通常、第１の層間絶縁物のポリイミド層８１上に
形成される。（図６（Ｃ））
【００１０】その後、第２の層間絶縁物８３を形成し、
これと第１の層間絶縁物をエッチングして、導電性領域
７７に達するコンタクトホールを形成し、さらに透明導
電性被膜によって画素電極８４、８５（別の画素の画素
電極）を形成する。一般には、ＢＭと画素電極は、互い
に重ならない部分ができないように形成される。ＢＭが
絶縁性の材料で形成されていれば第２の層間絶縁物８３
は不要である。（図６（Ｄ））
これと第１の層間絶縁物をエッチングして、導電性領域
７７に達するコンタクトホールを形成し、さらに透明導
電性被膜によって画素電極８４、８５（別の画素の画素
電極）を形成する。一般には、ＢＭと画素電極は、互い
に重ならない部分ができないように形成される。ＢＭが
絶縁性の材料で形成されていれば第２の層間絶縁物８３
は不要である。（図６（Ｄ））
【００１１】
【発明が解決しようとする課題】上記の構造のアクティ
ブマトリクス回路では、補助容量をより大きくするため
には、容量配線７３の占める面積をより大きなものとし
なければならない。すなわち、従来の方法では、補助容
量は２次元的な広がりを主とした構造であった。容量配
線も設けられた部分は光を透過しないので、開口率を低
下させる。本発明は、この問題を解決し、補助容量を立
体的に構成することにより、開口率を低下させることな
く、補助容量を増加させることを目的とする。
ブマトリクス回路では、補助容量をより大きくするため
には、容量配線７３の占める面積をより大きなものとし
なければならない。すなわち、従来の方法では、補助容
量は２次元的な広がりを主とした構造であった。容量配
線も設けられた部分は光を透過しないので、開口率を低
下させる。本発明は、この問題を解決し、補助容量を立
体的に構成することにより、開口率を低下させることな
く、補助容量を増加させることを目的とする。
【００１２】
【課題を解決するための手段】本明細書で開示する発明
は、補助容量として、ブラックマトリクスとＮ型もしく
ばＰ型の導電性領域（半導体層）あるいは、その領域と
接続する金属配線との間で容量を形成し、その誘電体と
して、第１の層間絶縁物のパッシベーション膜として使
用される窒化珪素層（図６の窒化珪素層８０に相当）を
用いることを特徴とする。
は、補助容量として、ブラックマトリクスとＮ型もしく
ばＰ型の導電性領域（半導体層）あるいは、その領域と
接続する金属配線との間で容量を形成し、その誘電体と
して、第１の層間絶縁物のパッシベーション膜として使
用される窒化珪素層（図６の窒化珪素層８０に相当）を
用いることを特徴とする。
【００１３】本発明のアクティブマトリクス型表示回路
は、 ボトムゲイト型の薄膜トランジスタ、 ゲイト配線およびデータ配線、 ブラックマトリクスとして機能し、一定の電位に保持
された導電性被膜、 Ｎ型もしくはＰ型の半導体層（もしくは、それと接続
し、データ配線と同じ層の金属配線） 導電性被膜とデータ配線の間にあり、窒化珪素層とポ
リイミド層を有する層間絶縁物（窒化珪素層はポリイミ
ド層の下にある）、とを有する。
は、 ボトムゲイト型の薄膜トランジスタ、 ゲイト配線およびデータ配線、 ブラックマトリクスとして機能し、一定の電位に保持
された導電性被膜、 Ｎ型もしくはＰ型の半導体層（もしくは、それと接続
し、データ配線と同じ層の金属配線） 導電性被膜とデータ配線の間にあり、窒化珪素層とポ
リイミド層を有する層間絶縁物（窒化珪素層はポリイミ
ド層の下にある）、とを有する。
【００１４】本発明の第１は、上記の構造において、層
間絶縁物のポリイミド層がエッチングされた部分に、半
導体層（もしくは金属配線）と導電性被膜を両電極と
し、少なくとも層間絶縁物の窒化珪素層を誘電体とする
補助容量が形成されていることを特徴とする。本発明の
第２は、上記の構造において、前記層間絶縁物におい
て、導電性被膜は、半導体層（もしくは金属配線）と重
なる部分において、層間絶縁物の窒化珪素層と接する部
分を有することを特徴とする。
間絶縁物のポリイミド層がエッチングされた部分に、半
導体層（もしくは金属配線）と導電性被膜を両電極と
し、少なくとも層間絶縁物の窒化珪素層を誘電体とする
補助容量が形成されていることを特徴とする。本発明の
第２は、上記の構造において、前記層間絶縁物におい
て、導電性被膜は、半導体層（もしくは金属配線）と重
なる部分において、層間絶縁物の窒化珪素層と接する部
分を有することを特徴とする。
【００１５】上記本発明の第１もしくは第２において、
補助容量の電極として機能する半導体層が、薄膜トラン
ジスタのソースもしくはドレインと連続している構造と
すれば、回路構造が簡単で、専有面積も減らすことがで
きる。また、補助容量の誘電体としては、窒化珪素層の
みとすることも，他の被膜（例えば、酸化珪素）との多
層構造とすることも可能である。前者の場合には、誘電
体が薄くなり、かつ、誘電率の大きい窒化珪素を用いる
ことにより、より大きな容量が得られる。本発明の第１
もしくは第２においては、窒化珪素層の厚さは１０００
Å以下、好ましくは５００Å以下とするとよい。
補助容量の電極として機能する半導体層が、薄膜トラン
ジスタのソースもしくはドレインと連続している構造と
すれば、回路構造が簡単で、専有面積も減らすことがで
きる。また、補助容量の誘電体としては、窒化珪素層の
みとすることも，他の被膜（例えば、酸化珪素）との多
層構造とすることも可能である。前者の場合には、誘電
体が薄くなり、かつ、誘電率の大きい窒化珪素を用いる
ことにより、より大きな容量が得られる。本発明の第１
もしくは第２においては、窒化珪素層の厚さは１０００
Å以下、好ましくは５００Å以下とするとよい。
【００１６】本発明においては、上記の構成で補助容量
の形成される部分を、図６に示された方法で補助容量の
形成される部分と重ねることができる。その場合には、
本発明の補助容量は容量配線と重なる。かくすると、補
助容量は多層に形成されるので、開口率を低下させずに
容量を増大させることができる。また、本発明を実施す
るに際しては、必要な工程はポリイミド層のエッチング
工程のみであり、その他の成膜、エッチング等は不要で
あり、本発明を実施することによる作製上の困難は皆無
である。
の形成される部分を、図６に示された方法で補助容量の
形成される部分と重ねることができる。その場合には、
本発明の補助容量は容量配線と重なる。かくすると、補
助容量は多層に形成されるので、開口率を低下させずに
容量を増大させることができる。また、本発明を実施す
るに際しては、必要な工程はポリイミド層のエッチング
工程のみであり、その他の成膜、エッチング等は不要で
あり、本発明を実施することによる作製上の困難は皆無
である。
【００１７】
〔実施例１〕本実施例の作製工程を図１に示す。まず、
下地膜として酸化珪素膜を３０００Åの厚さにスパッタ
法またはプラズマＣＶＤ法で成膜されたガラス基板１上
に、ゲイト配線２と容量配線３を厚さ４０００Åのタン
タル膜により形成する。これらの配線の表面には陽極酸
化によって酸化物被膜を形成してもよい。かくすると、
絶縁性を高められる。次にゲイト絶縁膜として酸化珪素
膜４をプラズマＣＶＤ法または減圧熱ＣＶＤ法またはス
パッタ法により、１０００Åの厚さに成膜する。これは
窒化珪素膜と酸化珪素膜の多層膜であってもよい。
下地膜として酸化珪素膜を３０００Åの厚さにスパッタ
法またはプラズマＣＶＤ法で成膜されたガラス基板１上
に、ゲイト配線２と容量配線３を厚さ４０００Åのタン
タル膜により形成する。これらの配線の表面には陽極酸
化によって酸化物被膜を形成してもよい。かくすると、
絶縁性を高められる。次にゲイト絶縁膜として酸化珪素
膜４をプラズマＣＶＤ法または減圧熱ＣＶＤ法またはス
パッタ法により、１０００Åの厚さに成膜する。これは
窒化珪素膜と酸化珪素膜の多層膜であってもよい。
【００１８】さらに非晶質珪素膜を５００Åの厚さにプ
ラズマＣＶＤ法または減圧熱ＣＶＤ法で成膜する。これ
は、さらに加熱またはレーザー光の照射によって、結晶
性珪素膜としてもよい。このようにして得られた非晶質
珪素膜（もしくは結晶性珪素膜）をエッチングすること
により、薄膜トランジスタの半導体層（活性層）５を得
る。次に、燐を有する多結晶珪素膜を減圧ＣＶＤ法で５
０００Åの厚さに成膜し、これをエッチングすることに
より、ソース６、ドレイン７を得る。さらに、厚さ６０
００Åのアルミニウム膜を用いてデータ配線８を得る。
以上において、容量配線３とドレイン７の間には、ゲイ
ト絶縁膜４を誘電体とする第１の補助容量９が形成され
る。（図１（Ａ））
ラズマＣＶＤ法または減圧熱ＣＶＤ法で成膜する。これ
は、さらに加熱またはレーザー光の照射によって、結晶
性珪素膜としてもよい。このようにして得られた非晶質
珪素膜（もしくは結晶性珪素膜）をエッチングすること
により、薄膜トランジスタの半導体層（活性層）５を得
る。次に、燐を有する多結晶珪素膜を減圧ＣＶＤ法で５
０００Åの厚さに成膜し、これをエッチングすることに
より、ソース６、ドレイン７を得る。さらに、厚さ６０
００Åのアルミニウム膜を用いてデータ配線８を得る。
以上において、容量配線３とドレイン７の間には、ゲイ
ト絶縁膜４を誘電体とする第１の補助容量９が形成され
る。（図１（Ａ））
【００１９】ここまでの工程で得られた回路を上から見
た様子を図４（Ａ）に示す。番号は図１のものに対応す
る。（図４（Ａ）） 次に窒化珪素膜１０をシランとアンモニア、またはシラ
ンとＮ2 Ｏ、またはシランとアンモニアとＮ2 Ｏを用い
たプラズマＣＶＤ法により形成する。この窒化珪素膜１
０は２５０〜１０００Å、ここでは５００Åの厚さに成
膜する。この窒化珪素膜の成膜方法は、ジクロールシラ
ンとアンモニアを用いる方法でもよい。また減圧熱ＣＶ
Ｄ法や光ＣＶＤ法を用いるのでもよい。
た様子を図４（Ａ）に示す。番号は図１のものに対応す
る。（図４（Ａ）） 次に窒化珪素膜１０をシランとアンモニア、またはシラ
ンとＮ2 Ｏ、またはシランとアンモニアとＮ2 Ｏを用い
たプラズマＣＶＤ法により形成する。この窒化珪素膜１
０は２５０〜１０００Å、ここでは５００Åの厚さに成
膜する。この窒化珪素膜の成膜方法は、ジクロールシラ
ンとアンモニアを用いる方法でもよい。また減圧熱ＣＶ
Ｄ法や光ＣＶＤ法を用いるのでもよい。
【００２０】続いて、スピンコーティング法によって、
ポリイミド層１１を少なくとも８０００Å以上、好まし
くは１．５μｍの厚さに成膜する。ポリイミド層の表面
は平坦に形成される。かくして、窒化珪素層１０とポリ
イミド層１１よりなる第１の層間絶縁物を形成する。そ
して、ポリイミド層１１をエッチングして、補助容量用
の孔１２を形成する。（図１（Ｂ）） さらに、厚さ１０００Åのチタン膜をスパッタリング法
で成膜する。勿論、クロム膜やアルミニウム膜等の金属
膜を用いてもよい。
ポリイミド層１１を少なくとも８０００Å以上、好まし
くは１．５μｍの厚さに成膜する。ポリイミド層の表面
は平坦に形成される。かくして、窒化珪素層１０とポリ
イミド層１１よりなる第１の層間絶縁物を形成する。そ
して、ポリイミド層１１をエッチングして、補助容量用
の孔１２を形成する。（図１（Ｂ）） さらに、厚さ１０００Åのチタン膜をスパッタリング法
で成膜する。勿論、クロム膜やアルミニウム膜等の金属
膜を用いてもよい。
【００２１】そして、チタン膜をエッチングし、ブラッ
クマトリクス１３を形成する。ブラックマトリクス１３
は先に形成した補助容量用の孔１２を覆うように形成す
る。かくして、補助容量用の孔１２において、ブラック
マトリクス１３とドレイン７との間に、窒化珪素層１０
を誘電体とする第２の補助容量１４が形成される。（図
１（Ｃ）） ここまでの工程で得られる補助容量用の孔１２とブラッ
クマトリクス１３を上から見た様子を図４（Ｂ）に示
す。番号は図１のものに対応する。補助容量用の孔１２
とブラックマトリクス１３の重なった部分に第２の補助
容量が形成される。（図４（Ｂ））
クマトリクス１３を形成する。ブラックマトリクス１３
は先に形成した補助容量用の孔１２を覆うように形成す
る。かくして、補助容量用の孔１２において、ブラック
マトリクス１３とドレイン７との間に、窒化珪素層１０
を誘電体とする第２の補助容量１４が形成される。（図
１（Ｃ）） ここまでの工程で得られる補助容量用の孔１２とブラッ
クマトリクス１３を上から見た様子を図４（Ｂ）に示
す。番号は図１のものに対応する。補助容量用の孔１２
とブラックマトリクス１３の重なった部分に第２の補助
容量が形成される。（図４（Ｂ））
【００２２】さらに、第２の層間絶縁物として、厚さ５
０００のポリイミド膜１５を成膜し、ポリイミド膜１１
および１５と窒化珪素層１０をエッチングして、ドレイ
ン７に達するコンタクトホールを形成する。さらに、ス
パッタリング法により厚さ１０００ÅのＩＴＯ（インデ
ィウム錫酸化物）膜を形成し、これをエッチングして、
画素電極１６、１７を形成する。（図１（Ｄ）） かくして、アクティブマトリクス回路が完成する。本実
施例のように、ポリイミド膜により絶縁層を形成すると
平坦化が容易であり、効果が大きい。
０００のポリイミド膜１５を成膜し、ポリイミド膜１１
および１５と窒化珪素層１０をエッチングして、ドレイ
ン７に達するコンタクトホールを形成する。さらに、ス
パッタリング法により厚さ１０００ÅのＩＴＯ（インデ
ィウム錫酸化物）膜を形成し、これをエッチングして、
画素電極１６、１７を形成する。（図１（Ｄ）） かくして、アクティブマトリクス回路が完成する。本実
施例のように、ポリイミド膜により絶縁層を形成すると
平坦化が容易であり、効果が大きい。
【００２３】〔実施例２〕本実施例の作製工程を図２に
示す。まず、下地膜のコーティングされたガラス基板２
１上に、ゲイト配線２２と容量配線２３を厚さ３０００
Åのアルミニウム膜により形成する。これらの配線の表
面には陽極酸化によって酸化物被膜を形成してもよい。
かくすると、絶縁性を高められる。次にゲイト絶縁膜と
して酸化珪素膜２４をプラズマＣＶＤ法により、１００
０Åの厚さに成膜する。これは窒化珪素膜と酸化珪素膜
の多層膜であってもよい。
示す。まず、下地膜のコーティングされたガラス基板２
１上に、ゲイト配線２２と容量配線２３を厚さ３０００
Åのアルミニウム膜により形成する。これらの配線の表
面には陽極酸化によって酸化物被膜を形成してもよい。
かくすると、絶縁性を高められる。次にゲイト絶縁膜と
して酸化珪素膜２４をプラズマＣＶＤ法により、１００
０Åの厚さに成膜する。これは窒化珪素膜と酸化珪素膜
の多層膜であってもよい。
【００２４】さらに非晶質珪素膜を５００Åの厚さにプ
ラズマＣＶＤ法または減圧熱ＣＶＤ法で成膜する。これ
は、さらに加熱またはレーザー光の照射によって、結晶
性珪素膜としてもよい。このようにして得られた非晶質
珪素膜（もしくは結晶性珪素膜）をエッチングすること
により、薄膜トランジスタの半導体層（活性層）２５を
得る。次に、Ｎ型を付与する不純物であるリンのイオン
を５×１０14〜５×１０15原子／ｃｍ3 のドーズ量で選
択的に半導体層２５に注入することにより、ソース２
６、ドレイン２７を得る。不純物イオンの注入後、加熱
処理もしくはレーザー照射等を行うことにより、不純物
イオンの注入が行われた領域の活性化をおこなってもよ
い。（図２（Ａ））
ラズマＣＶＤ法または減圧熱ＣＶＤ法で成膜する。これ
は、さらに加熱またはレーザー光の照射によって、結晶
性珪素膜としてもよい。このようにして得られた非晶質
珪素膜（もしくは結晶性珪素膜）をエッチングすること
により、薄膜トランジスタの半導体層（活性層）２５を
得る。次に、Ｎ型を付与する不純物であるリンのイオン
を５×１０14〜５×１０15原子／ｃｍ3 のドーズ量で選
択的に半導体層２５に注入することにより、ソース２
６、ドレイン２７を得る。不純物イオンの注入後、加熱
処理もしくはレーザー照射等を行うことにより、不純物
イオンの注入が行われた領域の活性化をおこなってもよ
い。（図２（Ａ））
【００２５】次に、厚さ６０００Åのアルミニウム膜を
用いてデータ配線２８、および、ドレインに接続する配
線（ドレイン配線）２９を得る。以上において、容量配
線２３とドレイン配線２９の間には、ゲイト絶縁膜２４
を誘電体とする第１の補助容量３０が形成される。（図
２（Ｂ）） 次に窒化珪素層３１およびポリイミド層３２を実施例１
と同じ条件で形成する。次に、ポリイミド層３２をエッ
チングして、補助容量用の孔３３を形成する。（図２
（Ｃ））
用いてデータ配線２８、および、ドレインに接続する配
線（ドレイン配線）２９を得る。以上において、容量配
線２３とドレイン配線２９の間には、ゲイト絶縁膜２４
を誘電体とする第１の補助容量３０が形成される。（図
２（Ｂ）） 次に窒化珪素層３１およびポリイミド層３２を実施例１
と同じ条件で形成する。次に、ポリイミド層３２をエッ
チングして、補助容量用の孔３３を形成する。（図２
（Ｃ））
【００２６】さらに、厚さ１０００Åのチタン膜をスパ
ッタリング法で成膜する。勿論、クロム膜やアルミニウ
ム膜等の金属膜を用いてもよい。そして、チタン膜をエ
ッチングし、ブラックマトリクス３４を形成する。かく
して、補助容量用の孔３３において、ブラックマトリク
ス３４とドレイン配線２９との間に、窒化珪素層３１を
誘電体とする第２の補助容量３５が形成される。（図２
（Ｄ））
ッタリング法で成膜する。勿論、クロム膜やアルミニウ
ム膜等の金属膜を用いてもよい。そして、チタン膜をエ
ッチングし、ブラックマトリクス３４を形成する。かく
して、補助容量用の孔３３において、ブラックマトリク
ス３４とドレイン配線２９との間に、窒化珪素層３１を
誘電体とする第２の補助容量３５が形成される。（図２
（Ｄ））
【００２７】さらに、第２の層間絶縁物として、厚さ５
０００のポリイミド膜３６を成膜し、ポリイミド膜３２
および３６と窒化珪素層３１をエッチングして、ドレイ
ン配線２９に達するコンタクトホールを形成する。さら
に、スパッタリング法により厚さ１０００ÅのＩＴＯ
（インディウム錫酸化物）膜を形成し、これをエッチン
グして、画素電極３７、３８を形成する。（図２
（Ｅ））
０００のポリイミド膜３６を成膜し、ポリイミド膜３２
および３６と窒化珪素層３１をエッチングして、ドレイ
ン配線２９に達するコンタクトホールを形成する。さら
に、スパッタリング法により厚さ１０００ÅのＩＴＯ
（インディウム錫酸化物）膜を形成し、これをエッチン
グして、画素電極３７、３８を形成する。（図２
（Ｅ））
【００２８】〔実施例３〕本実施例の作製工程を図５に
示す。まず、下地膜のコーティングされたガラス基板５
１上に、ゲイト配線５２と容量配線５３を厚さ４０００
Åのタンタル膜により形成する。これらの配線の表面に
は陽極酸化によって酸化物被膜を形成してもよい。かく
すると、絶縁性を高められる。次にゲイト絶縁膜として
酸化珪素膜５４をプラズマＣＶＤ法により、１０００Å
の厚さに成膜する。これは窒化珪素膜と酸化珪素膜の多
層膜であってもよい。
示す。まず、下地膜のコーティングされたガラス基板５
１上に、ゲイト配線５２と容量配線５３を厚さ４０００
Åのタンタル膜により形成する。これらの配線の表面に
は陽極酸化によって酸化物被膜を形成してもよい。かく
すると、絶縁性を高められる。次にゲイト絶縁膜として
酸化珪素膜５４をプラズマＣＶＤ法により、１０００Å
の厚さに成膜する。これは窒化珪素膜と酸化珪素膜の多
層膜であってもよい。
【００２９】さらに非晶質珪素膜を５００Åの厚さにプ
ラズマＣＶＤ法で成膜する。このようにして得られた非
晶質珪素膜をエッチングすることにより、薄膜トランジ
スタの半導体層（活性層）５５を得る。次に、Ｎ型を付
与する不純物であるリンのイオンを５×１０14〜５×１
０15原子／ｃｍ3 のドーズ量で選択的に半導体層５５に
注入することにより、ソース５６、ドレイン５７を得
る。不純物イオンの注入後、加熱処理もしくはレーザー
照射等を行うことにより、不純物イオンの注入が行われ
た領域の活性化をおこなってもよい。（図５（Ａ））
ラズマＣＶＤ法で成膜する。このようにして得られた非
晶質珪素膜をエッチングすることにより、薄膜トランジ
スタの半導体層（活性層）５５を得る。次に、Ｎ型を付
与する不純物であるリンのイオンを５×１０14〜５×１
０15原子／ｃｍ3 のドーズ量で選択的に半導体層５５に
注入することにより、ソース５６、ドレイン５７を得
る。不純物イオンの注入後、加熱処理もしくはレーザー
照射等を行うことにより、不純物イオンの注入が行われ
た領域の活性化をおこなってもよい。（図５（Ａ））
【００３０】次に、厚さ６０００Åのアルミニウム膜を
用いてデータ配線５８を得る。以上において、半導体層
５５は容量配線５３と重なるように形成される。したが
って、容量配線５３とドレイン５７の間には、ゲイト絶
縁膜５４を誘電体とする第１の補助容量５９が形成され
る。（図５（Ｂ）） 次に窒化珪素層６０およびポリイミド層６１を実施例１
と同じ条件で形成する。次に、ポリイミド層６１をエッ
チングして、補助容量用の孔６２を形成する。（図５
（Ｃ））
用いてデータ配線５８を得る。以上において、半導体層
５５は容量配線５３と重なるように形成される。したが
って、容量配線５３とドレイン５７の間には、ゲイト絶
縁膜５４を誘電体とする第１の補助容量５９が形成され
る。（図５（Ｂ）） 次に窒化珪素層６０およびポリイミド層６１を実施例１
と同じ条件で形成する。次に、ポリイミド層６１をエッ
チングして、補助容量用の孔６２を形成する。（図５
（Ｃ））
【００３１】さらに、厚さ１０００Åのチタン膜をスパ
ッタリング法で成膜し、チタン膜をエッチングして、ブ
ラックマトリクス６３を形成する。かくして、補助容量
用の孔６２において、ブラックマトリクス６３とドレイ
ン５７との間に、窒化珪素層６０を誘電体とする第２の
補助容量６４が形成される。（図５（Ｄ））
ッタリング法で成膜し、チタン膜をエッチングして、ブ
ラックマトリクス６３を形成する。かくして、補助容量
用の孔６２において、ブラックマトリクス６３とドレイ
ン５７との間に、窒化珪素層６０を誘電体とする第２の
補助容量６４が形成される。（図５（Ｄ））
【００３２】さらに、第２の層間絶縁物として、厚さ５
０００のポリイミド膜６５を成膜し、ポリイミド膜６１
および６５と窒化珪素層６０をエッチングして、ドレイ
ン５７に達するコンタクトホールを形成する。さらに、
スパッタリング法により厚さ１０００ÅのＩＴＯ（イン
ディウム錫酸化物）膜を形成し、これをエッチングし
て、画素電極６６、６７を形成する。（図５（Ｅ））
０００のポリイミド膜６５を成膜し、ポリイミド膜６１
および６５と窒化珪素層６０をエッチングして、ドレイ
ン５７に達するコンタクトホールを形成する。さらに、
スパッタリング法により厚さ１０００ÅのＩＴＯ（イン
ディウム錫酸化物）膜を形成し、これをエッチングし
て、画素電極６６、６７を形成する。（図５（Ｅ））
【００３３】
【発明の効果】Ｎ型またはＰ型の半導体層もしくはそれ
に接続する配線とブラックマトリクスとして用いられる
導電性被膜とを電極とし、パッシベーション膜として形
成される窒化珪素層を誘電体として補助容量を形成する
ことにより、従来の問題点が解決されることが明らかに
なった。このように本発明は産業上、有益である。
に接続する配線とブラックマトリクスとして用いられる
導電性被膜とを電極とし、パッシベーション膜として形
成される窒化珪素層を誘電体として補助容量を形成する
ことにより、従来の問題点が解決されることが明らかに
なった。このように本発明は産業上、有益である。
【図１】 実施例１のアクティブマトリクス回路の作製
工程断面図を示す。
工程断面図を示す。
【図２】 実施例２のアクティブマトリクス回路の作製
工程断面図を示す。
工程断面図を示す。
【図３】 一般的なアクティブマトリクス回路の回路図
を示す。
を示す。
【図４】 実施例１のアクティブマトリクス回路の作製
工程上面図を示す。
工程上面図を示す。
【図５】 実施例３のアクティブマトリクス回路の作製
工程断面図を示す。
工程断面図を示す。
【図６】 従来のアクティブマトリクス回路の作製工程
断面図を示す。
断面図を示す。
１ ガラス基板 ２ ゲイト配線 ３ 容量配線 ４ ゲイト絶縁膜 ５ 半導体層（活性層） ６ ソース ７ ドレイン ８ データ配線 ９ 第１の補助容量 １０ 窒化珪素層 １１、１５ ポリイミド層 １２ 補助容量用の孔 １３ ブラックマトリクス １４ 第２の補助容量 １６、１７ 画素電極
Claims (7)
- 【請求項１】 ボトムゲイト型の薄膜トランジスタと、 ゲイト配線およびデータ配線と、 Ｎ型もしくはＰ型の半導体層、もしくは該半導体層に接
続し、前記データ配線と同じ層の金属配線と、 ブラックマトリクスとして機能し、一定の電位に保持さ
れた導電性被膜と、 前記導電性被膜と前記データ配線の間にあり、窒化珪素
層と樹脂層を有する層間絶縁物と、を有するアクティブ
マトリクス型表示回路において、 前記層間絶縁物において、窒化珪素層は、樹脂層の下に
あり、 前記層間絶縁物の樹脂層がエッチングされた部分に、前
記半導体層と前記導電性被膜、あるいは前記金属配線と
前記導電性被膜を両電極とし、少なくとも前記層間絶縁
物の窒化珪素層を誘電体とする補助容量が形成されてい
るアクティブマトリクス型表示回路。 - 【請求項２】 ボトムゲイト型の薄膜トランジスタと、 ゲイト配線およびデータ配線と、 Ｎ型もしくはＰ型の半導体層、もしくは該半導体層に接
続し、前記データ配線と同じ層の金属配線と、 ブラックマトリクスとして機能し、一定の電位に保持さ
れた導電性被膜と、 前記導電性被膜と前記データ配線の間にあり、窒化珪素
層と樹脂層を有する層間絶縁物と、を有するアクティブ
マトリクス型表示回路において、 前記層間絶縁物において、窒化珪素層は、樹脂層の下に
あり、 前記導電性被膜は、前記半導体層もしくは前記金属配線
と重なる部分において、前記層間絶縁物の窒化珪素層と
接する部分を有することを特徴とするアクティブマトリ
クス型表示回路。 - 【請求項３】 請求項１もしくは請求項２において、前
記半導体層は、前記薄膜トランジスタのソースもしくは
ドレインと連続していることを特徴とするアクティブマ
トリクス型表示回路。 - 【請求項４】 請求項１において、前記補助容量は、誘
電体として、前記層間絶縁物の窒化珪素層のみからなる
ことを特徴とするアクティブマトリクス型表示回路。 - 【請求項５】 請求項１もしくは請求項２において、前
記窒化珪素層の厚さは１０００Å以下であることを特徴
とするアクティブマトリクス型表示回路。 - 【請求項６】 請求項１において、層間絶縁物の樹脂層
がエッチングされた部分は、ゲイト配線と同じ層の配線
と重なることを特徴とするアクティブマトリクス型表示
回路。 - 【請求項７】 請求項１において、導電性被膜が層間絶
縁物の窒化珪素層と接する部分は、ゲイト配線と同じ層
の配線と重なることを特徴とするアクティブマトリクス
型表示回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31003396A JP3657371B2 (ja) | 1996-11-06 | 1996-11-06 | アクティブマトリクス型表示装置 |
| US08/962,047 US6262438B1 (en) | 1996-11-04 | 1997-10-31 | Active matrix type display circuit and method of manufacturing the same |
| US09/906,883 US6660549B2 (en) | 1996-11-04 | 2001-07-16 | Method of manufacturing an active matrix type display circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31003396A JP3657371B2 (ja) | 1996-11-06 | 1996-11-06 | アクティブマトリクス型表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10142636A true JPH10142636A (ja) | 1998-05-29 |
| JP3657371B2 JP3657371B2 (ja) | 2005-06-08 |
| JPH10142636A5 JPH10142636A5 (ja) | 2005-06-16 |
Family
ID=18000356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31003396A Expired - Fee Related JP3657371B2 (ja) | 1996-11-04 | 1996-11-06 | アクティブマトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3657371B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001291870A (ja) * | 2000-04-06 | 2001-10-19 | Sony Corp | 薄膜トランジスタ及びその製造方法 |
| KR100446940B1 (ko) * | 2001-08-29 | 2004-09-01 | 일진다이아몬드(주) | 액정표시장치용 박막 트랜지스터 및 그 제조방법 |
| KR100524250B1 (ko) * | 1999-10-26 | 2005-10-26 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액티브 매트릭스 액정 표시 패널 |
| JP2008015461A (ja) * | 2006-06-30 | 2008-01-24 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| JP2011221099A (ja) * | 2010-04-05 | 2011-11-04 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置、及び電子機器 |
| JP2012073625A (ja) * | 2000-04-27 | 2012-04-12 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| JP2012134519A (ja) * | 2012-02-13 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2013008957A (ja) * | 2011-05-24 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR101331803B1 (ko) * | 2006-06-30 | 2013-11-25 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| JP2014212337A (ja) * | 2014-06-30 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9041875B2 (en) | 1999-08-12 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| JP2018133577A (ja) * | 2012-07-12 | 2018-08-23 | 株式会社半導体エネルギー研究所 | 表示装置 |
-
1996
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Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9041875B2 (en) | 1999-08-12 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| US9640630B2 (en) | 1999-08-12 | 2017-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| KR100524250B1 (ko) * | 1999-10-26 | 2005-10-26 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 액티브 매트릭스 액정 표시 패널 |
| JP2001291870A (ja) * | 2000-04-06 | 2001-10-19 | Sony Corp | 薄膜トランジスタ及びその製造方法 |
| JP2017049592A (ja) * | 2000-04-27 | 2017-03-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2017161911A (ja) * | 2000-04-27 | 2017-09-14 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2018136572A (ja) * | 2000-04-27 | 2018-08-30 | 株式会社半導体エネルギー研究所 | Ｅｌ表示装置 |
| US9780124B2 (en) | 2000-04-27 | 2017-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Display device including pixel comprising first transistor second transistor and light-emitting element |
| JP2012073625A (ja) * | 2000-04-27 | 2012-04-12 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| US9419026B2 (en) | 2000-04-27 | 2016-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2016106243A (ja) * | 2000-04-27 | 2016-06-16 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US9099361B2 (en) | 2000-04-27 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR100446940B1 (ko) * | 2001-08-29 | 2004-09-01 | 일진다이아몬드(주) | 액정표시장치용 박막 트랜지스터 및 그 제조방법 |
| US8953110B2 (en) | 2006-06-30 | 2015-02-10 | Lg Display Co., Ltd. | Liquid crystal display and method for fabricating the same |
| JP2008015461A (ja) * | 2006-06-30 | 2008-01-24 | Lg Philips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
| KR101331803B1 (ko) * | 2006-06-30 | 2013-11-25 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| JP2011221099A (ja) * | 2010-04-05 | 2011-11-04 | Seiko Epson Corp | 電気光学装置用基板、電気光学装置、及び電子機器 |
| JP2013008957A (ja) * | 2011-05-24 | 2013-01-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2012134519A (ja) * | 2012-02-13 | 2012-07-12 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2018133577A (ja) * | 2012-07-12 | 2018-08-23 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2014212337A (ja) * | 2014-06-30 | 2014-11-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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