JPH10143331A

JPH10143331A - 記憶装置アレイシステム

Info

Publication number: JPH10143331A
Application number: JP8315550A
Authority: JP
Inventors: Yuji Kiyohara; 裕二清原
Original assignee: Brother Industries Ltd; Xing Inc
Current assignee: Brother Industries Ltd; Xing Inc
Priority date: 1996-11-11
Filing date: 1996-11-11
Publication date: 1998-05-29

Abstract

(57)【要約】【課題】ＨＤＤ等の記憶装置を同期運転させる必要が
なく安価に構成でき、しかもハードウェアによるリビル
ドが可能な記憶装置アレイシステムを提供する。【解決手段】記憶装置アレイシステム１は複数の記憶
装置１０１を有し、外部より入力されたデータは複数の
データブロックに分割されて、それぞれエラー訂正符号
を付与した形で上記記憶装置１０１に分散して記憶され
るとともに、各データブロックはそれら記憶装置１０１
に対し並列して読み書きされる。また、各記憶装置１０
１に対応して設けられ、各々対応する記憶装置１０１か
ら読み出されたデータを一時蓄積する独立したバッファ
１０４と、それらバッファ１０４に蓄積されたデータを
一括して読み出すデータ読出手段１０７と、該データ読
出手段１０７がバッファ１０４から読み出したデータを
エラー訂正し、そのエラー訂正されたデータを外部へ出
力するエラー訂正回路１０６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディスクアレイシ
ステム（いわゆるＲＡＩＤシステム）等の記憶装置アレ
イシステムに関するものである。

【０００２】

【従来の技術】従来より、大容量で高速な記憶装置とし
てディスクアレイ（別名ＲＡＩＤ：Redundant Arrays o
f Inexpensive Disksの略）が知られている。ディスク
アレイでは、磁気ディスクドライブ（例えばハードディ
スクドライブ：以下、ＨＤＤという）を複数台パラレル
に同時動作させて、データ入出力性能の高速化を図って
いる。また、ディスクアレイでは、データの信頼性を向
上させるために、冗長データ（誤り訂正符号あるいはエ
ラー訂正符号）を付加して記憶しており、ディスク上の
データの一部が失われても元のデータを復元することが
できるようになっている。

【０００３】例えば、冗長データとしてパリティを使用
する場合、図１２（ａ）に示すように、原データは数ビ
ット単位（例えば、８ビット（１バイト）単位）毎に区
切られてデータブロックＢ11、Ｂ12、‥‥に分割され、
パリティＰ11、Ｐ12、‥‥をそれぞれ付加して、同図
（ｂ）に示すように各ＨＤＤに格納される。なお、図で
は、原データは３つのＨＤＤ（ディスク１〜３）に分散
・格納されるように描いている。

【０００４】パリティは、データブロック中の「１」と
なっているビット数が偶数である場合にパリティを
「１」、奇数の場合に「０」とする奇数パリティと、同
じく偶数である場合にパリティを「０」、奇数の場合に
「１」とする偶数パリティとがあり、例えば、データブ
ロックが「１０００１０１０」であったときの偶数パリ
ティは「１」となる。そして、該データブロックの読出
し時に、そのいずれか１つのビットが読み出せなかった
場合に、読み出しに成功した他のビットの値とパリティ
ビットの値とから、その読み出せなかったビットの値を
決定・復元することができる。なお、偶数パリティを使
用すれば、読めなかったビットを除いてデータブロック
中のパリティを含む全てのビットの排他的論理和をとる
ことで、その読めなかったビットの値を直接求めること
ができる。例えば、上記データ「１０００１０１０：
１」の、上から２桁目の「０」が読めなかった場合、上
記排他的論理和ｘは、ｘ＝１＃０＃０＃１＃０＃１＃０＃１＝０（「＃」は、排他的論理和演算を表す記号とする）とな
り、上記読めなかったビットの値に等しくなっているこ
とがわかる。なお、パリティの他にも、誤り訂正符号に
は様々なもの（例えばハミング符号、ＢＣＨ符号あるい
はリードソロモン符号など）が考案されており、もっと
多くの誤りを訂正できるものもある。

【０００５】ここで、ディスクアレイにおいて、ひとつ
の記憶装置が障害を起こして、その中のデータが読み出
し不可能になった場合には、その記憶装置を取り外し、
新たな記憶装置を設置する必要が生ずるが、新たな装置
にはデータが入っていないので、ここにデータを書き込
む必要がある。これには、単に外部から全てのデータを
再入力する方法と、残りの記憶装置のデータから誤り訂
正符号により消失したデータを再生して、新たな記憶装
置に書き込む方法がある。後者の方法でデータを再生す
ることをリビルド（再構築）と呼んでいる。

【０００６】例えばディスクアレイがレベル３のＲＡＩ
Ｄの場合、元のデータは数ビット単位（例えば１ビット
単位、８ビット単位あるいはワード単位）ごとにブロッ
クに分割され、パリティを付加して各ＨＤＤに分散・格
納される。ここで、原データをブロック分割して分散記
憶するための、並列に並べた各ＨＤＤの各々の系統を、
第１レーン、第２レーン‥‥等と呼ぶことにする。ま
た、ＨＤＤを何台並列に並べるかという数をパラレル数
と呼び、ｐという変数で表すこととする。ただし、パラ
レル数ｐには、エラー訂正情報を格納するためのＨＤＤ
は含めない。従って、エラー訂正情報としてパリティを
採用した場合は、ｐ＋１個のレーンが存在することとな
る。なお、エラー訂正情報用のレーン、すなわちパリテ
ィデータ用のレーンはパリティレーンと呼ぶことにす
る。

【０００７】ＲＡＩＤにおいてエラー訂正を行う方式と
しては、ＣＰＵの演算により行う方式と、ハードウェア
により行う方法との２種類がある。図１０は、ＣＰＵを
用いる場合の例を示している。まず、ホストから送られ
てくるデータを各ＨＤＤに書き込む場合、データはホス
トインターフェース４０１を介して一旦バッファ４０２
に格納される。ＣＰＵ４００は、図１２（ａ）に示すよ
うに、原データを３つのＨＤＤに格納するために８ビッ
ト（１バイト）毎のデータブロックに切り分ける。

【０００８】次いで、同図（ｂ）に示すように、３つの
各データブロックの対応する位置にあるビット同士に排
他的論理和演算を施して奇数パリティを計算する。図に
示した例では、データブロックはそれぞれ「００１０１
１１１」、「０１１１１０００」、「１１１００１０
０」であり、その第１ビット同士のパリティは０＃０＃
１＝１、第２ビット同士のパリティは０＃１＃１＝０、
‥‥等となり、８つのすべてのビットについて得られる
パリティの組は「１０１１００１１」となる。このよう
にして求めたパリティデータと３つのデータブロックと
の、計４つのブロックが４つのＨＤＤに一斉に書き込ま
れる。同じ量のデータを単一のＨＤＤに書く場合と比べ
ると、一つのＨＤＤに対する書き込むデータ量が１／３
になっているので高速に書き込める。

【０００９】次にデータの読出しを行う場合は、パリテ
ィレーン以外の３つのレーンからデータブロックを読み
出して、これを元の順に再配列することにより原データ
が復元される。ここで、３つのレーンのうちどれか１つ
においてデータの読出しが不能となった場合には、パリ
ティレーンからパリティデータを読み出し、これと読め
た２つのデータブロックとの間で、各ビット毎に排他的
論理和演算を行うと、読めなかったデータブロックが復
元できる。図１２（ｃ）には、第３レーン（ディスク
３）のデータ読出しが不能となった場合のデータ復元例
を示している。ここで、読出し時にパリティ計算により
データを復元する場合は通常の読出しよりも時間がかか
るので、この時間が問題になる場合は高速なＣＰＵを用
いる必要がある。

【００１０】また、ディスクアレイでは、複数のＨＤＤ
のうち１つまでのリードエラーはデータ復元が可能であ
るが、２つ以上のＨＤＤでリードエラーが起きるとデー
タの復元は不可能となる。従って、１つのＨＤＤでリー
ドエラーが起きたら、もう一つのＨＤＤでエラーが起き
る前になるべく早く障害を起こしたＨＤＤのエラーを復
旧する必要があり、そのためにはＨＤＤの交換を行うの
が通常である。あるＨＤＤがリードエラーを起こしたり
ドライブ全体が故障した場合は、そのディスクを抜いて
新品のディスクと交換する。新品のディスクには、予め
元のデータを書いてバックアップしておくという方法も
あるが、元のデータのバックアップが常にとられている
とは限らないため、通常は、新品のＨＤＤ上に、抜き去
ったＨＤＤにあったデータと同じものを誤り訂正符号を
使って再構築する必要がある。このデータの再構築が前
述の「リビルド」であり、以下、このデータ再構築を行
うモードを「リビルドモード」と呼ぶ。

【００１１】リビルドモードでは、エラーの起きていな
いＨＤＤ（いわゆる「生き残っている」ＨＤＤ）から、
エラーの起きたＨＤＤ（いわゆる「死んだ」ＨＤＤ）の
データを復元して、これを新品のＨＤＤに書くという動
作をする。データの復元は、誤り訂正符号としてパリテ
ィを使用する場合は、前述のように排他的論理和演算で
行う。例えば、図１０において、ＨＤＤ４０８が故障し
た場合を考えると、ＨＤＤ４０８を新品のＨＤＤと交換
してリビルドモードに入ると、ＣＰＵ４００は、ＨＤＤ
４０７、４０９、４１０の第ｎセクタを読んで排他的論
理和演算を行い、ＨＤＤ４０８に元あったデータを復元
してＨＤＤ４０８に書き戻すという動作を、セクタ番号
ｎを０から最大セクタ番号までスキャンして全てのセク
タに対し順に行なう。このような、消失データの復元を
ＣＰＵにより行う方法は、データの入出力速度がＣＰＵ
の処理速度に制限されるので、高速なディスクアレイが
望みなら高速なＣＰＵを用いる必要がある。

【００１２】次に、冗長データの生成、消失データの復
元をハードウェアにより行う場合のブロック図を図１１
に示している。この回路の中核となるのは、エラー訂正
回路及びパリティジェネレータ５００（以下では略して
ＥＣＣと呼ぶ）で、データを記憶する場合はパリティジ
ェネレータ（パリティ生成回路）として働き、データを
読み出す場合にはエラー訂正回路として働くものであ
る。まず、データをホストから書き込む場合について説
明すると、ホストインターフェース５０１を介して送信
されてくるデータはＥＣＣ５００でパリティデータが付
加され、また１バイト毎に分割されてディスクコントロ
ーラ５０２に入力される。ディスクコントローラはこれ
らをＨＤＤ５０３に書き込む。

【００１３】一方、データを読み出す場合は、どのＨＤ
Ｄ５０３に障害が発生しているかをエラー検出手段５０
４が監視し、ＥＣＣ５００にそれを伝える。ＥＣＣ５０
０は指示されたレーンのデータを復元するように働く。
ここでＥＣＣ５００は、各レーンのデータ信号の排他的
論理和を論理ＩＣ（EXCLUSIVE-OR回路）を用いてとるよ
うに構成されているため、これが正しく動作するために
は、全てのレーンのデータが時間的に同時に揃って入力
される必要がある。従って、ＨＤＤ５０３からのデータ
は時間的にバラバラではなく同期して出力される必要が
あり、このために複数のＨＤＤを同期して回転させる
「スピンドルシンク」という技術が用いられている。こ
れは、ＨＤＤに外部から同期信号を与え、各ＨＤＤのス
ピンドルモータをこれに同期させて回転させる手法であ
り、ＰＬＬ回路などを利用して実現する。図１１では、
同期信号発生器５０５が各ＨＤＤ５０３に同期信号を与
えている。一方、ＨＤＤ５０３にデータを書き込むとき
は、各ＨＤＤ５０３に対しそれぞれ定められたセクタに
同じタイミングでデータを書き込む必要があるが、この
場合も各ＨＤＤ５０３を同期して回転させる必要が生ず
る。

【００１４】

【発明が解決しようとする課題】上記従来技術におい
て、ＣＰＵでパリティを計算する方式では、データの入
出力速度がＣＰＵの計算能力で制限されるためあまり高
速な出力ができず、これを高速にしようとすると高速な
ＣＰＵを使用する必要が生ずることから、装置が高価に
なってしまうという問題があった。また、エラー訂正を
ハードウェアで行う方式では、アレイを構成するすべて
のＨＤＤを同期運転する必要があり、そのためのスピン
ドルシンク機能を持ったディスク装置は高価である欠点
がある。また、ハードウェアによる従来方式では、デー
タのリビルドを行うための方法が全く考慮されていない
ため、ＨＤＤの１つが故障した場合は、新しいものと交
換した後、全てのデータを外部から入力し直す必要があ
るという大きな欠点があった。

【００１５】本発明の課題は、エラー訂正をハードウェ
アを用いて行うことによりデータの入出力速度が高くで
き、またＨＤＤ等の記憶装置を同期運転させる必要がな
く安価に構成でき、しかもリビルドが可能な記憶装置ア
レイシステムを提供することにある。

【００１６】

【課題を解決するための手段及び作用・効果】上述の課
題を解決するために、本発明の記憶装置アレイシステム
は、複数の記憶装置を有し、外部より入力されたデータ
を複数のデータブロックに分割して、それぞれエラー訂
正符号を付与した形で該複数の記憶装置に分散して記憶
させるとともに、各データブロックはそれら記憶装置に
対し並列して読書きされるものとして構成され、さら
に、各記憶装置に対応して設けられ、各々対応する記憶
装置から読み出されたデータを一時蓄積する独立したバ
ッファと、それらバッファに蓄積されたデータを一括し
て読み出すデータ読出手段と、該データ読出手段がバッ
ファから読み出したデータをエラー訂正し、そのエラー
訂正されたデータを外部へ出力するエラー訂正回路とを
備えたことを特徴とする。記憶装置は、例えばハードデ
ィスクドライブ、あるいは光磁気ディスクドライブ等
の、磁気ディスク装置により構成することができる。

【００１７】上記構成においては、各記憶装置（以下、
レーンともいう）からデータを読み出してこれをエラー
訂正回路に送り込む際に、各レーンからのデータを一旦
バッファに蓄積し、エラー訂正が可能な数のレーンのデ
ータが揃ったところで、各バッファに蓄積されたデータ
を互いに同期したタイミングでエラー訂正回路に送り込
むことができる。これにより、各レーンからのデータ読
出しのタイミングが必ずしも揃っていなくとも、例えば
EXCLUSIVE-OR回路等で構成されたエラー訂正回路にデー
タを互いに同じタイミングで入力することができるの
で、各レーンの記憶装置を同期運転させる必要がなくな
り、ひいては装置を安価に構成することができる。

【００１８】この場合、例えば消失等のためにデータの
読出しが不能となったレーンがどれであるかをエラー訂
正回路に通知する読出し不能レーン通知手段を設けるこ
とができる。エラー訂正回路はこの通知を受けることに
より、読出し不能となったレーンのデータを復元し、外
部へ訂正データを出力する。

【００１９】また、外部から入力されたデータ（入力デ
ータ）からエラー訂正符号を生成するエラー訂正符号生
成回路と、その生成されたエラー訂正符号と入力データ
の両方をバッファに書き込むデータ書込手段とを設ける
ことができる。これにより、記憶装置にデータを書き込
む際に、エラー訂正符号生成回路によってエラー訂正符
号が計算され、これが元のデータとともにバッファに格
納されるので、記憶装置にこの両方を記憶させることが
できる。また、データを一旦バッファに蓄積してから書
込みを行うようにすることで、各レーンに同じタイミン
グでデータを書き込む必要がなくなり、例えば各記憶装
置において、データを書き込むべきセクタの到来のタイ
ミングがまちまちであっても、バッファからのデータ出
力のタイミングを調整することで問題なく書込みを行う
ことができる。

【００２０】さらに、上記構成には、エラー訂正回路か
らの出力データの一部をバッファに書き戻すためのデー
タ書戻手段を設けることができる。すなわち、エラー訂
正回路によりエラー訂正演算を行うと、障害を起こして
読出し不能となった記憶装置（障害記憶装置）が生じて
もそのデータを復元することができるので、上記データ
書込手段によりこれをバッファに書き戻し、例えばこれ
を障害記憶装置と置き換えられた新しい記憶装置に書き
込むことで、リビルト処理を行うことができるようにな
る。この場合、障害記憶装置以外のレーンのバッファは
読出処理となり、その読み出されたデータがエラー訂正
回路に送られて障害記憶装置のデータが復元される一
方、障害記憶装置のレーンのバッファは、復元されてエ
ラー訂正回路から戻された上記障害記憶装置のデータの
書込処理となる。

【００２１】次に、バッファは、記憶装置から該バッフ
ァへのデータの書き込みと、該バッファからエラー訂正
回路へのデータの送り出しとが同時実行可能なもので構
成することができる。これにより、バッファに対するデ
ータの入出力速度が高速になり、ひいては読出し時のエ
ラー訂正処理及びリビルド処理をさらに高速で行うこと
ができる。具体的には、バッファは、第一及び第二のＲ
ＡＭと、それらＲＡＭに対するデータの入出力モード
を、第一のＲＡＭへデータを書き込み第二のＲＡＭから
データを読み出すモードと、第一のＲＡＭからデータを
読出し第二のＲＡＭへデータを書き込むモードとの間で
切り替える切替手段とを備えたもの（いわゆるダブルバ
ッファ）により構成することができる。また、バッファ
は、２つの入出力バスと、それら入出力バスに対し共通
に設けられたＲＡＭと、そのＲＡＭに対し２つの入出力
バスのいずれかのものを選択的に接続する切替手段とを
備えたものとすることもできる。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を、図
面に示す実施例を参照して説明する。図１は、本発明の
記憶装置アレイシステムの一実施例としての、ディスク
アレイシステム１の構成を示すブロック図である。ディ
スクアレイシステム１は、ＣＰＵ１００、記憶装置とし
てのハードディスクドライブ（以下、ＨＤＤと書く）１
０１、ディスクコントローラ１０２、バッファ１０４、
エラー訂正回路１０６及びＤＭＡコントローラ１０７等
を含んで構成されている。

【００２３】ＣＰＵ１００は、ディスクアレイシステム
１全体の制御を司る処理装置であり、ディスクコントロ
ーラ１０２の制御、バッファ１０４の切り替え、エラー
訂正回路１０６への訂正指示などを行う。本ディスクア
レイシステムではレーン数は５とされ、そのそれぞれに
対応してＨＤＤ１０１が設けられている。そして、ホス
トからのデータは、その第０〜第３レーンに分散して記
憶される。また、ホストからのデータに基づいて生成さ
れたエラー訂正符号としてのパリティデータはパリティ
レーンに記憶される。また、ディスクコントローラ１０
２は、ＣＰＵバス１１５によりＣＰＵ１００と接続され
ており、ＣＰＵ１００の指示によりＨＤＤ１０１を制御
してデータの読み書きを行うものである。なお、ディス
クコントローラ１０２からバッファ１０４へつながるバ
スはアドレスバスとデータバスの両方があるが、図では
１本のバスでまとめて示している。また、アドレスバス
はディスクコントローラ１０２が与えるものであり、デ
ータバスはモードにより方向が変わる。

【００２４】バッファ１０４は、２つのバッファメモリ
（ＲＡＭ）ｂｕｆ０とｂｕｆ１を備えたダブルバッファ
として構成されており、それら２つのバッファメモリの
うち、ｂｕｆ０がディスクコントローラ１０２側に接続
され、ｂｕｆ１がエラー訂正回路１０６に接続されたモ
ードと、これとは逆に接続されたモードとを切り替える
切替手段としてのバススイッチ１０３を備えている。な
お、このバススイッチ１０３は、アドレスバスとデータ
バスの両方合わせたものを一括して、ＣＰＵ１００から
の指示により切り替える。

【００２５】また、バッファ１０４のバッファメモリｂ
ｕｆ０及びｂｕｆ１はＳＲＡＭなどで構成され、片方の
バッファメモリにディスクコントローラ１０２からのデ
ータが書き込まれている最中に、もう一方のバッファか
らエラー訂正回路１０６にデータを送り出す、いわゆる
パイプライン処理を行うことができるようになってい
る。なお、バッファ１０４からエラー訂正回路１０６側
へ出るバスは、アドレスバスとデータバスとをまとめて
示しており、アドレスはＤＭＡコントローラ１０７から
与えられる一方、データバスは、エラー訂正回路１０６
との間でモードにより方向が変わる。なお、メモリの制
御に必要なリード信号、ライト信号なども、アドレス発
信元から同様の経路で与えられる。

【００２６】以上の構成要素のうち、ＨＤＤ１０１、デ
ィスクコントローラ１０２、バススイッチ１０３、バッ
ファ１０４は、ディスクアレイの各レーンごとに用意さ
れている。また、モード指示ポート１０５は、エラー訂
正回路１０６に対し、動作モードの指示及びどのレーン
のデータを復元するかの指示を行う役割を果たす。動作
モードには、リードモード、ライトモード及びリビルド
モードの３種類があるが詳細は後に説明する。なお、モ
ード指示ポート１０５の出力はＣＰＵ１００からの指示
により設定される。

【００２７】次に、エラー訂正回路１０６は、各レーン
のバッファ１０４から送られてきたデータを元にパリテ
ィ演算を行い、欠落したデータを復元したり、ホストか
ら送られてきたデータに対し、エラー訂正符号としての
パリティデータを付加する働きをなす。この回路は２種
類の入出力バス、すなわちホストとつながるホストデー
タバス１１１（例えば３２ビット）と、各バッファ１０
４とつながる内部データバス１０９（８ビット×５）と
を有する。なお、ホストバス１１１の３２ビットデータ
バスを８ビットずつ４つに分解したものが、それぞれ内
部バス１０９の５本の８ビットバスのうちの４本に対応
する。また、各ビット及び各バスの対応は、一対一対応
ならばどのように対応付けられていてもよいが、ここで
は３２ビットのうちの３１〜２４ビットが第３レーン、
２３〜１６ビットが第２レーン、１５〜８ビットが第１
レーン、７〜０ビットが第０レーンと対応付けられてい
るものとする。

【００２８】モード指示ポート１０５からの指示がリー
ドモードの場合は、図３に示すように、内部データバス
１０９は入力方向、ホストデータバス１１１は出力方向
となり、エラー訂正回路１０６は各バッファ１０４から
データを読み込む（図中、矢印はデータの流れを示
す）。このとき、同時にモード指示ポート１０５から
は、どのレーンのデータを復元すべきかが指示されてお
り、これに従ってエラー訂正を行う。そして、エラー訂
正回路１０６からの５つのレーンのデータのうち、パリ
ティレーンからのものを除いたもの、すなわち第０レー
ン〜第３レーンのデータが分割前の状態に整列されてホ
ストデータバス１１１に出力される。

【００２９】次に、ライトモードの際には、図５に示す
ように、内部データバス１０９は出力方向、ホストデー
タバス１１１は入力方向となり、エラー訂正回路１０６
は、ホストからのデータを読み込んで４つのブロックに
分割し、さらにすでに説明した公知の手法に従って、各
ブロックのデータに対しパリティ演算を行ってパリティ
データを生成する。各ブロックのデータとパリティデー
タは、内部データバス１０９により第０レーン〜第３レ
ーン及びパリティレーンに対し、それぞれバッファ１０
４を介して出力される。

【００３０】また、リビルドモードの際には、図７に示
すように、内部データバス１０９は４本が入力方向、残
り１本が出力方向（破線にて表示）になり、ホストデー
タバス１１１は出力方向もしくは切断状態になる。モー
ド指示ポート１０５は、エラー訂正回路１０６に対しモ
ード指示と、どのレーンのデータを復元すべきかの指示
を行い、この指示のあったレーンの内部データバス１０
９が出力となる（図では第２レーン）。すなわち、モー
ド指示ポート１０５は読出し不能レーン通知手段として
機能する。また、エラー訂正回路１０６は、内部データ
バス１０９のうちの４本（第０、１、３、パリティレー
ン）からデータを読み取り、これらから復元指示のあっ
たレーン（第２レーン）のデータを復元し、これを内部
データバス１０９のうちの１本（第２レーン）に出力す
る。

【００３１】なお、リビルドモードにおいて、ホストデ
ータバス１１１が出力になるか切断になるかは、リビル
ド動作中にホストからの読み出し要求があるかないかで
決まる。ホストからの読出し要求があった場合には、そ
の要求データを読み出し、ホストへ出力するついでにリ
ビルドデータを復元することが可能である。また、ホス
トからの読み出し要求がない場合は、ＣＰＵ１００が自
発的にデータを読み出してリビルドを行うが、このとき
はホストデータバス１１１へはデータは出力されない。
ここで、ホストデータバス１１１へ出力するか切断状態
にするかの指示も、モード指示ポート１０５が行う。

【００３２】ＤＭＡコントローラ１０７は、例えばデュ
アルアドレスタイプのＤＭＡコントローラで構成され、
各バッファ１０４へ転送アドレスを与えるとともに、ホ
ストにも転送アドレスを指示する役割を果たす。該ＤＭ
Ａコントローラ１０７は、ＣＰＵバス１１５でＣＰＵ１
００と接続されており、ＣＰＵ１００からの指示により
ダイレクトメモリアクセスを実行する。なお、本実施例
ではホストデータバス１１１の先に図示しないバスアー
ビタが存在するものとしており、ＤＭＡコントローラ１
０７は、ホストに対しバス権要求のＲＥＱ信号１１３を
出力し、バスアービタがバス権を渡すとＡＣＫ信号１１
４が返されてダイレクトメモリアクセスが開始される。

【００３３】コマンドバッファ１０８は、ホストからの
コマンドを受け、また、ホストにレスポンスを返すため
のメモリであり、ホストとＣＰＵ１００からのいずれか
らでもリード・ライトが可能な共有メモリとして構成さ
れている。デバイスとしては、デュアルポートメモリな
どを使用する。

【００３４】次に、図２は、エラー訂正回路１０６の詳
細構造を示す内部ブロック図である。各内部データバス
１０９は、エラー訂正回路１０６内では、それぞれ対応
するバスバッファ２０１により受けられる。また、スリ
ーステートバッファ２０２も各バス１０９に接続されて
おり、内部データバス１０９へデータを出力する際に
は、このスリーステートバッファ２０２がバス１０９を
駆動する。バスバッファ２０１で受けられたデータは、
パリティ復元回路２００とセレクタ２０３の両方に分配
される。パリティ復元回路２００は各レーンのデータを
受け取り、また、モード指示ポート１０５（図１）によ
り指定されたレーンのデータを復元する。復元には前述
の通りパリティ演算が用いられ、復元されたデータは、
復元データバス２０８を介してセレクタ２０３とセレク
タ２０４とに分配される。この復元データバス２０８と
ＤＭＡコントローラ１０７（図１）がデータ書戻手段を
構成する。

【００３５】各セレクタ２０３は、そのポートＡに各レ
ーンの元のデータが、ポートＢに復元データがそれぞれ
入力されるようになっており、モード指示ポート１０５
からの指示により適切な方を選択する。例えば、第２レ
ーンのＨＤＤ１０１のデータが読めなかった場合は、第
２レーンのセレクタ２０３だけが復元データを選択し、
他のレーンのセレクタ２０３は元のデータを選択するよ
うに制御が行われる。各セレクタ２０３の出力は、８ビ
ット毎に整列してスリーステートバッファ２０６に伝え
られる。このスリーステートバッファ２０６もモード指
示ポート１０５の指示により、適切なタイミングでホス
トデータバス１１１にデータを出力する。

【００３６】一方、ホストデータバス１１１からデータ
を入力する場合は、バスバッファ２０７を介してデータ
を取り込む。取り込まれたデータは８ビット毎に分割さ
れ、それぞれのレーンに対応するセレクタ２０４と、エ
ラー訂正符号生成回路としてのパリティジェネレータ２
０５とに分配される。パリティジェネレータ２０５は、
入力側に８ビットバスが４本接続されるEXCLUSIVE-OR回
路として構成されており、入力されるデータに対し１ビ
ット毎の排他的論理和（EXCLUSIVE-OR）演算を行ってパ
リティデータを生成するものである。また、セレクタ２
０４はリビルドモードのためのセレクタで、ホストから
のデータがポートＡに、復元データがポートＢにそれぞ
れ入力されるとともに、モード指示ポート１０５（図
１）からの指示により、リビルドモード時には復元デー
タを選択し、ライトモード時にはホストからのデータを
選択するようになっている。そして、各セレクタ２０４
で選択されたデータは、スリーステートバッファ２０２
で対応する内部データバス１０９へ出力される。このス
リーステートバッファ２０２の駆動タイミングは、モー
ド指示ポート１０５からの指示により制御される。

【００３７】以下、ディスクアレイシステム１の動作に
ついて説明する。まず、ディスクアレイにデータを書き
込む場合、すなわちリードモード時の動作について図３
及び図４を用いて説明する。すなわち、図３において、
ホストからコマンドバッファ１０８を介してＣＰＵ１０
０へ、「セクタ番号Ｓのセクタのデータを読め」という
指令が伝えられる。セクタとは、ディスクアレイ全体の
記憶サイズを使いやすい大きさに分割した小領域で、セ
クタ番号はその領域の通し番号として定義される。な
お、ＨＤＤ１０１にはアレイシステムを組まずに単独で
使用する場合のセクタが別途定義されており、２種類の
セクタが存在することになるわけであるが、混同を避け
るために単体ディスクのセクタ番号はｓｓで表し、ディ
スクアレイ全体のセクタ番号はＳで表す。

【００３８】ＣＰＵ１００は、分散されたＨＤＤ１０１
上でセクタＳがどこに当たるかを換算して、それぞれの
ＨＤＤ１０１の読み出し開始セクタ番号ｓｓを求める。
次にＣＰＵ１００は、バススイッチ１０３により、バッ
ファ１０４をバッファメモリｂｕｆ０側がディスクコン
トローラ１０２につながるように切り替えておいてか
ら、各レーンのディスクコントローラ１０２にセクタｓ
ｓに対するリードコマンドを送って、ＨＤＤ１０１のデ
ータを読み出させる。各レーンのＨＤＤ１０１はそれぞ
れで回転待ち時間が異なるため、実際にリードデータが
出てくるタイミングはまちまちになる。なお、データの
転送は、各レーンごとに図示しないＤＭＡコントローラ
が行っても良いし、ＣＰＵ１００によりプログラム転送
を行っても良い。また、ディスクリードの成否はディス
クコントローラ１０２が通知する。

【００３９】こうしてバッファ１０４のメモリｂｕｆ０
にそれぞれのレーンのデータが互いに異なるタイミング
で入ってくる（図３：）。ここで、４つのレーンのデ
ータが揃ったところで、５つ目のレーンのリードは取り
やめるように構成することができる。すなわち、５つの
データのうち４つが揃えば、残り１つのデータはエラー
訂正回路１０６で再生できるからであるが、全レーンの
データをリードするようにしてもよい。次にＣＰＵ１０
０は、バッファ１０４のメモリｂｕｆ０側をエラー訂正
回路１０６につながるように切り替えるとともに、エラ
ー訂正回路１０６に対しモード指示ポート１０５を介し
て、この転送がリードモードであることと、どのレーン
のデータが欠落しているかを通知する。

【００４０】この状態でＤＭＡコントローラ１０７に起
動をかけると、４つのレーンのデータが、ｂｕｆ０から
エラー訂正回路１０６に転送される（図３：）。エラ
ー訂正回路１０６は、データが欠落したレーンのデータ
を適切に復元し、ホストデータバス１１１に３２ビット
のデータを出力する（図３：）。図４は、そのときの
エラー訂正回路１０６内でのデータの流れを示してい
る。すなわち、各バッファ１０４から内部データバス１
０９を通って送られてきたデータはパリティ復元回路２
００へ分配され（図４：）、例えば第１レーンのデー
タが欠落していれば、パリティ復元回路２００はそのデ
ータを入力された４つのデータから復元する。そして、
各セレクタ２０３において、第１レーンに対応するもの
のみポートＢが選択され、他はポートＡが選択されるこ
とにより（図４：）、第１レーンからは上記復元され
たデータが、第０、２、３レーンからはバッファ２０１
からの元のデータが、それぞれホストデータバス１１１
側へダイレクトメモリアクセスにより転送されることと
なる（図４：）。

【００４１】そして、図３に戻り、ＣＰＵ１００は、デ
ータ転送の完了をもってコマンド実行の完了とし、コマ
ンドバッファ１０８に正常終了レスポンスを書き込み、
ディスクアレイとしてのセクタリードコマンドが完結す
る。なお、２つ以上のＨＤＤ１０１が読出不能だった場
合等においては、異常終了レスポンスが書き込まれる。

【００４２】次に、データを書き込む場合、すなわちラ
イトモード時の動作を、図５及び図６を用いて説明す
る。まずホストからコマンドバッファ１０８を介して、
ＣＰＵ１００へ「セクタ番号Ｓのセクタにデータを書
け」という指令が伝えられる。するとＣＰＵ１００は、
バッファ１０４をｂｕｆ０側がエラー訂正回路１０６に
つながるように切り替えておいて、モード指示ポート１
０５にライトモードであることを指示してから、ＤＭＡ
コントローラ１０７を起動する。すると、ホストデータ
バス１１１を介してホストからのデータがエラー訂正回
路１０６に入力される（図５：）。

【００４３】図６に示すように、エラー訂正回路１０６
内では、ホストデータバス１１１からのデータがバッフ
ァ２０７に供給され（図６：）、８ビットずつの４つ
のブロックに分割されて、それぞれ第０〜第３レーンの
対応するものに転送されるとともに、各々のデータブロ
ックはパリティジェネレータ２０５に供給されてパリテ
ィデータが生成され、これがパリティレーンに向けて転
送される（図６：）。

【００４４】図５に戻り、ＣＰＵ１００は、バッファ１
０４のｂｕｆ０側をディスクコントローラ１０２側に切
り替えて、各レーンのディスクコントローラ１０２にセ
クタｓｓに対するライトコマンドを送ってＨＤＤ１０１
にデータを書き込む。そして、全てのディスクコントロ
ーラ１０２のコマンド完了をもって、ＣＰＵ１００は、
コマンドバッファ１０８に正常終了レスポンスを書き込
み、ディスクアレイとしてのセクタライトコマンドが完
結する。

【００４５】最後に、リビルドモードでの動作を図７及
び図８を用いて説明する。図７において、ＣＰＵ１００
は、ディスクコントローラ１０２の実行結果を読み取
り、どのレーンのＨＤＤ１０１が故障して新品のＨＤＤ
に交換されたかということを常時監視している。そし
て、新品のディスクを検出した場合、自動的にリビルド
モードに入る（なお、手動によるコマンド入力等により
リビルドモードに入るようにしてもよい）。まず、ＣＰ
Ｕ１００は、バッファ１０４のｂｕｆ０をディスクコン
トローラ１０２側に切り替え、新品でないレーンのディ
スクコントローラ１０２に対しセクタｎのリードコマン
ドを発行する。これに対応して、４つのレーンのデータ
がバッファ１０４のｂｕｆ０に読み出されたら（図７：
）、リビルドモードであること及びどのレーンにリビ
ルドデータを生成すべきかを、モード指示ポート１０５
を介してエラー訂正回路１０６に伝える（以下、本実施
例ではレーン２のデータをリビルドするものとする）。

【００４６】そして、ｂｕｆ０をエラー訂正回路１０６
側に切り替えて、ＤＭＡコントローラ１０７を起動す
る。すると、リビルドすべきレーン以外のレーンのバッ
ファ１０４からデータが読み出されてエラー訂正回路１
０６へ転送され（図７：）、そこでリビルドデータが
生成されるとともに、これがリビルドレーンのバッファ
１０４のｂｕｆ０に書き戻される（図７：）。このと
きの、エラー訂正回路１０６内でのデータの流れを図８
に示している。すなわち、第２レーン以外のデータがパ
リティ復元回路２００に送られ（図８：）、それに基
づいて第２レーンのリビルドデータを生成する（図８：
）。このリビルドデータは、各セレクタ２０４のすべ
てに分配されるが、第２レーンに対応するもののみポー
トＢを選択し、他はポートＡを選択することで、第２レ
ーンにのみリビルドデータが転送される（図８：）。
このとき、ホストデータバス１１１にデータが出ては困
る場合には、スリーステートバッファ２０６をオープン
とし、ホストデータバス１１１にデータが出力されない
ようにすればよい。

【００４７】そして、図７に戻り、新品ディスクのレー
ンのｂｕｆ０をディスクコントローラ１０２側に切り替
え、そのレーンのディスクコントローラ１０２に対し
て、セクタｎへのライトコマンドを発行する。この手順
を、ｎを０から最大セクタ番号までスキャンすること
で、新品のＨＤＤに元のデータが復元される。

【００４８】さて、リードモードにおいてはバッファ１
０４には、異なるタイミングで到着するＨＤＤ１０１か
らのデータを一旦蓄積し、エラー訂正回路１０６に同時
に渡せるようにするための役割を果たすのであるが、こ
れがダブルバッファ構成になっていることで、データの
連続転送速度を向上させる効果が達成されている。例え
ば、ホストから「セクタ番号Ｓ１のセクタのデータを読
め」という指令が来て、この実行が完了する前に続けて
「セクタ番号Ｓ２のセクタのデータを読め」という指令
が来たとしよう（ここでは、コマンドは、実行完了を待
たずに何個か続けて同時に発行できる前提とし、実行待
ちのコマンドはＣＰＵ１００の持つ図示しないコマンド
キューに保存されるものとする）。バッファ１０４がダ
ブルバッファでなければ、Ｓ１のデータをエラー訂正回
路１０６へ転送中は、次のＳ２のデータを読もうとして
もバッファ１０４が空いていないので不可能である。し
かしながら、これを図１に示すようにダブルバッファと
することで、Ｓ１のデータをｂｕｆ０に読み込んでエラ
ー訂正回路１０６へ転送している間に、これと並行して
Ｓ２のデータをｂｕｆ１に読み込む、いわゆるパイプラ
イン処理が可能となり、連続読出しの場合のディスクア
レイシステム１全体の出力転送速度を向上させることが
できる。

【００４９】このようなパイプライン処理は、ライトモ
ードのときも同様に効果を奏することができ、この場合
は連続書込みによりディスクアレイシステム１全体の入
力転送速度を向上させることができる。また、リビルド
モードの場合も、正常なＨＤＤ１０１のリードと、障害
代替記憶装置となるＨＤＤ１０１へのライトとがパイプ
ライン的に同時に行えるのでリビルド速度が向上する。

【００５０】なお、以上説明した実施例では、ホストデ
ータバス１１１を３２ビット、内部データバスを８ビッ
トとしてパラレル数を４とした構成を示したが、他のビ
ット数のバス構成としてもよい。例えば、ホストデータ
バスを６４ビット、内部データバスを８ビットとすれば
パラレル数８の形で、ホストデータバスを３２ビット、
内部データバスを１ビットとすればパラレル数３２の形
でそれぞれ構成可能である。

【００５１】また、上記実施例ではバッファ１０４をダ
ブルバッファ構成としていたが、安価に構成しようとす
るならば、単なるシングルバッファ構成にしてもよい。
この場合はパイプライン処理によるリード／ライト処理
及びリビルド速度の向上については期待できないが、パ
リティ演算手段及びリビルド経路などがハードウェア化
されていることによる処理速度向上の効果は同様に達成
される。

【００５２】また、バッファ１０４をダブルバッファと
する代わりに、図９に示すようなデュアルポートメモリ
を使用する方法もある。この場合は、バッファ１０４が
２つの入出力バス１０４ａ，１０４ｂと、それらバス１
０４ａ及び１０４ｂに対し共通に設けられたＲＡＭ１０
４ｅと、そのＲＡＭ１０４ｅに対し、上記２つの入出力
バス１０４ａ，１０４ｂのいずれかを選択的に接続する
切替手段としてのバススイッチ１０４ｃとを備えてい
る。バススイッチ１０４ｃにはアービタ１０４ｄが接続
され、両バス１０４ａ，１０４ｂへのデータの入出力を
指示するためのリード／ライト信号がアービタ１０４ｄ
に入力されるようになっている。

【００５３】アービタ１０４ｄは、バス１０４ａ，１０
４ｂのうち、リード／ライト信号の到着の早かったもの
に対しＲＡＭ１０４ｅが接続されるように、バススイッ
チ１０４ｃの切替えを行う。これによりＨＤＤ１０１か
らのデータの読み出し、すなわちバッファ１０４へのデ
ータの書き込みと、エラー訂正回路１０６へのデータ出
力、すなわちバッファ１０４からのデータの読み出しと
を同時に実行できる。なお、デュアルポートメモリとし
ては、２つの入出力バス１０４ａ，１０４ｂがいずれも
ランダムアクセス型のもの、一方がランダムアクセスと
なり、他方がシーケンシャルアクセスとなるもの（例え
ばＶＲＡＭなど）、及びいずれもシーケンシャルアクセ
スとなるもの（例えばＦＩＦＯなど）のいずれを使用し
てもよい。

【図面の簡単な説明】

【図１】本発明の記憶装置アレイシステムの一実施例と
してのディスクアレイシステムの構成を示すブロック
図。

【図２】そのエラー訂正回路のブロック図である。

【図３】図１のシステムにおけるリードモードでのデー
タの流れを示す説明図。

【図４】同じくエラー訂正回路内のデータの流れを示す
説明図。

【図５】図１のシステムにおけるライトモードでのデー
タの流れを示す説明図。

【図６】同じくエラー訂正回路内のデータの流れを示す
説明図。

【図７】図１のシステムにおけるリビルドモードでのデ
ータの流れを示す説明図。

【図８】同じくエラー訂正回路内のデータの流れを示す
説明図。

【図９】バッファをデュアルポートメモリで構成した例
を示すブロック図。

【図１０】第１の従来例のブロック図である。

【図１１】第２の従来例のブロック図である。

【図１２】ディスクアレイシステムの概念を示す説明
図。

【符号の説明】

１ディスクアレイシステム（記憶装置アレイシス
テム）１０１ハードディスクドライブ（記憶装置）１０２ディスクコントローラ１０３バススイッチ（切替手段）１０４バッファｂｕｆ０，ｂｕｆ１バッファメモリ（ＲＡＭ）１０４ａ，１０４ｂ入出力バス１０４ｃバススイッチ（切替手段）１０４ｅＲＡＭ１０６エラー訂正回路１０７ＤＭＡコントローラ（データ読出手段、データ
書込手段、データ書戻手段）２０５パリティジェネレータ（エラー訂正符号生成回
路）２０８復元データバス（データ書戻手段）

Claims

【特許請求の範囲】

【請求項１】複数の記憶装置を有し、外部より入力さ
れたデータを複数のデータブロックに分割して、それぞ
れエラー訂正符号を付与した形で該複数の記憶装置に分
散して記憶させるとともに、各データブロックはそれら
記憶装置に対し並列して読み書きされるようになってお
り、さらに、前記各記憶装置に対応して設けられ、各々対応する記憶
装置から読み出されたデータを一時蓄積する独立したバ
ッファと、それらバッファに蓄積された前記データを一括して読み
出すデータ読出手段と、該データ読出手段が前記バッ
ファから読み出したデータをエラー訂正し、そのエラー
訂正されたデータを外部へ出力するエラー訂正回路とを
備えたことを特徴とする記憶装置アレイシステム。
【請求項２】外部から入力されたデータ（以下、入力
データという）からエラー訂正符号を生成するエラー訂
正符号生成回路と、その生成されたエラー訂正符号と前記入力データとを前
記バッファに書き込むデータ書込手段とを備える請求項
１記載の記憶装置アレイシステム。
【請求項３】前記エラー訂正回路からの出力データの
一部を前記バッファに書き戻すためのデータ書戻手段を
備える請求項１又は２に記載の記憶装置アレイシステ
ム。
【請求項４】前記バッファは、前記記憶装置から該バ
ッファへのデータの書き込みと、該バッファから前記エ
ラー訂正回路へのデータの送り出しとが同時実行可能と
されている請求項１ないし３のいずれかに記載の記憶装
置アレイシステム。
【請求項５】前記バッファは、第一及び第二のＲＡＭ
と、それらＲＡＭに対するデータの入出力モードを、前
記第一のＲＡＭへデータを書き込み前記第二のＲＡＭか
らデータを読み出すモードと、前記第一のＲＡＭからデ
ータを読出し前記第二のＲＡＭへデータを書き込むモー
ドとの間で切り替える切替手段とを備えている請求項４
記載の記憶装置アレイシステム。
【請求項６】前記バッファは、２つの入出力バスと、
それら入出力バスに対し共通に設けられたＲＡＭと、そ
のＲＡＭに対し前記２つの入出力バスのいずれかのもの
を選択的に接続する切替手段とを備えている請求項４記
載の記憶装置アレイシステム。