JPH10143390A - テスト機構を有する処理システム - Google Patents
テスト機構を有する処理システムInfo
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- JPH10143390A JPH10143390A JP30201096A JP30201096A JPH10143390A JP H10143390 A JPH10143390 A JP H10143390A JP 30201096 A JP30201096 A JP 30201096A JP 30201096 A JP30201096 A JP 30201096A JP H10143390 A JPH10143390 A JP H10143390A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Read Only Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＪＴＡＧ回路等のテスト機構を有する処理シ
ステムにおいて、そのテスト機構を利用することによ
り、論理回路を増やすことなくＲＯＭ等のメモリからの
データ読出を行なえるようにして、回路構成の簡素化を
はかる。 【解決手段】 記憶部７を接続されたチップ部品３のテ
スト機構４に、アドレス・レジスタ８を他のレジスタ５
と並列的にそなえ、各テスト機構４からのテスト・デー
タ出力と記憶部７からの読出データとのいずれか一方を
選択的に切り替えて出力する切替部９をそなえ、制御部
６が、記憶部７から読み出すべきデータの先頭アドレス
をシフト動作によりアドレス・レジスタ８に設定すると
ともに、切替部９が記憶部７からの読出データを出力す
るように切り替えた後、読み出すべきデータの数に応じ
てアドレス・レジスタ８のアドレスをカウントアップし
ながら、記憶部７からデータを読み出すように構成され
ている。
ステムにおいて、そのテスト機構を利用することによ
り、論理回路を増やすことなくＲＯＭ等のメモリからの
データ読出を行なえるようにして、回路構成の簡素化を
はかる。 【解決手段】 記憶部７を接続されたチップ部品３のテ
スト機構４に、アドレス・レジスタ８を他のレジスタ５
と並列的にそなえ、各テスト機構４からのテスト・デー
タ出力と記憶部７からの読出データとのいずれか一方を
選択的に切り替えて出力する切替部９をそなえ、制御部
６が、記憶部７から読み出すべきデータの先頭アドレス
をシフト動作によりアドレス・レジスタ８に設定すると
ともに、切替部９が記憶部７からの読出データを出力す
るように切り替えた後、読み出すべきデータの数に応じ
てアドレス・レジスタ８のアドレスをカウントアップし
ながら、記憶部７からデータを読み出すように構成され
ている。
Description
【０００１】（目次） 発明の属する技術分野 従来の技術（図６〜図１０） 発明が解決しようとする課題（図１０） 課題を解決するための手段（図１） 発明の実施の形態（図２〜図５） 発明の効果
【０００２】
【発明の属する技術分野】本発明は、高密度実装プリン
ト基板の試験（ボード・テスト）を行なうためのテスト
機構（例えば、バウンダリ・スキャン・アーキテクチャ
であるＪＴＡＧ回路）を有する電子計算機システム等の
処理システムに関し、特に、そのテスト機構を用いてＲ
ＯＭ等の記憶部からのデータ読出を行なうための技術に
関する。
ト基板の試験（ボード・テスト）を行なうためのテスト
機構（例えば、バウンダリ・スキャン・アーキテクチャ
であるＪＴＡＧ回路）を有する電子計算機システム等の
処理システムに関し、特に、そのテスト機構を用いてＲ
ＯＭ等の記憶部からのデータ読出を行なうための技術に
関する。
【０００３】
【従来の技術】近年、ＬＳＩ等のチップ部品の高集積化
が進み、より複雑な回路を、より小さいサイズのチップ
上に搭載できるようになっている。また、プリント基板
の表面実装技術が進歩し、より多くのチップ部品をプリ
ント基板上に実装できるようになっている。これに伴っ
て、小型で高性能のシステムを構築することが可能にな
ったが、その反面、プリント基板上の各チップ部品の試
験は難しくなってきている。
が進み、より複雑な回路を、より小さいサイズのチップ
上に搭載できるようになっている。また、プリント基板
の表面実装技術が進歩し、より多くのチップ部品をプリ
ント基板上に実装できるようになっている。これに伴っ
て、小型で高性能のシステムを構築することが可能にな
ったが、その反面、プリント基板上の各チップ部品の試
験は難しくなってきている。
【０００４】そこで、高密度実装プリント基板等の試験
を行なうべく、ＩＥＥＥ標準1149.1の標準規格として、
ボード・テスト手法（テスト容易化手法）がＪＴＡＧ
（Joint Test Action Group)により提案され、このボー
ド・テスト手法では、ＬＳＩ等のチップ部品の内部に組
み込むテスト機構としてのバウンダリ・スキャン・アー
キテクチャ（以下、ＪＴＡＧ回路という）が定義されて
いる。
を行なうべく、ＩＥＥＥ標準1149.1の標準規格として、
ボード・テスト手法（テスト容易化手法）がＪＴＡＧ
（Joint Test Action Group)により提案され、このボー
ド・テスト手法では、ＬＳＩ等のチップ部品の内部に組
み込むテスト機構としてのバウンダリ・スキャン・アー
キテクチャ（以下、ＪＴＡＧ回路という）が定義されて
いる。
【０００５】このＪＴＡＧ回路（ＪＴＡＧスキャン回路
と呼ぶ場合もある）では、基板上に載る各チップ部品の
入出力ピンにシフト型スキャン・チェーンを持たせて基
板上で各チップ部品のスキャン・チェーンを接続するこ
とにより、基板上の各部品の入出力ピンを直接的にプロ
ーブすることなく、スキャン・シフト動作のみで入出力
ピンの状態を制御・観測することができる。
と呼ぶ場合もある）では、基板上に載る各チップ部品の
入出力ピンにシフト型スキャン・チェーンを持たせて基
板上で各チップ部品のスキャン・チェーンを接続するこ
とにより、基板上の各部品の入出力ピンを直接的にプロ
ーブすることなく、スキャン・シフト動作のみで入出力
ピンの状態を制御・観測することができる。
【０００６】図６を参照しながら、一般的なＪＴＡＧ回
路の構成例について説明すると、図６に示すＪＴＡＧ回
路は、後述する５つのタップ・アクセス・ポート（以
下、ＴＡＰと略記）５０１〜５０５を有するとともに、
ＴＡＰコントローラ５１，データ・レジスタ群５２，命
令レジスタ（ＩＲ）５３，データ・レジスタ・セレクタ
５４，出力側選択回路５５およびゲート回路５６から構
成されている。
路の構成例について説明すると、図６に示すＪＴＡＧ回
路は、後述する５つのタップ・アクセス・ポート（以
下、ＴＡＰと略記）５０１〜５０５を有するとともに、
ＴＡＰコントローラ５１，データ・レジスタ群５２，命
令レジスタ（ＩＲ）５３，データ・レジスタ・セレクタ
５４，出力側選択回路５５およびゲート回路５６から構
成されている。
【０００７】ＴＡＰ５０１は、テスト・クロック信号Ｔ
ＣＫを入力するためのものであり、ＴＡＰ５０２は、テ
スト・モード選択信号ＴＭＳを入力するためのものであ
る。ＴＡＰ５０３は、テストに必要なデータを入力する
ためのもので、以下、このＴＡＰ５０３をテスト・デー
タ入力ＴＤＩとして表記する。また、ＴＡＰ５０４は、
このＪＴＡＧ回路をそなえられたＬＳＩ（チップ部品）
のテスト結果を出力するためのもので、以下、このＴＡ
Ｐ５０４をテスト・データ出力ＴＤＯとして表記する。
さらに、ＴＡＰ５０５は、このＪＴＡＧ回路内のテスト
論理を初期化するテスト・リセット信号ＴＲＳＴを入力
するためのものである。
ＣＫを入力するためのものであり、ＴＡＰ５０２は、テ
スト・モード選択信号ＴＭＳを入力するためのものであ
る。ＴＡＰ５０３は、テストに必要なデータを入力する
ためのもので、以下、このＴＡＰ５０３をテスト・デー
タ入力ＴＤＩとして表記する。また、ＴＡＰ５０４は、
このＪＴＡＧ回路をそなえられたＬＳＩ（チップ部品）
のテスト結果を出力するためのもので、以下、このＴＡ
Ｐ５０４をテスト・データ出力ＴＤＯとして表記する。
さらに、ＴＡＰ５０５は、このＪＴＡＧ回路内のテスト
論理を初期化するテスト・リセット信号ＴＲＳＴを入力
するためのものである。
【０００８】ＴＡＰコントローラ５１は、テスト・モー
ド選択信号ＴＭＳおよびテスト・クロック信号ＴＣＫに
よって、テスト・データ入力ＴＤＩからの入力データを
命令レジスタ５３またはデータ・レジスタ群５２へ入力
させるためのシフト動作を制御するものである。また、
このＴＡＰコントローラ５１は、出力側選択回路５５に
よるレジスタ選択動作や、ゲート回路５６の開閉動作も
制御するようになっている。
ド選択信号ＴＭＳおよびテスト・クロック信号ＴＣＫに
よって、テスト・データ入力ＴＤＩからの入力データを
命令レジスタ５３またはデータ・レジスタ群５２へ入力
させるためのシフト動作を制御するものである。また、
このＴＡＰコントローラ５１は、出力側選択回路５５に
よるレジスタ選択動作や、ゲート回路５６の開閉動作も
制御するようになっている。
【０００９】データ・レジスタ群５２は、ユーザ・テス
ト・データ・レジスタ５２０，バウンダリ・スキャン・
レジスタ５２１およびバイパス・レジスタ５２２により
構成されている。ここで、ユーザ・テスト・データ・レ
ジスタ５２０は、ユーザが独自に設定した任意のテスト
・データを格納するためのもので、シフトレジスタによ
り構成されている。バウンダリ・スキャン・レジスタ５
２１は、テスト対象の部品（ここではＬＳＩ）の各端子
に配置される１段のシフトレジスタとして構成され、ス
キャン・テストの原理によってＬＳＩの端子に現れる信
号を捕らえたり、保持したりするためのものである。バ
イパス・レジスタ５２２は、１段のシフトレジスタで構
成され、テスト・データ入力ＴＤＩからの入力データ
を、出力側選択回路５５およびゲート回路５６を介して
そのままテスト・データ出力ＴＤＯから出力させるべ
く、テスト・データ入力ＴＤＯと出力側選択回路５５と
の間をバイパスすることを可能にしている。従って、こ
のバイパス・レジスタ５２２は、本ＪＴＡＧ回路から後
段の他のＪＴＡＧ回路へデータをバイパスする際に使用
される。
ト・データ・レジスタ５２０，バウンダリ・スキャン・
レジスタ５２１およびバイパス・レジスタ５２２により
構成されている。ここで、ユーザ・テスト・データ・レ
ジスタ５２０は、ユーザが独自に設定した任意のテスト
・データを格納するためのもので、シフトレジスタによ
り構成されている。バウンダリ・スキャン・レジスタ５
２１は、テスト対象の部品（ここではＬＳＩ）の各端子
に配置される１段のシフトレジスタとして構成され、ス
キャン・テストの原理によってＬＳＩの端子に現れる信
号を捕らえたり、保持したりするためのものである。バ
イパス・レジスタ５２２は、１段のシフトレジスタで構
成され、テスト・データ入力ＴＤＩからの入力データ
を、出力側選択回路５５およびゲート回路５６を介して
そのままテスト・データ出力ＴＤＯから出力させるべ
く、テスト・データ入力ＴＤＯと出力側選択回路５５と
の間をバイパスすることを可能にしている。従って、こ
のバイパス・レジスタ５２２は、本ＪＴＡＧ回路から後
段の他のＪＴＡＧ回路へデータをバイパスする際に使用
される。
【００１０】一方、命令レジスタ５３は、テスト・デー
タ入力ＴＤＩからのコマンド（レジスタ指定コマンド）
をシフト動作によって書き込まれるものである。データ
・レジスタ・セレクタ（データ・レジスタ選択部）５４
は、命令レジスタ５３に書き込まれたコマンドを解析
し、そのコマンドにより指定されたレジスタをデータ・
レジスタ群５２中から選択するものである。このデータ
・レジスタ・セレクタ５４により選択されたレジスタに
対し、シフト動作によるデータ書込が行なわれる。レジ
スタ５２１，５２０のいずれかが選択された場合にはデ
ータ書込が行なわれ、バイパス・レジスタ５２２が選択
された場合には、このバイパス・レジスタ５２２を経由
するバイパス動作が行なわれることになる。
タ入力ＴＤＩからのコマンド（レジスタ指定コマンド）
をシフト動作によって書き込まれるものである。データ
・レジスタ・セレクタ（データ・レジスタ選択部）５４
は、命令レジスタ５３に書き込まれたコマンドを解析
し、そのコマンドにより指定されたレジスタをデータ・
レジスタ群５２中から選択するものである。このデータ
・レジスタ・セレクタ５４により選択されたレジスタに
対し、シフト動作によるデータ書込が行なわれる。レジ
スタ５２１，５２０のいずれかが選択された場合にはデ
ータ書込が行なわれ、バイパス・レジスタ５２２が選択
された場合には、このバイパス・レジスタ５２２を経由
するバイパス動作が行なわれることになる。
【００１１】出力側選択回路（出力データ選択部）５５
は、マルチプレクサ（ＭＵＸ）５５１および５５２から
構成されている。マルチプレクサ５５１は、ＴＡＰコン
トローラ５１により切替制御され、データ・レジスタ群
５２内のレジスタ５２０〜５２２の一つを選択し、選択
したレジスタ５２０〜５２２のデータを出力するもので
ある。
は、マルチプレクサ（ＭＵＸ）５５１および５５２から
構成されている。マルチプレクサ５５１は、ＴＡＰコン
トローラ５１により切替制御され、データ・レジスタ群
５２内のレジスタ５２０〜５２２の一つを選択し、選択
したレジスタ５２０〜５２２のデータを出力するもので
ある。
【００１２】また、マルチプレクサ５５２は、ＴＡＰコ
ントローラ５１により切替制御され、データ・レジスタ
群５２からのデータ（マルチプレクサ５５１の出力）、
または、命令レジスタ５３からのデータのいずれか一方
を選択して出力するものである。ゲート回路５６は、Ｔ
ＡＰコントローラ５１により開閉状態を制御され、開放
時に出力側選択回路５５からのデータ（マルチプレクサ
５５２からのデータ）をテスト・データ出力ＴＤＯへ出
力するものである。
ントローラ５１により切替制御され、データ・レジスタ
群５２からのデータ（マルチプレクサ５５１の出力）、
または、命令レジスタ５３からのデータのいずれか一方
を選択して出力するものである。ゲート回路５６は、Ｔ
ＡＰコントローラ５１により開閉状態を制御され、開放
時に出力側選択回路５５からのデータ（マルチプレクサ
５５２からのデータ）をテスト・データ出力ＴＤＯへ出
力するものである。
【００１３】上述のように構成されたＪＴＡＧ回路は、
通常、そのＪＴＡＧ回路を組み込まれたチップ部品を含
むプリント基板等の試験を行なうために用いられるもの
であるが、近年、このＪＴＡＧ回路を用いて、試験中も
しくは通常動作中に、システム論理回路内のレジスタ等
の回路にデータを設定したり（データ・ロード）、ある
いは、システム論理回路内のレジスタ等の回路からデー
タを読み出したり（データ・センス）することが行なわ
れている。このようにＪＴＡＧ回路を用いてシステム論
理回路に対して発行されるアクセス・コマンドを、ＪＴ
ＡＧコマンドと呼ぶ。
通常、そのＪＴＡＧ回路を組み込まれたチップ部品を含
むプリント基板等の試験を行なうために用いられるもの
であるが、近年、このＪＴＡＧ回路を用いて、試験中も
しくは通常動作中に、システム論理回路内のレジスタ等
の回路にデータを設定したり（データ・ロード）、ある
いは、システム論理回路内のレジスタ等の回路からデー
タを読み出したり（データ・センス）することが行なわ
れている。このようにＪＴＡＧ回路を用いてシステム論
理回路に対して発行されるアクセス・コマンドを、ＪＴ
ＡＧコマンドと呼ぶ。
【００１４】ＪＴＡＧコマンドによりデータ・ロードや
データ・センスを行なうＪＴＡＧ回路では、図６に示し
たユーザ・テスト・データ・レジスタ５２０に代えて、
例えば図７に示すように、ＪＴＡＧ命令レジスタ（以
下、ＪＩＲと略記）５２３およびＪＴＡＧデータ・レジ
スタ（以下、ＪＤＲと略記）５２４がそなえられてい
る。
データ・センスを行なうＪＴＡＧ回路では、図６に示し
たユーザ・テスト・データ・レジスタ５２０に代えて、
例えば図７に示すように、ＪＴＡＧ命令レジスタ（以
下、ＪＩＲと略記）５２３およびＪＴＡＧデータ・レジ
スタ（以下、ＪＤＲと略記）５２４がそなえられてい
る。
【００１５】ここで、ＪＩＲ５２３は、本ＬＳＩ内のシ
ステム論理回路を制御するためのコマンドを格納するた
めのもので、シフトレジスタ（またはシフトレジスタと
ラッチ回路）により構成され、テスト・データ入力ＴＤ
Ｉからの入力データを順にシフト入力されるようになっ
ている。このＪＩＲ５２３に所定のコマンドが設定され
ると、ＪＩＲ５２３内のコマンドはコマンド制御部（図
示せず）内のコマンド解析部へ転送され、このコマンド
解析部でそのコマンドの解析が行なわれる。
ステム論理回路を制御するためのコマンドを格納するた
めのもので、シフトレジスタ（またはシフトレジスタと
ラッチ回路）により構成され、テスト・データ入力ＴＤ
Ｉからの入力データを順にシフト入力されるようになっ
ている。このＪＩＲ５２３に所定のコマンドが設定され
ると、ＪＩＲ５２３内のコマンドはコマンド制御部（図
示せず）内のコマンド解析部へ転送され、このコマンド
解析部でそのコマンドの解析が行なわれる。
【００１６】ＪＤＲ５２４は、本ＬＳＩ内のシステム論
理回路に書き込むデータや本ＬＳＩ内のシステム論理回
路から読み出されたデータを格納するためのもので、Ｊ
ＩＲ５２３と同様、シフトレジスタ（またはシフトレジ
スタとラッチ回路）により構成されている。このＪＤＲ
５２４内にデータを書き込む場合には、テスト・データ
入力ＴＤＩからの入力データが順にシフト入力される。
ＪＤＲ５２４に所定のデータが設定されると、ＪＤＲ５
２４内のデータは上記コマンド制御部内の実行処理部へ
転送され、そのデータを用いて、上記コマンド解析部に
よる解析結果に基づいた処理が実行される。例えば、通
常の動作が行なわれるシステム論理回路のレジスタにデ
ータを設定したり、カウンタに特定の値を設定したり、
あるいは、本ＬＳＩ内の特定の回路のみをリセットした
りすることが可能である。
理回路に書き込むデータや本ＬＳＩ内のシステム論理回
路から読み出されたデータを格納するためのもので、Ｊ
ＩＲ５２３と同様、シフトレジスタ（またはシフトレジ
スタとラッチ回路）により構成されている。このＪＤＲ
５２４内にデータを書き込む場合には、テスト・データ
入力ＴＤＩからの入力データが順にシフト入力される。
ＪＤＲ５２４に所定のデータが設定されると、ＪＤＲ５
２４内のデータは上記コマンド制御部内の実行処理部へ
転送され、そのデータを用いて、上記コマンド解析部に
よる解析結果に基づいた処理が実行される。例えば、通
常の動作が行なわれるシステム論理回路のレジスタにデ
ータを設定したり、カウンタに特定の値を設定したり、
あるいは、本ＬＳＩ内の特定の回路のみをリセットした
りすることが可能である。
【００１７】また、逆に、通常の動作が行なわれるシス
テム論理回路のデータを、ＪＤＲ５２４を経由してテス
ト・データ出力ＴＤＯから読み出すことも可能である。
つまり、そのシステム論理回路内のレジスタに設定され
ているデータをＪＤＲ５２４に転送し、ＪＤＲ５２４の
内容を順にシフトすることにより、そのデータがテスト
・データ出力ＴＤＯから出力される。
テム論理回路のデータを、ＪＤＲ５２４を経由してテス
ト・データ出力ＴＤＯから読み出すことも可能である。
つまり、そのシステム論理回路内のレジスタに設定され
ているデータをＪＤＲ５２４に転送し、ＪＤＲ５２４の
内容を順にシフトすることにより、そのデータがテスト
・データ出力ＴＤＯから出力される。
【００１８】なお、ＪＩＲ５２３またはＪＤＲ５２４に
対するデータ書込は、前述した通り、データ・レジスタ
・セレクタ５４によりＪＩＲ５２３またはＪＤＲ５２４
を選択した場合に、シフト動作によって行なわれる。次
に、図７に示すごとくＪＩＲ５２３およびＪＤＲ５２４
を有するＪＴＡＧ回路の動作（ＪＴＡＧコマンドの実行
動作）について、図８を参照しながら説明する。この図
８は、テスト論理の状態遷移を示すフローチャートであ
る。テスト論理の状態遷移はＴＡＰコントローラ５１に
より制御され、様々なテスト状態が実現される。ＴＡＰ
コントローラ５１は、ＴＡＰ５０１，５０２，５０５か
らそれぞれ入力されるテスト・クロック信号ＴＣＫ，テ
スト・モード選択信号ＴＭＳおよびテスト・リセット信
号ＴＲＳＴによって制御される。
対するデータ書込は、前述した通り、データ・レジスタ
・セレクタ５４によりＪＩＲ５２３またはＪＤＲ５２４
を選択した場合に、シフト動作によって行なわれる。次
に、図７に示すごとくＪＩＲ５２３およびＪＤＲ５２４
を有するＪＴＡＧ回路の動作（ＪＴＡＧコマンドの実行
動作）について、図８を参照しながら説明する。この図
８は、テスト論理の状態遷移を示すフローチャートであ
る。テスト論理の状態遷移はＴＡＰコントローラ５１に
より制御され、様々なテスト状態が実現される。ＴＡＰ
コントローラ５１は、ＴＡＰ５０１，５０２，５０５か
らそれぞれ入力されるテスト・クロック信号ＴＣＫ，テ
スト・モード選択信号ＴＭＳおよびテスト・リセット信
号ＴＲＳＴによって制御される。
【００１９】ＴＡＰコントローラ５１が初期化された直
後は、TEST-LOGIC-RESET状態（Ｓ２０１）にある。この
状態にある時は、テスト論理が使用不能であり、システ
ム論理の通常動作が可能な状態である。それぞれの状態
は、テスト・クロック信号ＴＣＫの立ち上がり時のテス
ト・モード選択信号ＴＭＳの状態によって遷移し、例え
ばTEST-LOGIC-RESET状態（Ｓ２０１）にある時に、テス
ト・クロック信号ＴＣＫが立ち上がり、その時のテスト
・モード選択信号ＴＭＳが“０”であれば RUN-TEST/ID
LE状態（Ｓ２０２）へ遷移し、テスト・モード選択信号
ＴＭＳ“１”であればTEST-LOGIC-RESET状態（Ｓ２０
１）を保持する。
後は、TEST-LOGIC-RESET状態（Ｓ２０１）にある。この
状態にある時は、テスト論理が使用不能であり、システ
ム論理の通常動作が可能な状態である。それぞれの状態
は、テスト・クロック信号ＴＣＫの立ち上がり時のテス
ト・モード選択信号ＴＭＳの状態によって遷移し、例え
ばTEST-LOGIC-RESET状態（Ｓ２０１）にある時に、テス
ト・クロック信号ＴＣＫが立ち上がり、その時のテスト
・モード選択信号ＴＭＳが“０”であれば RUN-TEST/ID
LE状態（Ｓ２０２）へ遷移し、テスト・モード選択信号
ＴＭＳ“１”であればTEST-LOGIC-RESET状態（Ｓ２０
１）を保持する。
【００２０】RUN-TEST/IDLE 状態（Ｓ２０２）は、テス
ト実行中の基本状態であり、スキャン動作が今から行な
われる状態、または、スキャン動作中の中間状態であ
る。SELECT-DR-SCAN状態（Ｓ２０３）へ遷移すると、ス
キャン・シーケンスが初期化される。次に、テスト・モ
ード選択信号ＴＭＳの状態によって、CAPTURE-DR状態
（Ｓ２１１）へ遷移するか、あるいは、SELECT-IR-SCAN
状態（Ｓ２０４）へ遷移するかに分かれるが、ここで
は、命令レジスタ５３に対するスキャン動作を行なうべ
くSELECT-IR-SCAN状態（Ｓ２０４）へ遷移した場合につ
いて説明する。SELECT-IR-SCAN状態（Ｓ２０４）へ遷移
すると、命令レジスタ５３のスキャン・シーケンスが初
期化される。
ト実行中の基本状態であり、スキャン動作が今から行な
われる状態、または、スキャン動作中の中間状態であ
る。SELECT-DR-SCAN状態（Ｓ２０３）へ遷移すると、ス
キャン・シーケンスが初期化される。次に、テスト・モ
ード選択信号ＴＭＳの状態によって、CAPTURE-DR状態
（Ｓ２１１）へ遷移するか、あるいは、SELECT-IR-SCAN
状態（Ｓ２０４）へ遷移するかに分かれるが、ここで
は、命令レジスタ５３に対するスキャン動作を行なうべ
くSELECT-IR-SCAN状態（Ｓ２０４）へ遷移した場合につ
いて説明する。SELECT-IR-SCAN状態（Ｓ２０４）へ遷移
すると、命令レジスタ５３のスキャン・シーケンスが初
期化される。
【００２１】CAPTURE-IR状態（Ｓ２０５）へ状態が遷移
すると、命令レジスタ５３を構成するシフトレジスタに
固定パターンが取り込まれる。この固定パターンは、下
位２ビットがバイナリ・コード“０１”に固定されてお
り、設計に固有な情報をこのパターンに盛り込むことが
可能である。この命令レジスタ５３の内容を、シフト動
作を行ないながらテスト・データ出力ＴＤＯを通して読
み出すことも可能である。
すると、命令レジスタ５３を構成するシフトレジスタに
固定パターンが取り込まれる。この固定パターンは、下
位２ビットがバイナリ・コード“０１”に固定されてお
り、設計に固有な情報をこのパターンに盛り込むことが
可能である。この命令レジスタ５３の内容を、シフト動
作を行ないながらテスト・データ出力ＴＤＯを通して読
み出すことも可能である。
【００２２】次に、SHIFT-IR状態（Ｓ２０６）へ遷移す
ると命令レジスタ５３を構成するシフトレジスタがテス
ト・データ入力ＴＤＩとテスト・データ出力ＴＤＯに接
続される。テスト・モード選択信号ＴＭＳが“０”の状
態の時にテスト・クロック信号ＴＣＫが立ち上がる度
に、テスト・データ出力ＴＤＯ側へデータがシフトされ
る。命令レジスタ５３が８ビットであれば、８回シフト
動作を繰り返すことで、所定の命令を命令レジスタ５３
に書き込むことが可能であり、また、シフト動作を繰り
返しながら命令レジスタ５３のデータをテスト・データ
出力ＴＤＯへ送り出すことで、命令レジスタ５３の内容
を読み出すことも可能である。
ると命令レジスタ５３を構成するシフトレジスタがテス
ト・データ入力ＴＤＩとテスト・データ出力ＴＤＯに接
続される。テスト・モード選択信号ＴＭＳが“０”の状
態の時にテスト・クロック信号ＴＣＫが立ち上がる度
に、テスト・データ出力ＴＤＯ側へデータがシフトされ
る。命令レジスタ５３が８ビットであれば、８回シフト
動作を繰り返すことで、所定の命令を命令レジスタ５３
に書き込むことが可能であり、また、シフト動作を繰り
返しながら命令レジスタ５３のデータをテスト・データ
出力ＴＤＯへ送り出すことで、命令レジスタ５３の内容
を読み出すことも可能である。
【００２３】シフト動作を終了すると、スキャンを終了
するEXIT1-IR状態（Ｓ２０７）へ遷移する。このEXIT1-
IR状態（Ｓ２０７）において、テスト・モード選択信号
ＴＭＳを“０”にしてテスト・クロック信号ＴＣＫを立
ち上げると、PAUSE-IR状態（Ｓ２０８）へ遷移し、テス
ト・モード選択信号ＴＭＳを“１”にしてテスト・クロ
ック信号ＴＣＫを立ち上げると UPDATE-IR状態（Ｓ２１
０）へ遷移する。
するEXIT1-IR状態（Ｓ２０７）へ遷移する。このEXIT1-
IR状態（Ｓ２０７）において、テスト・モード選択信号
ＴＭＳを“０”にしてテスト・クロック信号ＴＣＫを立
ち上げると、PAUSE-IR状態（Ｓ２０８）へ遷移し、テス
ト・モード選択信号ＴＭＳを“１”にしてテスト・クロ
ック信号ＴＣＫを立ち上げると UPDATE-IR状態（Ｓ２１
０）へ遷移する。
【００２４】PAUSE-IR状態（Ｓ２０８）へ遷移すると、
テスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯ
との間のシリアル・パスにおける命令レジスタ５３のシ
フト動作が休止される。この状態は、外部記憶装置から
テスト機構内のメモリに新しいパターンをロードする場
合などに使用される。PAUSE-IR状態（Ｓ２０８）におい
て、テスト・モード選択信号ＴＭＳを“１”にして、テ
スト・クロック信号ＴＣＫを立ち上げると、スキャンを
終了するEXIT2-IR状態（Ｓ２０９）へ遷移する。さらに
スキャン動作を行なう必要がある場合には、EXIT2-IR状
態（Ｓ２０９）でテスト・モード選択信号ＴＭＳを
“０”にしてテスト・クロック信号ＴＣＫを立ち上げる
ことにより、再びSHIFT-IR状態（Ｓ２０６）へ遷移して
シフト動作を行なう。スキャン動作を終了するのであれ
ば、EXIT2-IR状態（Ｓ２０９）でテスト・モード選択信
号ＴＭＳを“０”にして次のUPDATE-IR状態（Ｓ２１
０）へ遷移する。
テスト・データ入力ＴＤＩとテスト・データ出力ＴＤＯ
との間のシリアル・パスにおける命令レジスタ５３のシ
フト動作が休止される。この状態は、外部記憶装置から
テスト機構内のメモリに新しいパターンをロードする場
合などに使用される。PAUSE-IR状態（Ｓ２０８）におい
て、テスト・モード選択信号ＴＭＳを“１”にして、テ
スト・クロック信号ＴＣＫを立ち上げると、スキャンを
終了するEXIT2-IR状態（Ｓ２０９）へ遷移する。さらに
スキャン動作を行なう必要がある場合には、EXIT2-IR状
態（Ｓ２０９）でテスト・モード選択信号ＴＭＳを
“０”にしてテスト・クロック信号ＴＣＫを立ち上げる
ことにより、再びSHIFT-IR状態（Ｓ２０６）へ遷移して
シフト動作を行なう。スキャン動作を終了するのであれ
ば、EXIT2-IR状態（Ｓ２０９）でテスト・モード選択信
号ＴＭＳを“０”にして次のUPDATE-IR状態（Ｓ２１
０）へ遷移する。
【００２５】UPDATE-IR 状態（Ｓ２１０）へ遷移する
と、シフトレジスタにシフトされた新しい命令がラッチ
され、並列に出力される。ラッチが完了すると、命令の
実行が始まる。例えば、バイパスの命令が命令レジスタ
５３にロードされると、バイパス・レジスタ５２２が選
択されてテスト・データ入力ＴＤＩおよびテスト・デー
タ出力ＴＤＯに接続され、シフト動作によってバイパス
動作が行なわれる。
と、シフトレジスタにシフトされた新しい命令がラッチ
され、並列に出力される。ラッチが完了すると、命令の
実行が始まる。例えば、バイパスの命令が命令レジスタ
５３にロードされると、バイパス・レジスタ５２２が選
択されてテスト・データ入力ＴＤＩおよびテスト・デー
タ出力ＴＤＯに接続され、シフト動作によってバイパス
動作が行なわれる。
【００２６】また、“ＪＩＲ ＳＥＴ”または“ＪＤＲ
ＳＥＴ”なる命令が命令レジスタ５３にロードされる
と、ＪＩＲ５２３またはＪＤＲ５２４が選択されてテス
ト・データ入力ＴＤＩおよびテスト・データ出力ＴＤＯ
に接続され、シフト動作によって、ＪＩＲ５２３または
ＪＤＲ５２４に対するデータ・ロード動作やＪＩＲ５２
３またはＪＤＲ５２４からのデータ・センス動作、つま
りスキャン動作が行なわれる。
ＳＥＴ”なる命令が命令レジスタ５３にロードされる
と、ＪＩＲ５２３またはＪＤＲ５２４が選択されてテス
ト・データ入力ＴＤＩおよびテスト・データ出力ＴＤＯ
に接続され、シフト動作によって、ＪＩＲ５２３または
ＪＤＲ５２４に対するデータ・ロード動作やＪＩＲ５２
３またはＪＤＲ５２４からのデータ・センス動作、つま
りスキャン動作が行なわれる。
【００２７】一方、図８に示す状態Ｓ２０３およびＳ２
１１〜Ｓ２１６は、バウンダリ・スキャン・レジスタ５
２１，バイパス・レジスタ５２２，ＪＩＲ５２３または
ＪＤＲ５２４に対するスキャン動作を行なう場合につい
て示している。これらの状態Ｓ２０３およびＳ２１１〜
Ｓ２１６によるスキャン動作と、状態Ｓ２０４〜Ｓ２１
０として説明した命令レジスタ５３に対するスキャン動
作とを比較すると、スキャン対象となるレジスタが、命
令レジスタ５３から、データ・レジスタ５２に属する４
つのレジスタ５２１〜５２４である点と、スキャン対象
として選択されたレジスタがレジスタ５２１〜５２４の
いずれであるかに応じてスキャン動作のシフト回数が変
更される点とで異なっている。
１１〜Ｓ２１６は、バウンダリ・スキャン・レジスタ５
２１，バイパス・レジスタ５２２，ＪＩＲ５２３または
ＪＤＲ５２４に対するスキャン動作を行なう場合につい
て示している。これらの状態Ｓ２０３およびＳ２１１〜
Ｓ２１６によるスキャン動作と、状態Ｓ２０４〜Ｓ２１
０として説明した命令レジスタ５３に対するスキャン動
作とを比較すると、スキャン対象となるレジスタが、命
令レジスタ５３から、データ・レジスタ５２に属する４
つのレジスタ５２１〜５２４である点と、スキャン対象
として選択されたレジスタがレジスタ５２１〜５２４の
いずれであるかに応じてスキャン動作のシフト回数が変
更される点とで異なっている。
【００２８】しかし、おおよその状態遷移の流れは同じ
であり、状態Ｓ２０３およびＳ２１１〜Ｓ２１６はそれ
ぞれ状態Ｓ２０４〜Ｓ２１０に対応しているので、その
説明は省略する。なお、状態Ｓ２０４〜Ｓ２１０の表記
中において命令レジスタ５３を意味する“ＩＲ”が、状
態Ｓ２０３およびＳ２１１〜Ｓ２１６の表記中では、デ
ータ・レジスタ５２を意味する“ＤＲ”になっている点
が、表記上の相違点である。
であり、状態Ｓ２０３およびＳ２１１〜Ｓ２１６はそれ
ぞれ状態Ｓ２０４〜Ｓ２１０に対応しているので、その
説明は省略する。なお、状態Ｓ２０４〜Ｓ２１０の表記
中において命令レジスタ５３を意味する“ＩＲ”が、状
態Ｓ２０３およびＳ２１１〜Ｓ２１６の表記中では、デ
ータ・レジスタ５２を意味する“ＤＲ”になっている点
が、表記上の相違点である。
【００２９】図７および図８により上述したＪＴＡＧ回
路を各チップ部品にそなえて構成される処理システム
（電子計算機システム）の全体構成を図９に示す。処理
システムは、サービス・プロセッサ（以下、ＳＶＰと略
記）１０１，インタフェース回路〔以下、ＳＣＩ（Syst
em Console Interface）と略記〕１０２および本体装置
１０３から構成されている。
路を各チップ部品にそなえて構成される処理システム
（電子計算機システム）の全体構成を図９に示す。処理
システムは、サービス・プロセッサ（以下、ＳＶＰと略
記）１０１，インタフェース回路〔以下、ＳＣＩ（Syst
em Console Interface）と略記〕１０２および本体装置
１０３から構成されている。
【００３０】ＳＶＰ１０１は、ＳＣＩ１０２を介して本
体装置１０３に接続され、システム全体の保守・運用制
御を行なうもので、本体装置１０３を構成する各基板１
０３−１〜１０３−ｍ内のレジスタ制御，メモリへのデ
ータ書込，メモリからのデータ読出等の制御コマンドを
発行する。また、各基板１０３−１〜１０３−ｍ上に実
装されているＬＳＩ等のチップ部品には、それぞれ、図
７にて前述したＪＴＡＧ回路がそなえられており、ＳＶ
Ｐ１０１は、ＳＣＩ１０２を介してそのＪＴＡＧ回路の
制御も行なう。このため、ＳＣＩ１０２と本体装置１０
３内の各基板１０３−１〜１０３−ｍとは、それぞれ、
ＪＴＡＧ回路を制御すべく各種コマンドやデータを送受
するための信号線１０４により接続されている。
体装置１０３に接続され、システム全体の保守・運用制
御を行なうもので、本体装置１０３を構成する各基板１
０３−１〜１０３−ｍ内のレジスタ制御，メモリへのデ
ータ書込，メモリからのデータ読出等の制御コマンドを
発行する。また、各基板１０３−１〜１０３−ｍ上に実
装されているＬＳＩ等のチップ部品には、それぞれ、図
７にて前述したＪＴＡＧ回路がそなえられており、ＳＶ
Ｐ１０１は、ＳＣＩ１０２を介してそのＪＴＡＧ回路の
制御も行なう。このため、ＳＣＩ１０２と本体装置１０
３内の各基板１０３−１〜１０３−ｍとは、それぞれ、
ＪＴＡＧ回路を制御すべく各種コマンドやデータを送受
するための信号線１０４により接続されている。
【００３１】ところで、従来、計算機システムは、中央
演算処理装置（ＣＰＵ）の単体性能を向上させること
で、ユーザ・ニーズに対応してきた。しかし、ユーザ・
ニーズの伸びに、技術的な面で単体性能を向上させるだ
けでは対応しきれないこともあり、近年、並列処理計算
機が注目を浴びてきている。並列処理計算機は、プロセ
ッサ・エレメント（ＰＥ）と呼ばれる処理装置を、数台
〜数百台、相互に通信可能に接続し、一つの計算機シス
テムを構成するもので、ＰＥ毎に処理の実行が可能であ
り、システムとして並列な処理を実行することで性能の
向上をはかっている。
演算処理装置（ＣＰＵ）の単体性能を向上させること
で、ユーザ・ニーズに対応してきた。しかし、ユーザ・
ニーズの伸びに、技術的な面で単体性能を向上させるだ
けでは対応しきれないこともあり、近年、並列処理計算
機が注目を浴びてきている。並列処理計算機は、プロセ
ッサ・エレメント（ＰＥ）と呼ばれる処理装置を、数台
〜数百台、相互に通信可能に接続し、一つの計算機シス
テムを構成するもので、ＰＥ毎に処理の実行が可能であ
り、システムとして並列な処理を実行することで性能の
向上をはかっている。
【００３２】このような計算機システムを構成する各種
装置は、それぞれ、図９にも示したように複数の基板を
そなえて構成されている。そして、各基板にはオシレー
タ等のクロック発振源からクロックが分配・供給され、
そのクロックにより複数の基板は同期しながら動作する
ようになっている。ただし、各基板はそれぞれ独自の特
性を有しているため、一般に、全く同一の回路構成をも
つ基板であっても、基板間で動作のタイミングずれを生
じる。
装置は、それぞれ、図９にも示したように複数の基板を
そなえて構成されている。そして、各基板にはオシレー
タ等のクロック発振源からクロックが分配・供給され、
そのクロックにより複数の基板は同期しながら動作する
ようになっている。ただし、各基板はそれぞれ独自の特
性を有しているため、一般に、全く同一の回路構成をも
つ基板であっても、基板間で動作のタイミングずれを生
じる。
【００３３】このタイミングずれを解消するために各基
板にクロック・チューニング・ラッチが設けられてお
り、各ラッチにその基板特性に応じた所定クロック・チ
ューニング・データをセットすることによって、タイミ
ングずれの発生を防止し、基板間でのクロック動作タイ
ミングを一致させ、装置全体として一つのクロックで正
しく同期して動作するように構成している。
板にクロック・チューニング・ラッチが設けられてお
り、各ラッチにその基板特性に応じた所定クロック・チ
ューニング・データをセットすることによって、タイミ
ングずれの発生を防止し、基板間でのクロック動作タイ
ミングを一致させ、装置全体として一つのクロックで正
しく同期して動作するように構成している。
【００３４】上述のように各クロック・チューニング・
ラッチに所定クロック・チューニング・データをセット
する処理をクロック・チューニング処理と呼ぶ。このク
ロック・チューニング処理は、通常、電源投入から運用
開始までのシステム立ち上げ期間中に以下のように行な
われる。即ち、計算機システムを構成する各装置内で
は、各基板にそなえられたクロック・チューニング・ラ
ッチを連続的に接続することによって一つのループ（チ
ューニング・スキャン・ループ）が形成されており、各
ラッチにセットされるべきクロック・チューニング・デ
ータを、ラッチの接続順序に従って順次上記ループに送
り込みシフトを繰り返すことにより、所定のラッチにロ
ードしている。そのクロック・チューニング・データ
や、その他、起動時に必要な各基板固有のデータ等は、
図１０にて後述するＥＥＰＲＯＭ等に予め格納されてお
り、起動時にそのＥＥＰＲＯＭ等から読み出されるよう
になっている。
ラッチに所定クロック・チューニング・データをセット
する処理をクロック・チューニング処理と呼ぶ。このク
ロック・チューニング処理は、通常、電源投入から運用
開始までのシステム立ち上げ期間中に以下のように行な
われる。即ち、計算機システムを構成する各装置内で
は、各基板にそなえられたクロック・チューニング・ラ
ッチを連続的に接続することによって一つのループ（チ
ューニング・スキャン・ループ）が形成されており、各
ラッチにセットされるべきクロック・チューニング・デ
ータを、ラッチの接続順序に従って順次上記ループに送
り込みシフトを繰り返すことにより、所定のラッチにロ
ードしている。そのクロック・チューニング・データ
や、その他、起動時に必要な各基板固有のデータ等は、
図１０にて後述するＥＥＰＲＯＭ等に予め格納されてお
り、起動時にそのＥＥＰＲＯＭ等から読み出されるよう
になっている。
【００３５】次に、上述のようなクロック・チューニン
グ処理を行なう処理システムの要部構成を図１０に示
す。この図１０に示す処理システムは、図９にて前述し
た処理システムとほぼ同様のもので、図１０では、本体
装置１０３を構成する複数の基板のうちＭＣＵ（Main C
ontrol Unit)として機能する基板１０３−ｘの詳細構成
と、ＳＣＩ１０２の詳細構成とを示している。
グ処理を行なう処理システムの要部構成を図１０に示
す。この図１０に示す処理システムは、図９にて前述し
た処理システムとほぼ同様のもので、図１０では、本体
装置１０３を構成する複数の基板のうちＭＣＵ（Main C
ontrol Unit)として機能する基板１０３−ｘの詳細構成
と、ＳＣＩ１０２の詳細構成とを示している。
【００３６】図１０に示すように、基板１０３−ｘ内の
３つのＬＳＩ−３，ＬＳＩ−２，ＬＳＩ−３には、それ
ぞれ、図６または図７により前述したＪＴＡＧ回路がＪ
ＴＡＧ試験部１００としてそなえられ、これらのＪＴＡ
Ｇ試験部１００をチェーン状に接続することにより基板
１０３−ｘを一巡するスキャン・チェーンが形成されて
いる。そして、ＳＣＩ１０２には、各ＪＴＡＧ試験部１
００を制御する、つまり各ＪＴＡＧ試験部１００の各種
レジスタ（図７参照）に所望データを書き込むためのＪ
ＴＡＧ制御部１０４がそなえられている。
３つのＬＳＩ−３，ＬＳＩ−２，ＬＳＩ−３には、それ
ぞれ、図６または図７により前述したＪＴＡＧ回路がＪ
ＴＡＧ試験部１００としてそなえられ、これらのＪＴＡ
Ｇ試験部１００をチェーン状に接続することにより基板
１０３−ｘを一巡するスキャン・チェーンが形成されて
いる。そして、ＳＣＩ１０２には、各ＪＴＡＧ試験部１
００を制御する、つまり各ＪＴＡＧ試験部１００の各種
レジスタ（図７参照）に所望データを書き込むためのＪ
ＴＡＧ制御部１０４がそなえられている。
【００３７】また、図１０に示すシステムでは、ＭＣＵ
として機能する基板１０３−ｘにおけるＬＳＩ−２に、
例えば８kbyte のＥＥＰＲＯＭ（不揮発性メモリ）１０
５が接続されている。このＥＥＰＲＯＭ１０５には、本
体装置１０３を構成する各基板についてのクロック・チ
ューニング・データや、その他、起動時に必要な各基板
固有のデータ等が予め格納されている。
として機能する基板１０３−ｘにおけるＬＳＩ−２に、
例えば８kbyte のＥＥＰＲＯＭ（不揮発性メモリ）１０
５が接続されている。このＥＥＰＲＯＭ１０５には、本
体装置１０３を構成する各基板についてのクロック・チ
ューニング・データや、その他、起動時に必要な各基板
固有のデータ等が予め格納されている。
【００３８】処理システムの起動時には、前述のクロッ
ク・チューニング処理を行なうべくＥＥＰＲＯＭ１０５
に格納されているデータを読み出す必要がある。そのた
め、図５に示す処理システムでは、前述したＪＴＡＧ試
験部１００やＪＴＡＧ制御部１０４とは全く別個に、Ｓ
ＣＩ１０２上にデータ・ロード部１０６，ＥＥＰＲＯＭ
読出制御部１０７およびデータ転送部１０８がそなえら
れるとともに、ＥＥＰＲＯＭ１０５を接続されるＬＳＩ
−２上に、アドレス書込部１０９およびアドレス・レジ
スタ（ADRS）１１０がそなえられている。
ク・チューニング処理を行なうべくＥＥＰＲＯＭ１０５
に格納されているデータを読み出す必要がある。そのた
め、図５に示す処理システムでは、前述したＪＴＡＧ試
験部１００やＪＴＡＧ制御部１０４とは全く別個に、Ｓ
ＣＩ１０２上にデータ・ロード部１０６，ＥＥＰＲＯＭ
読出制御部１０７およびデータ転送部１０８がそなえら
れるとともに、ＥＥＰＲＯＭ１０５を接続されるＬＳＩ
−２上に、アドレス書込部１０９およびアドレス・レジ
スタ（ADRS）１１０がそなえられている。
【００３９】ここで、データ・ロード部１０６は、処理
システムの起動時にＳＶＰ１０１からデータ読出指示を
アドレス情報（先頭アドレス，読出データ数）とともに
受け、読み出すべきデータの先頭アドレスを、基板１０
３−ｘのＬＳＩ−２におけるアドレス書込部１０９へ送
るものである。アドレス書込部１０９は、データ・ロー
ド部１０６からの先頭アドレスをアドレス・レジスタ１
１０に設定するもので、このアドレス・レジスタ１１０
に設定されたアドレスにおけるデータが、ＥＥＰＲＯＭ
１０５からＥＥＰＲＯＭ読出制御部１０７へ読み出され
る。
システムの起動時にＳＶＰ１０１からデータ読出指示を
アドレス情報（先頭アドレス，読出データ数）とともに
受け、読み出すべきデータの先頭アドレスを、基板１０
３−ｘのＬＳＩ−２におけるアドレス書込部１０９へ送
るものである。アドレス書込部１０９は、データ・ロー
ド部１０６からの先頭アドレスをアドレス・レジスタ１
１０に設定するもので、このアドレス・レジスタ１１０
に設定されたアドレスにおけるデータが、ＥＥＰＲＯＭ
１０５からＥＥＰＲＯＭ読出制御部１０７へ読み出され
る。
【００４０】ＥＥＰＲＯＭ読出制御部１０７は、アドレ
ス・レジスタ１１０に設定されるアドレスを先頭アドレ
スから読出データ数だけ１ずつカウント・アップすべ
く、アドレス・レジスタ１１０に対してカウント・アッ
プ指示〔アドレス・アップ（ＡＤ ＵＰ）信号〕を送出
する一方、ＥＥＰＲＯＭ１０５から読み出されたデータ
をデータ転送部１０８へ送出するものである。 データ
転送部１０８は、ＥＥＰＲＯＭ１０５から読み出された
データを、ＳＶＰ１０１のＤＭＡ（Direct Memory Acce
ss）用メモリ（ＤＭ）１１１へ転送するものである。
ス・レジスタ１１０に設定されるアドレスを先頭アドレ
スから読出データ数だけ１ずつカウント・アップすべ
く、アドレス・レジスタ１１０に対してカウント・アッ
プ指示〔アドレス・アップ（ＡＤ ＵＰ）信号〕を送出
する一方、ＥＥＰＲＯＭ１０５から読み出されたデータ
をデータ転送部１０８へ送出するものである。 データ
転送部１０８は、ＥＥＰＲＯＭ１０５から読み出された
データを、ＳＶＰ１０１のＤＭＡ（Direct Memory Acce
ss）用メモリ（ＤＭ）１１１へ転送するものである。
【００４１】上述の構成により、処理システムの起動時
には、ＳＶＰ１０１からＳＣＩ１０２のデータ・ロード
部１０６に対して、クロック・チューニング・データ等
の読出指示がアドレス情報（先頭アドレス，読出データ
数）とともに送られる。アドレス情報のうち先頭アドレ
スは、データ・ロード部１０６からアドレス書込部１０
９を経由してＬＳＩ−２におけるアドレス・レジスタ１
１０に設定される。
には、ＳＶＰ１０１からＳＣＩ１０２のデータ・ロード
部１０６に対して、クロック・チューニング・データ等
の読出指示がアドレス情報（先頭アドレス，読出データ
数）とともに送られる。アドレス情報のうち先頭アドレ
スは、データ・ロード部１０６からアドレス書込部１０
９を経由してＬＳＩ−２におけるアドレス・レジスタ１
１０に設定される。
【００４２】ＥＥＰＲＯＭ１０５からは、アドレス・レ
ジスタ１１０に設定されたアドレスにおけるデータが読
み出され、ＥＥＰＲＯＭ読出制御部１０７およびデータ
転送部１０８を経由してＳＶＰ１０１のＤＭ１１１へ転
送される。このとき、アドレス・レジスタ１１０に設定
されるアドレスは、ＥＥＰＲＯＭ読出制御部１０７によ
り先頭アドレスから読出データ数だけ１ずつカウントア
ップされ、ＳＶＰ１０１から要求されたクロック・チュ
ーニング・データ等の各種データが、順次、ＥＥＰＲＯ
Ｍ１０５からＳＶＰ１０１へ読み出される。そして、Ｓ
ＶＰ１０１により、読み出されたデータを用いてクロッ
ク・チューニング処理等の初期化処理が実行される。
ジスタ１１０に設定されたアドレスにおけるデータが読
み出され、ＥＥＰＲＯＭ読出制御部１０７およびデータ
転送部１０８を経由してＳＶＰ１０１のＤＭ１１１へ転
送される。このとき、アドレス・レジスタ１１０に設定
されるアドレスは、ＥＥＰＲＯＭ読出制御部１０７によ
り先頭アドレスから読出データ数だけ１ずつカウントア
ップされ、ＳＶＰ１０１から要求されたクロック・チュ
ーニング・データ等の各種データが、順次、ＥＥＰＲＯ
Ｍ１０５からＳＶＰ１０１へ読み出される。そして、Ｓ
ＶＰ１０１により、読み出されたデータを用いてクロッ
ク・チューニング処理等の初期化処理が実行される。
【００４３】
【発明が解決しようとする課題】しかしながら、図１０
に示す処理システムでは、ＥＥＰＲＯＭ１０５に格納さ
れているクロック・チューニング・データ等を読み出す
機構として、それ専用の回路、即ちデータ・ロード部１
０６，ＥＥＰＲＯＭ読出制御部１０７，アドレス書込部
１０９などをそなえなければならず、回路構成の複雑化
を招く要因となっている。
に示す処理システムでは、ＥＥＰＲＯＭ１０５に格納さ
れているクロック・チューニング・データ等を読み出す
機構として、それ専用の回路、即ちデータ・ロード部１
０６，ＥＥＰＲＯＭ読出制御部１０７，アドレス書込部
１０９などをそなえなければならず、回路構成の複雑化
を招く要因となっている。
【００４４】本発明は、このような課題に鑑み創案され
たもので、予め組み込まれたテスト機構を利用すること
により、論理回路を増やすことなくＲＯＭ等のメモリか
らのデータ読出を行なえるようにして、回路構成の簡素
化をはかった、テスト機構を有する処理システムを提供
することを目的とする。
たもので、予め組み込まれたテスト機構を利用すること
により、論理回路を増やすことなくＲＯＭ等のメモリか
らのデータ読出を行なえるようにして、回路構成の簡素
化をはかった、テスト機構を有する処理システムを提供
することを目的とする。
【００４５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１に示すように、本発明の処理システ
ム１は、複数個のチップ部品３をもつ基板２を少なくと
も１枚そなえて構成され、基板２における各チップ部品
３に、ボード・テストを行なうためのテスト機構４が組
み込まれるとともに、そのテスト機構４を構成するレジ
スタ５が、複数個のチップ部品３の間でチェーン状に接
続されている。
ック図で、この図１に示すように、本発明の処理システ
ム１は、複数個のチップ部品３をもつ基板２を少なくと
も１枚そなえて構成され、基板２における各チップ部品
３に、ボード・テストを行なうためのテスト機構４が組
み込まれるとともに、そのテスト機構４を構成するレジ
スタ５が、複数個のチップ部品３の間でチェーン状に接
続されている。
【００４６】また、処理システム１には、上述のように
チェーン状に接続された各レジスタ５に対してシフト動
作により所望データを書き込む制御部６がそなえられて
いるほか、チップ部品３のうちの少なくとも１つには記
憶部７が接続されている。さらに、本発明の処理システ
ム１では、記憶部７を接続されたチップ部品３のテスト
機構４に、記憶部７から読み出すデータを指定するため
のアドレスを設定されるアドレス・レジスタ８が他のレ
ジスタ５と並列的にそなえられるとともに、前記シフト
動作により各テスト機構４から読み出されたテスト・デ
ータ出力とアドレス・レジスタ８のアドレスにより指定
されて記憶部７から読み出された読出データとのいずれ
か一方を選択的に切り替えて出力する切替部９がそなえ
られている。
チェーン状に接続された各レジスタ５に対してシフト動
作により所望データを書き込む制御部６がそなえられて
いるほか、チップ部品３のうちの少なくとも１つには記
憶部７が接続されている。さらに、本発明の処理システ
ム１では、記憶部７を接続されたチップ部品３のテスト
機構４に、記憶部７から読み出すデータを指定するため
のアドレスを設定されるアドレス・レジスタ８が他のレ
ジスタ５と並列的にそなえられるとともに、前記シフト
動作により各テスト機構４から読み出されたテスト・デ
ータ出力とアドレス・レジスタ８のアドレスにより指定
されて記憶部７から読み出された読出データとのいずれ
か一方を選択的に切り替えて出力する切替部９がそなえ
られている。
【００４７】そして、制御部６が、記憶部７から読み出
すデータの先頭アドレスを前記シフト動作によりアドレ
ス・レジスタ８に設定するとともに、切替部９が記憶部
７からの読出データを出力するように切り替えてから、
読み出すべきデータの数に応じてアドレス・レジスタ８
のアドレスをカウントアップしながら、前記シフト動作
を用いて記憶部７からデータを読み出すように構成され
ている。
すデータの先頭アドレスを前記シフト動作によりアドレ
ス・レジスタ８に設定するとともに、切替部９が記憶部
７からの読出データを出力するように切り替えてから、
読み出すべきデータの数に応じてアドレス・レジスタ８
のアドレスをカウントアップしながら、前記シフト動作
を用いて記憶部７からデータを読み出すように構成され
ている。
【００４８】これにより、予め組み込まれたテスト機構
４を利用して記憶部７から読み出すべきのアドレス設定
が行なわれ、テスト機構４におけるシフト動作を用いて
記憶部７からデータを読み出せるので、論理回路を増や
すことなく記憶部７からのデータ読出を行なうことがで
きる（請求項１）。なお、テスト機構４を、ボード・テ
ストを行なうためのバウンダリ・スキャン・アーキテク
チャであるＪＴＡＧ回路として構成してもよい。
４を利用して記憶部７から読み出すべきのアドレス設定
が行なわれ、テスト機構４におけるシフト動作を用いて
記憶部７からデータを読み出せるので、論理回路を増や
すことなく記憶部７からのデータ読出を行なうことがで
きる（請求項１）。なお、テスト機構４を、ボード・テ
ストを行なうためのバウンダリ・スキャン・アーキテク
チャであるＪＴＡＧ回路として構成してもよい。
【００４９】このとき、ＪＴＡＧ回路は、当該ＪＴＡＧ
回路を組み込まれたチップ部品３の各端子に現れる信号
を捕らえて保持するバウンダリ・スキャン・レジスタ
と、前記シフト動作により前段のテスト機構４から転送
されてきたデータをそのまま後段のテスト機構４へ送り
出す１ビットのバイパス・レジスタとをデータ・レジス
タとして有し、これらのデータ・レジスタの中の１つを
指定するための命令を格納する命令レジスタと、この命
令レジスタに格納された命令に応じたレジスタをデータ
・レジスタの中から選択するデータ・レジスタ選択部
と、このデータ・レジスタ選択部により選択されたレジ
スタからのデータを外部へ出力する出力データ選択部と
を有して構成される。
回路を組み込まれたチップ部品３の各端子に現れる信号
を捕らえて保持するバウンダリ・スキャン・レジスタ
と、前記シフト動作により前段のテスト機構４から転送
されてきたデータをそのまま後段のテスト機構４へ送り
出す１ビットのバイパス・レジスタとをデータ・レジス
タとして有し、これらのデータ・レジスタの中の１つを
指定するための命令を格納する命令レジスタと、この命
令レジスタに格納された命令に応じたレジスタをデータ
・レジスタの中から選択するデータ・レジスタ選択部
と、このデータ・レジスタ選択部により選択されたレジ
スタからのデータを外部へ出力する出力データ選択部と
を有して構成される。
【００５０】そして、バウンダリ・スキャン・レジス
タ，バイパス・レジスタおよび命令レジスタが、出力デ
ータ選択部を介して複数個のチップ部品３の間でチェー
ン状に接続されるほか、記憶部７を接続されたチップ部
品３のＪＴＡＧ回路（テスト機構４）においては、アド
レス・レジスタ８を、前記データ・レジスタとして、バ
ウンダリ・スキャン・レジスタおよびバイパス・レジス
タと並列的にそなえる（請求項２）。
タ，バイパス・レジスタおよび命令レジスタが、出力デ
ータ選択部を介して複数個のチップ部品３の間でチェー
ン状に接続されるほか、記憶部７を接続されたチップ部
品３のＪＴＡＧ回路（テスト機構４）においては、アド
レス・レジスタ８を、前記データ・レジスタとして、バ
ウンダリ・スキャン・レジスタおよびバイパス・レジス
タと並列的にそなえる（請求項２）。
【００５１】この場合、記憶部７からデータを読み出す
際には、制御部６が、記憶部７を接続されたチップ部品
３のＪＴＡＧ回路の命令レジスタに、アドレス・レジス
タ８を選択するコードを設定するとともに、それ以外の
チップ部品３のＪＴＡＧ回路の命令レジスタに、バイパ
ス・レジスタを選択するコードを設定してから、記憶部
７から読み出すデータの先頭アドレスを前記シフト動作
によりアドレス・レジスタ８に設定する。
際には、制御部６が、記憶部７を接続されたチップ部品
３のＪＴＡＧ回路の命令レジスタに、アドレス・レジス
タ８を選択するコードを設定するとともに、それ以外の
チップ部品３のＪＴＡＧ回路の命令レジスタに、バイパ
ス・レジスタを選択するコードを設定してから、記憶部
７から読み出すデータの先頭アドレスを前記シフト動作
によりアドレス・レジスタ８に設定する。
【００５２】これにより、記憶部７を接続されていない
チップ部品３上では、バイパス・レジスタにより前段の
テスト機構４からの先頭アドレスが１ビットのシフト動
作により後段のテスト機構４へ送り出されるので、その
先頭アドレスをレジスタ５上で複数回シフトさせる必要
が無くなり、記憶部７を接続されたチップ部品３上のア
ドレス・レジスタ８に先頭アドレスを設定する時間を短
縮することができる（請求項３）。
チップ部品３上では、バイパス・レジスタにより前段の
テスト機構４からの先頭アドレスが１ビットのシフト動
作により後段のテスト機構４へ送り出されるので、その
先頭アドレスをレジスタ５上で複数回シフトさせる必要
が無くなり、記憶部７を接続されたチップ部品３上のア
ドレス・レジスタ８に先頭アドレスを設定する時間を短
縮することができる（請求項３）。
【００５３】また、上述した処理システム１において、
記憶部７を、クロック・チューニング・データを予め格
納した不揮発性メモリとし、処理システム１の起動時
に、制御部６により、その不揮発性メモリ（記憶部７）
からクロック・チューニング・データを読み出すように
構成してもよい。これにより、システム起動時に実行さ
れるクロック・チューニング処理に必要なデータを読み
出すための回路構成を簡素化することができる（請求項
４）。
記憶部７を、クロック・チューニング・データを予め格
納した不揮発性メモリとし、処理システム１の起動時
に、制御部６により、その不揮発性メモリ（記憶部７）
からクロック・チューニング・データを読み出すように
構成してもよい。これにより、システム起動時に実行さ
れるクロック・チューニング処理に必要なデータを読み
出すための回路構成を簡素化することができる（請求項
４）。
【００５４】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図２は本発明の一実施形態としての
テスト機構（ＪＴＡＧ回路）を有する処理システムの構
成を示すブロック図で、この図２に示すように、本実施
形態の処理システム１０は、図９に示したものとほぼ同
様に、ＳＶＰ１１，ＳＣＩ１２および本体装置（マザー
ボード）１３から構成されている。なお、図２中、既述
の符号と同一の符号は同一部分を示しているので、その
詳細な説明は省略する。
施形態を説明する。図２は本発明の一実施形態としての
テスト機構（ＪＴＡＧ回路）を有する処理システムの構
成を示すブロック図で、この図２に示すように、本実施
形態の処理システム１０は、図９に示したものとほぼ同
様に、ＳＶＰ１１，ＳＣＩ１２および本体装置（マザー
ボード）１３から構成されている。なお、図２中、既述
の符号と同一の符号は同一部分を示しているので、その
詳細な説明は省略する。
【００５５】ＳＶＰ１１は、ＤＭＡ（Direct Memory Ac
cess）用メモリ（ＤＭ）２２を有しているほか、ＳＣＩ
１２を介して本体装置１３に接続され、システム全体の
保守・運用制御を行なうもので、本体装置１３を構成す
る各基板１４内のレジスタ制御，メモリへのデータ書
込，メモリからのデータ読出等の制御コマンドを発行す
る。
cess）用メモリ（ＤＭ）２２を有しているほか、ＳＣＩ
１２を介して本体装置１３に接続され、システム全体の
保守・運用制御を行なうもので、本体装置１３を構成す
る各基板１４内のレジスタ制御，メモリへのデータ書
込，メモリからのデータ読出等の制御コマンドを発行す
る。
【００５６】基板１４上に実装されている複数個のＬＳ
Ｉ（チップ部品）１５，１５Ａには、それぞれ、テスト
機構としてのＪＴＡＧ回路１６，１６Ａがそなえられて
おり、ＳＶＰ１１は、ＳＣＩ１２を介してそのＪＴＡＧ
回路１６，１６Ａの制御も行なう。このため、ＳＣＩ１
２と本体装置１３内の基板１４との間は、ＪＴＡＧ回路
１６，１６Ａを制御するための各種コマンドやデータを
送受できるように接続されている。
Ｉ（チップ部品）１５，１５Ａには、それぞれ、テスト
機構としてのＪＴＡＧ回路１６，１６Ａがそなえられて
おり、ＳＶＰ１１は、ＳＣＩ１２を介してそのＪＴＡＧ
回路１６，１６Ａの制御も行なう。このため、ＳＣＩ１
２と本体装置１３内の基板１４との間は、ＪＴＡＧ回路
１６，１６Ａを制御するための各種コマンドやデータを
送受できるように接続されている。
【００５７】各ＬＳＩ１５，１５ＡのＪＴＡＧ回路１
６，１６Ａのテスト・データ出力ＴＤＯは、同一基板１
４上の他のＬＳＩ１５，１５Ａ内のＪＴＡＧ回路１６，
１６Ａのテスト・データ入力ＴＤＩに接続されている。
これにより、各基板１４内で各ＬＳＩ１５，１５Ａを一
巡するスキャン・チェーンが形成されている。また、本
体装置１３内でＭＣＵとして機能する基板１４における
ＬＳＩ１５Ａには、例えば８kbyte のＥＥＰＲＯＭ（不
揮発性メモリ，記憶部）２０が接続されている。このＥ
ＥＰＲＯＭ２０には、本体装置１３を構成する各基板に
ついてのクロック・チューニング・データや、その他、
起動時に必要な各基板固有のデータ等が予め格納されて
いる。
６，１６Ａのテスト・データ出力ＴＤＯは、同一基板１
４上の他のＬＳＩ１５，１５Ａ内のＪＴＡＧ回路１６，
１６Ａのテスト・データ入力ＴＤＩに接続されている。
これにより、各基板１４内で各ＬＳＩ１５，１５Ａを一
巡するスキャン・チェーンが形成されている。また、本
体装置１３内でＭＣＵとして機能する基板１４における
ＬＳＩ１５Ａには、例えば８kbyte のＥＥＰＲＯＭ（不
揮発性メモリ，記憶部）２０が接続されている。このＥ
ＥＰＲＯＭ２０には、本体装置１３を構成する各基板に
ついてのクロック・チューニング・データや、その他、
起動時に必要な各基板固有のデータ等が予め格納されて
いる。
【００５８】さらに、本実施形態では、ＥＥＰＲＯＭ２
０を接続されたＬＳＩ１５ＡのＪＴＡＧ回路１６Ａのデ
ータ・レジスタ群５２Ａに、ＥＥＰＲＯＭ２０から読み
出すデータを指定するためのアドレスを設定されるアド
レス・レジスタ（ＡＤＲＳ）５２５が他のレジスタ５２
１〜５２４と並列的にデータ・レジスタとしてそなえら
れている。
０を接続されたＬＳＩ１５ＡのＪＴＡＧ回路１６Ａのデ
ータ・レジスタ群５２Ａに、ＥＥＰＲＯＭ２０から読み
出すデータを指定するためのアドレスを設定されるアド
レス・レジスタ（ＡＤＲＳ）５２５が他のレジスタ５２
１〜５２４と並列的にデータ・レジスタとしてそなえら
れている。
【００５９】従って、このＬＳＩ１５ＡにおけるＪＴＡ
Ｇ回路１６Ａにおいて、データ・レジスタ・セレクタ
（ＤＲＳ）５４Ａは、命令レジスタ（ＩＲ）５３に書き
込まれたコマンドを解析し、そのコマンドにより指定さ
れたレジスタをデータ・レジスタ群５２Ａ（５つのレジ
スタ５２１〜５２５）中から選択するものである。この
データ・レジスタ・セレクタ５４Ａにより選択されたレ
ジスタに対し、シフト動作によるデータ書込が行なわれ
る。また、出力側選択回路５５Ａにおけるマルチプレク
サ５５１Ａは、ＴＡＰコントローラ５１により切替制御
され、データ・レジスタ群５２Ａ内の５つのレジスタ５
２１〜５２５の一つを選択し、選択したレジスタ５２１
〜５２５のデータを出力するように構成されている。Ｊ
ＴＡＧ回路１６Ａにおけるその他の部分の構成は、図７
に示したもの（図２中のＪＴＡＧ回路１６）と同様であ
るので、その説明は省略する。
Ｇ回路１６Ａにおいて、データ・レジスタ・セレクタ
（ＤＲＳ）５４Ａは、命令レジスタ（ＩＲ）５３に書き
込まれたコマンドを解析し、そのコマンドにより指定さ
れたレジスタをデータ・レジスタ群５２Ａ（５つのレジ
スタ５２１〜５２５）中から選択するものである。この
データ・レジスタ・セレクタ５４Ａにより選択されたレ
ジスタに対し、シフト動作によるデータ書込が行なわれ
る。また、出力側選択回路５５Ａにおけるマルチプレク
サ５５１Ａは、ＴＡＰコントローラ５１により切替制御
され、データ・レジスタ群５２Ａ内の５つのレジスタ５
２１〜５２５の一つを選択し、選択したレジスタ５２１
〜５２５のデータを出力するように構成されている。Ｊ
ＴＡＧ回路１６Ａにおけるその他の部分の構成は、図７
に示したもの（図２中のＪＴＡＧ回路１６）と同様であ
るので、その説明は省略する。
【００６０】なお、ＥＥＰＲＯＭ２０を接続されていな
いＬＳＩ１５におけるＪＴＡＧ回路１６は、図７に示し
たものと全く同様に構成されているので、その説明は省
略する。また、図２では、１つのＬＳＩ１５におけるＪ
ＴＡＧ回路１６についてのみ詳細に示しているが、他の
ＬＳＩ１５におけるＪＴＡＧ回路１６も全く同様に構成
されているので、その詳細構成の図示は省略している。
いＬＳＩ１５におけるＪＴＡＧ回路１６は、図７に示し
たものと全く同様に構成されているので、その説明は省
略する。また、図２では、１つのＬＳＩ１５におけるＪ
ＴＡＧ回路１６についてのみ詳細に示しているが、他の
ＬＳＩ１５におけるＪＴＡＧ回路１６も全く同様に構成
されているので、その詳細構成の図示は省略している。
【００６１】さらに、図２では、本体装置１３を構成す
る基板１４として、ＭＣＵ（Main Control Unit)として
機能するものを図示している。本実施形態では、本体装
置１３側において本発明の特徴的な構成を有する部分
が、ＥＥＰＲＯＭ２０を付設された基板（ＭＣＵ）１４
のみであるため、本体装置１３を構成する他の基板の図
示を省略している。
る基板１４として、ＭＣＵ（Main Control Unit)として
機能するものを図示している。本実施形態では、本体装
置１３側において本発明の特徴的な構成を有する部分
が、ＥＥＰＲＯＭ２０を付設された基板（ＭＣＵ）１４
のみであるため、本体装置１３を構成する他の基板の図
示を省略している。
【００６２】一方、ＳＣＩ１２には、ＪＴＡＧ制御部１
７，ＴＤＲ（テスト・データ・レジスタ）１８および切
替回路（ＳＥＬ；切替部）２１がそなえられている。こ
こで、ＪＴＡＧ制御部１７は、ＪＴＡＧ回路１６，１６
Ａを制御すべく、ＴＤＲ１８を介して各種コマンドやデ
ータをチェーン状に接続された各レジスタ５３，５２１
〜５２５に対してシフト動作により書き込むものであ
る。
７，ＴＤＲ（テスト・データ・レジスタ）１８および切
替回路（ＳＥＬ；切替部）２１がそなえられている。こ
こで、ＪＴＡＧ制御部１７は、ＪＴＡＧ回路１６，１６
Ａを制御すべく、ＴＤＲ１８を介して各種コマンドやデ
ータをチェーン状に接続された各レジスタ５３，５２１
〜５２５に対してシフト動作により書き込むものであ
る。
【００６３】また、切替回路２１は、シフト動作により
各テスト機構４から読み出されたテスト・データ出力Ｔ
ＤＯとアドレス・レジスタ５２５のアドレスにより指定
されてＥＥＰＲＯＭ２０から読み出された読出データと
のいずれか一方を選択的に切り替えてＴＤＲ１８へ出力
するものである。そして、ＪＴＡＧ制御部１７は、処理
システム１０の起動時にＳＶＰ１１からＥＥＰＲＯＭ２
０に対するデータ読出指示をアドレス情報（先頭アドレ
ス，読出データ数）とともに受けると、ＥＥＰＲＯＭ２
０から読み出すべきデータの先頭アドレスをシフト動作
によりＬＳＩ１５ＡのＪＴＡＧ回路１６Ａにおけるアド
レス・レジスタ５２５に設定するとともに、切替回路２
１がＥＥＰＲＯＭ２０からの読出データを出力するよう
に切り替えてから、読み出すべきデータの数に応じてア
ドレス・レジスタ５２５のアドレスをカウントアップし
ながら、シフト動作を用いてＥＥＰＲＯＭ２０からデー
タを読み出すように構成されている。
各テスト機構４から読み出されたテスト・データ出力Ｔ
ＤＯとアドレス・レジスタ５２５のアドレスにより指定
されてＥＥＰＲＯＭ２０から読み出された読出データと
のいずれか一方を選択的に切り替えてＴＤＲ１８へ出力
するものである。そして、ＪＴＡＧ制御部１７は、処理
システム１０の起動時にＳＶＰ１１からＥＥＰＲＯＭ２
０に対するデータ読出指示をアドレス情報（先頭アドレ
ス，読出データ数）とともに受けると、ＥＥＰＲＯＭ２
０から読み出すべきデータの先頭アドレスをシフト動作
によりＬＳＩ１５ＡのＪＴＡＧ回路１６Ａにおけるアド
レス・レジスタ５２５に設定するとともに、切替回路２
１がＥＥＰＲＯＭ２０からの読出データを出力するよう
に切り替えてから、読み出すべきデータの数に応じてア
ドレス・レジスタ５２５のアドレスをカウントアップし
ながら、シフト動作を用いてＥＥＰＲＯＭ２０からデー
タを読み出すように構成されている。
【００６４】つまり、本実施形態のＪＴＡＧ制御部１７
は、ＪＴＡＧ回路１６，１６Ａを制御する通常の機能の
ほかに、ＳＶＰ１１から指示された先頭アドレスをＴＤ
Ｒ１８に送り出してシフト動作によりＬＳＩ１５ＡのＪ
ＴＡＧ回路１６Ａにおけるアドレス・レジスタ５２５に
書き込む機能と、ＬＳＩ１５ＡのＪＴＡＧ回路１６Ａに
おける命令レジスタ５３にＥＥＰＲＯＭ２０からのデー
タ読出を指示するコードをセットすると同時に切替回路
２１をＥＥＰＲＯＭ２０側に切り替える機能と、アドレ
ス・レジスタ５２５に対してカウントアップ信号〔ＡＤ
ＵＰ（Address Up）信号〕を出力する機能とを有して
いる。
は、ＪＴＡＧ回路１６，１６Ａを制御する通常の機能の
ほかに、ＳＶＰ１１から指示された先頭アドレスをＴＤ
Ｒ１８に送り出してシフト動作によりＬＳＩ１５ＡのＪ
ＴＡＧ回路１６Ａにおけるアドレス・レジスタ５２５に
書き込む機能と、ＬＳＩ１５ＡのＪＴＡＧ回路１６Ａに
おける命令レジスタ５３にＥＥＰＲＯＭ２０からのデー
タ読出を指示するコードをセットすると同時に切替回路
２１をＥＥＰＲＯＭ２０側に切り替える機能と、アドレ
ス・レジスタ５２５に対してカウントアップ信号〔ＡＤ
ＵＰ（Address Up）信号〕を出力する機能とを有して
いる。
【００６５】なお、ＥＥＰＲＯＭ２０から読み出された
データは、切替回路２１およびＴＤＲ１８を経由してＳ
ＶＰ１１のＤＭＡ用メモリ２２へ転送されるようになっ
ている。次に、上述のごとく構成された本実施形態の処
理システム１０における特徴的な動作、即ちＥＥＰＲＯ
Ｍ２０からデータを読み出す動作について、図３〜図５
を参照しながら説明する。
データは、切替回路２１およびＴＤＲ１８を経由してＳ
ＶＰ１１のＤＭＡ用メモリ２２へ転送されるようになっ
ている。次に、上述のごとく構成された本実施形態の処
理システム１０における特徴的な動作、即ちＥＥＰＲＯ
Ｍ２０からデータを読み出す動作について、図３〜図５
を参照しながら説明する。
【００６６】本実施形態では、処理システム１０の起動
時にクロック・チューニング処理を行なうべく、ＥＥＰ
ＲＯＭ２０に格納されているクロック・チューニング・
データを読み出す。そのため、処理システム１０を起動
すると同時に、ＳＶＰ１１からＳＣＩ１２のＪＴＡＧ制
御部１７に対して、ＥＥＰＲＯＭ２０からデータを読み
出す旨の指示がアドレス情報〔クロック・チューニング
・データの格納領域の先頭アドレス、及び、そのデータ
の数（読出データ数，ビット数）〕とともに送られる。
時にクロック・チューニング処理を行なうべく、ＥＥＰ
ＲＯＭ２０に格納されているクロック・チューニング・
データを読み出す。そのため、処理システム１０を起動
すると同時に、ＳＶＰ１１からＳＣＩ１２のＪＴＡＧ制
御部１７に対して、ＥＥＰＲＯＭ２０からデータを読み
出す旨の指示がアドレス情報〔クロック・チューニング
・データの格納領域の先頭アドレス、及び、そのデータ
の数（読出データ数，ビット数）〕とともに送られる。
【００６７】データ読出指示を受けたＪＴＡＧ制御部１
７は、まず、ＥＥＰＲＯＭ２０を接続されたＬＳＩ１５
ＡのＪＴＡＧ回路１６Ａにおける命令レジスタ５３に、
アドレス・レジスタ５２５を選択するＩＲコード“ＥＥ
ＰＲＯＭ ＡＤＲＳ ＲＥＧ”をセットするとともに、
ＥＥＰＲＯＭ２０を接続されていない他のＬＳＩ１５の
ＪＴＡＧ回路１６における命令レジスタ５３には、バイ
パス・レジスタ５２２を選択するＩＲコード“ＦＦ”を
セットした後、アドレス・データ（読出データ領域の先
頭アドレス）をシフト・インする。
７は、まず、ＥＥＰＲＯＭ２０を接続されたＬＳＩ１５
ＡのＪＴＡＧ回路１６Ａにおける命令レジスタ５３に、
アドレス・レジスタ５２５を選択するＩＲコード“ＥＥ
ＰＲＯＭ ＡＤＲＳ ＲＥＧ”をセットするとともに、
ＥＥＰＲＯＭ２０を接続されていない他のＬＳＩ１５の
ＪＴＡＧ回路１６における命令レジスタ５３には、バイ
パス・レジスタ５２２を選択するＩＲコード“ＦＦ”を
セットした後、アドレス・データ（読出データ領域の先
頭アドレス）をシフト・インする。
【００６８】このようなアドレス・データ・セット時の
状態遷移を図３に示す。図３に示す状態Ｓ０４〜Ｓ１２
は、ＬＳＩ１５Ａの命令レジスタ５３にアドレス・レジ
スタ５２５選択用ＩＲコードをセットし他のＬＳＩ１５
の命令レジスタ５３にバイパス・レジスタ５２２選択用
ＩＲコードをセットする場合の状態遷移を示している。
状態遷移を図３に示す。図３に示す状態Ｓ０４〜Ｓ１２
は、ＬＳＩ１５Ａの命令レジスタ５３にアドレス・レジ
スタ５２５選択用ＩＲコードをセットし他のＬＳＩ１５
の命令レジスタ５３にバイパス・レジスタ５２２選択用
ＩＲコードをセットする場合の状態遷移を示している。
【００６９】まず、テスト・モード選択信号ＴＭＳを
“０”にしてテスト・クロック信号ＴＣＫを立ち上げる
ことによって、TEST-LOGIC-RESET状態（Ｓ０１）から R
UN-TEST/IDLE状態（Ｓ０２）に遷移する。以下、状態の
遷移はテスト・クロック信号ＴＣＫの立ち上がり時のテ
スト・モード選択信号ＴＭＳの状態で行なわれるものと
する。
“０”にしてテスト・クロック信号ＴＣＫを立ち上げる
ことによって、TEST-LOGIC-RESET状態（Ｓ０１）から R
UN-TEST/IDLE状態（Ｓ０２）に遷移する。以下、状態の
遷移はテスト・クロック信号ＴＣＫの立ち上がり時のテ
スト・モード選択信号ＴＭＳの状態で行なわれるものと
する。
【００７０】RUN-TEST/IDLE 状態（Ｓ０２）からSELECT
-DR-SCAN状態（Ｓ０３）を経て、SELECT-IR-SCAN状態
（Ｓ０４）に遷移する。このとき、命令レジスタ５３の
スキャン・シーケンスが初期化される。CAPTURE-IR-SCA
N 状態（Ｓ０５）に遷移すると、命令レジスタ５３中の
シフトレジスタに固定パターンが取り込まれるが、ここ
ではこの固定パターンは使用されない。
-DR-SCAN状態（Ｓ０３）を経て、SELECT-IR-SCAN状態
（Ｓ０４）に遷移する。このとき、命令レジスタ５３の
スキャン・シーケンスが初期化される。CAPTURE-IR-SCA
N 状態（Ｓ０５）に遷移すると、命令レジスタ５３中の
シフトレジスタに固定パターンが取り込まれるが、ここ
ではこの固定パターンは使用されない。
【００７１】SHIFT-IR状態（Ｓ０６）に遷移すると、命
令レジスタ５３を構成するシフトレジスタは、テスト・
データ入力ＴＤＩとテスト・データ出力ＴＤＯとに接続
され、テスト・データ出力ＴＤＯの方へデータがシフト
される。ここでは、ＩＲコードを８ビットとして命令レ
ジスタ５３を８ビットのシフトレジスタとして構成し、
８回シフトを行なうことで１つのＬＳＩ１５または１５
Ａの命令レジスタ５３に命令が設定される。
令レジスタ５３を構成するシフトレジスタは、テスト・
データ入力ＴＤＩとテスト・データ出力ＴＤＯとに接続
され、テスト・データ出力ＴＤＯの方へデータがシフト
される。ここでは、ＩＲコードを８ビットとして命令レ
ジスタ５３を８ビットのシフトレジスタとして構成し、
８回シフトを行なうことで１つのＬＳＩ１５または１５
Ａの命令レジスタ５３に命令が設定される。
【００７２】この後、EXIT1-IR状態（Ｓ０７）に遷移
し、PAUSE-IR状態（Ｓ０８）およびEXIT2-IR状態（Ｓ０
９）を経由して、SHIFT-IR状態（Ｓ０６）に戻る。この
ような状態Ｓ０６〜Ｓ０９を、〔チップ数（チェーン状
に接続されたＬＳＩ１５，１５Ａの数）−１〕回だけ実
行してから、SHIFT-IR状態（Ｓ１０）に遷移して８回シ
フトを行ない、EXIT1-IR状態（Ｓ１１）を経て UPDATE-
IR状態（Ｓ１２）に遷移することになる。
し、PAUSE-IR状態（Ｓ０８）およびEXIT2-IR状態（Ｓ０
９）を経由して、SHIFT-IR状態（Ｓ０６）に戻る。この
ような状態Ｓ０６〜Ｓ０９を、〔チップ数（チェーン状
に接続されたＬＳＩ１５，１５Ａの数）−１〕回だけ実
行してから、SHIFT-IR状態（Ｓ１０）に遷移して８回シ
フトを行ない、EXIT1-IR状態（Ｓ１１）を経て UPDATE-
IR状態（Ｓ１２）に遷移することになる。
【００７３】以上の動作により、ＬＳＩ１５Ａの命令レ
ジスタ５３にはアドレス・レジスタ５２５選択用ＩＲコ
ードがセットされるとともに他のＬＳＩ１５の命令レジ
スタ５３にはバイパス・レジスタ５２２選択用ＩＲコー
ドがセットされる。従って、ＬＳＩ１５ＡのＪＴＡＧ回
路１６Ａでは、データ・レジスタ群５２Ａ内のアドレス
・レジスタ５２５が選択され、このアドレス・レジスタ
５２５がテスト・データ入力ＴＤＩとテスト・データ出
力ＴＤＯとに接続される一方、ＬＳＩ１５のＪＴＡＧ回
路１６では、データ・レジスタ群５２内のバイパス・レ
ジスタ５２２が選択され、このバイパス・レジスタ５２
２がテスト・データ入力ＴＤＩとテスト・データ出力Ｔ
ＤＯとに接続されることになる。
ジスタ５３にはアドレス・レジスタ５２５選択用ＩＲコ
ードがセットされるとともに他のＬＳＩ１５の命令レジ
スタ５３にはバイパス・レジスタ５２２選択用ＩＲコー
ドがセットされる。従って、ＬＳＩ１５ＡのＪＴＡＧ回
路１６Ａでは、データ・レジスタ群５２Ａ内のアドレス
・レジスタ５２５が選択され、このアドレス・レジスタ
５２５がテスト・データ入力ＴＤＩとテスト・データ出
力ＴＤＯとに接続される一方、ＬＳＩ１５のＪＴＡＧ回
路１６では、データ・レジスタ群５２内のバイパス・レ
ジスタ５２２が選択され、このバイパス・レジスタ５２
２がテスト・データ入力ＴＤＩとテスト・データ出力Ｔ
ＤＯとに接続されることになる。
【００７４】上述のようにＩＲコードをセットした状態
で、アドレス・データ（読出データ領域の先頭アドレ
ス）をシフト・インする。図３の状態Ｓ１３〜Ｓ２１
は、ＬＳＩ１５Ａのアドレス・レジスタ５２５にアドレ
ス・データ“ＡＤＲＳ ＤＡＴＡ”をセットする場合の
状態遷移を示している。つまり、SELECT-DR-SCAN状態
（Ｓ１３）およびCAPTURE-DR-SCAN 状態（Ｓ１４）を経
てSHIFT-DR状態（Ｓ１５）に遷移すると、テスト・クロ
ック信号ＴＣＫの立ち上がる度にデータは１ビットずつ
テスト・データ出力ＴＤＯの方へデータがシフトされ
る。ここでは、ＳＶＰ１１とＳＣＩ１２とのデータのや
り取りが３２ビットを１つの単位として実行されること
から、３２回のシフト動作を１つの動作単位としてお
り、SHIFT-DR状態（Ｓ１５）では３２回シフトを行な
う。
で、アドレス・データ（読出データ領域の先頭アドレ
ス）をシフト・インする。図３の状態Ｓ１３〜Ｓ２１
は、ＬＳＩ１５Ａのアドレス・レジスタ５２５にアドレ
ス・データ“ＡＤＲＳ ＤＡＴＡ”をセットする場合の
状態遷移を示している。つまり、SELECT-DR-SCAN状態
（Ｓ１３）およびCAPTURE-DR-SCAN 状態（Ｓ１４）を経
てSHIFT-DR状態（Ｓ１５）に遷移すると、テスト・クロ
ック信号ＴＣＫの立ち上がる度にデータは１ビットずつ
テスト・データ出力ＴＤＯの方へデータがシフトされ
る。ここでは、ＳＶＰ１１とＳＣＩ１２とのデータのや
り取りが３２ビットを１つの単位として実行されること
から、３２回のシフト動作を１つの動作単位としてお
り、SHIFT-DR状態（Ｓ１５）では３２回シフトを行な
う。
【００７５】この後、EXIT1-DR状態（Ｓ１６）に遷移
し、PAUSE-DR状態（Ｓ１７）およびEXIT2-DR状態（Ｓ１
８）を経由して、SHIFT-DR状態（Ｓ１５）に戻る。この
ような状態Ｓ１５〜Ｓ１８を、Ｎ1 回（後述）だけ実行
してから、SHIFT-DR状態（Ｓ１９）に遷移してＮ2 回
（後述）だけシフトを行ない、EXIT1-DR状態（Ｓ２０）
を経て UPDATE-DR状態（Ｓ２１）に遷移した後、 RUN-T
EST/IDLE状態（Ｓ２２）に遷移する。
し、PAUSE-DR状態（Ｓ１７）およびEXIT2-DR状態（Ｓ１
８）を経由して、SHIFT-DR状態（Ｓ１５）に戻る。この
ような状態Ｓ１５〜Ｓ１８を、Ｎ1 回（後述）だけ実行
してから、SHIFT-DR状態（Ｓ１９）に遷移してＮ2 回
（後述）だけシフトを行ない、EXIT1-DR状態（Ｓ２０）
を経て UPDATE-DR状態（Ｓ２１）に遷移した後、 RUN-T
EST/IDLE状態（Ｓ２２）に遷移する。
【００７６】ここで、アドレス・データをアドレス・レ
ジスタ５２５にシフト・インする際に、本実施形態で
は、同時に、チェック・コード（３２ビット）もスキャ
ン・チェーンを一巡させるため、図３に示す状態Ｓ１３
〜Ｓ２１で実行すべきシフト回数は、アドレス・レジス
タ５２５の幅と、バイパス・レジスタ５２２を選択した
ＬＳＩ１５の数（全ＬＳＩ数−１）と、チェック・コー
ドのビット数（３２）との総和になる。従って、前述し
た回数Ｎ1 ，Ｎ2 は下式，のようになる。
ジスタ５２５にシフト・インする際に、本実施形態で
は、同時に、チェック・コード（３２ビット）もスキャ
ン・チェーンを一巡させるため、図３に示す状態Ｓ１３
〜Ｓ２１で実行すべきシフト回数は、アドレス・レジス
タ５２５の幅と、バイパス・レジスタ５２２を選択した
ＬＳＩ１５の数（全ＬＳＩ数−１）と、チェック・コー
ドのビット数（３２）との総和になる。従って、前述し
た回数Ｎ1 ，Ｎ2 は下式，のようになる。
【００７７】 Ｎ1 ＝［（アドレス・レジスタ幅＋全ＬＳＩ数−１＋３２）／３２］ … Ｎ2 ＝（アドレス・レジスタ幅＋全ＬＳＩ数−１＋３２）−３２×Ｎ1 … ただし、［Ｘ］はＸを超えない最大の整数を示す。例え
ば、アドレス・レジスタ５２５の幅が３２ビットで、全
ＬＳＩ数が８であるとすると、図３に示す状態Ｓ１３〜
Ｓ２１で実行すべきシフト回数は、３２＋８−１＋３２
＝７１になり、状態Ｓ１５〜Ｓ１８の実行回数Ｎ1 は
２、SHIFT-DR状態（Ｓ１９）でのシフト回数Ｎ2 は７に
なる。
ば、アドレス・レジスタ５２５の幅が３２ビットで、全
ＬＳＩ数が８であるとすると、図３に示す状態Ｓ１３〜
Ｓ２１で実行すべきシフト回数は、３２＋８−１＋３２
＝７１になり、状態Ｓ１５〜Ｓ１８の実行回数Ｎ1 は
２、SHIFT-DR状態（Ｓ１９）でのシフト回数Ｎ2 は７に
なる。
【００７８】ＪＴＡＧ制御部１７は、上述のようにして
アドレス・データをＬＳＩ１５Ａのアドレス・レジスタ
５２５に書き込んだ後、今度は、ＥＥＰＲＯＭ２０を接
続されたＬＳＩ１５ＡのＪＴＡＧ回路１６Ａにおける命
令レジスタ５３に、ＥＥＰＲＯＭ２０からのデータ読出
を指示するＩＲコード（ＥＥＰＲＯＭ読出用ＩＲコー
ド）をセットするとともに、ＥＥＰＲＯＭ２０を接続さ
れていない他のＬＳＩ１５のＪＴＡＧ回路１６における
命令レジスタ５３には、ＮＯＰコード“００”をセット
する。
アドレス・データをＬＳＩ１５Ａのアドレス・レジスタ
５２５に書き込んだ後、今度は、ＥＥＰＲＯＭ２０を接
続されたＬＳＩ１５ＡのＪＴＡＧ回路１６Ａにおける命
令レジスタ５３に、ＥＥＰＲＯＭ２０からのデータ読出
を指示するＩＲコード（ＥＥＰＲＯＭ読出用ＩＲコー
ド）をセットするとともに、ＥＥＰＲＯＭ２０を接続さ
れていない他のＬＳＩ１５のＪＴＡＧ回路１６における
命令レジスタ５３には、ＮＯＰコード“００”をセット
する。
【００７９】このとき、ＪＴＡＧ制御部１７は、ＥＥＰ
ＲＯＭ読出用ＩＲコードをセットすると同時に切替回路
２１をＥＥＰＲＯＭ２０側に切り替え、さらに、アドレ
ス・レジスタ５２５に対してカウントアップ信号（ＡＤ
ＵＰ信号）を出力してアドレス・レジスタ５２５の内
容をインクリメントしながら、ＥＥＰＲＯＭ２０のデー
タを３２ビット単位で切替回路２１からＴＤＲ１８へシ
フト・インしＳＶＰ１１のＤＭＡ用メモリ２２へ転送す
る。
ＲＯＭ読出用ＩＲコードをセットすると同時に切替回路
２１をＥＥＰＲＯＭ２０側に切り替え、さらに、アドレ
ス・レジスタ５２５に対してカウントアップ信号（ＡＤ
ＵＰ信号）を出力してアドレス・レジスタ５２５の内
容をインクリメントしながら、ＥＥＰＲＯＭ２０のデー
タを３２ビット単位で切替回路２１からＴＤＲ１８へシ
フト・インしＳＶＰ１１のＤＭＡ用メモリ２２へ転送す
る。
【００８０】このようなＥＥＰＲＯＭ読出動作時の状態
遷移を図４に示す。まず、図４に示す状態Ｓ３１〜Ｓ４
２は、それぞれ図３に示す状態Ｓ０１〜Ｓ１２に対応す
るもので、図３に示した例と同様の手順によって、ＬＳ
Ｉ１５Ａの命令レジスタ５３にＥＥＰＲＯＭ読出用ＩＲ
コードをセットするとともに、他のＬＳＩ１５の命令レ
ジスタ５３にＮＯＰコードをセットする。
遷移を図４に示す。まず、図４に示す状態Ｓ３１〜Ｓ４
２は、それぞれ図３に示す状態Ｓ０１〜Ｓ１２に対応す
るもので、図３に示した例と同様の手順によって、ＬＳ
Ｉ１５Ａの命令レジスタ５３にＥＥＰＲＯＭ読出用ＩＲ
コードをセットするとともに、他のＬＳＩ１５の命令レ
ジスタ５３にＮＯＰコードをセットする。
【００８１】上述のようにＩＲコードをセットした状態
で、ＥＥＰＲＯＭ２０からのデータ読出を開始し、図５
に示すごとくアドレス・レジスタ５２５の内容をカウン
トアップ信号（ＡＤ ＵＰ信号）によりインクリメント
しながら、ＥＥＰＲＯＭ２０のデータを３２ビット単位
でＴＤＲ１８へシフト・インする。図４の状態Ｓ４３〜
Ｓ５１は、指示されたデータ数（ビット数）のデータを
ＥＥＰＲＯＭ２０から読み出す場合の状態遷移を示して
いる。
で、ＥＥＰＲＯＭ２０からのデータ読出を開始し、図５
に示すごとくアドレス・レジスタ５２５の内容をカウン
トアップ信号（ＡＤ ＵＰ信号）によりインクリメント
しながら、ＥＥＰＲＯＭ２０のデータを３２ビット単位
でＴＤＲ１８へシフト・インする。図４の状態Ｓ４３〜
Ｓ５１は、指示されたデータ数（ビット数）のデータを
ＥＥＰＲＯＭ２０から読み出す場合の状態遷移を示して
いる。
【００８２】つまり、SELECT-DR-SCAN状態（Ｓ４３）お
よびCAPTURE-DR-SCAN 状態（Ｓ４４）を経てSHIFT-DR状
態（Ｓ４５）に遷移すると、図５に示すようにテスト・
クロック信号ＴＣＫと同期してカウントアップ信号（Ａ
Ｄ ＵＰ信号）によりアドレス・レジスタ５２５の内容
がインクリメントされ、そのアドレス・レジスタ５２５
の値で指示されるデータが１ビットずつＴＤＲ１８へシ
フトされる。前述した通り、ここでは、ＳＶＰ１１とＳ
ＣＩ１２とのデータのやり取りが３２ビットを１つの単
位として実行されることから、３２回のシフト動作を１
つの動作単位としており、SHIFT-DR状態（Ｓ４５）では
３２回シフトを行なう。
よびCAPTURE-DR-SCAN 状態（Ｓ４４）を経てSHIFT-DR状
態（Ｓ４５）に遷移すると、図５に示すようにテスト・
クロック信号ＴＣＫと同期してカウントアップ信号（Ａ
Ｄ ＵＰ信号）によりアドレス・レジスタ５２５の内容
がインクリメントされ、そのアドレス・レジスタ５２５
の値で指示されるデータが１ビットずつＴＤＲ１８へシ
フトされる。前述した通り、ここでは、ＳＶＰ１１とＳ
ＣＩ１２とのデータのやり取りが３２ビットを１つの単
位として実行されることから、３２回のシフト動作を１
つの動作単位としており、SHIFT-DR状態（Ｓ４５）では
３２回シフトを行なう。
【００８３】この後、EXIT1-DR状態（Ｓ４６）に遷移
し、PAUSE-DR状態（Ｓ４７）およびEXIT2-DR状態（Ｓ４
８）を経由して、SHIFT-DR状態（Ｓ４５）に戻る。この
ような状態Ｓ４５〜Ｓ４８を、Ｎ3 回（後述）だけ実行
してから、SHIFT-DR状態（Ｓ４９）に遷移してＮ4 回
（後述）だけシフトを行ない、EXIT1-DR状態（Ｓ５０）
を経て UPDATE-DR状態（Ｓ５１）に遷移した後、 RUN-T
EST/IDLE状態（Ｓ５２）に遷移する。
し、PAUSE-DR状態（Ｓ４７）およびEXIT2-DR状態（Ｓ４
８）を経由して、SHIFT-DR状態（Ｓ４５）に戻る。この
ような状態Ｓ４５〜Ｓ４８を、Ｎ3 回（後述）だけ実行
してから、SHIFT-DR状態（Ｓ４９）に遷移してＮ4 回
（後述）だけシフトを行ない、EXIT1-DR状態（Ｓ５０）
を経て UPDATE-DR状態（Ｓ５１）に遷移した後、 RUN-T
EST/IDLE状態（Ｓ５２）に遷移する。
【００８４】ここで、ＥＥＰＲＯＭ２０から読み出すべ
きデータ数（ビット数）をｎとすると、前述した回数Ｎ
3 ，Ｎ4 は下式，のようになる。 Ｎ3 ＝［ｎ／３２］ … Ｎ4 ＝ ｎ−３２×Ｎ3 … ただし、［Ｘ］はＸを超えない最大の整数を示す。
きデータ数（ビット数）をｎとすると、前述した回数Ｎ
3 ，Ｎ4 は下式，のようになる。 Ｎ3 ＝［ｎ／３２］ … Ｎ4 ＝ ｎ−３２×Ｎ3 … ただし、［Ｘ］はＸを超えない最大の整数を示す。
【００８５】例えば、ＥＥＰＲＯＭ２０から読み出すべ
きデータ数ｎが１００であるとすると、図４に示す状態
Ｓ４３〜Ｓ５１で実行すべきシフト回数は当然１００で
あり、状態Ｓ４５〜Ｓ４８の実行回数Ｎ3 は３、SHIFT-
DR状態（Ｓ４９）でのシフト回数Ｎ4 は４になる。な
お、このとき、ＥＥＰＲＯＭ２０を接続されていない他
のＬＳＩ１５の命令レジスタ５３にはＮＯＰコードがセ
ットされているので、ＬＳＩ１５においては何ら処理は
行なわれない。
きデータ数ｎが１００であるとすると、図４に示す状態
Ｓ４３〜Ｓ５１で実行すべきシフト回数は当然１００で
あり、状態Ｓ４５〜Ｓ４８の実行回数Ｎ3 は３、SHIFT-
DR状態（Ｓ４９）でのシフト回数Ｎ4 は４になる。な
お、このとき、ＥＥＰＲＯＭ２０を接続されていない他
のＬＳＩ１５の命令レジスタ５３にはＮＯＰコードがセ
ットされているので、ＬＳＩ１５においては何ら処理は
行なわれない。
【００８６】このように、本発明の一実施形態によれ
ば、予め組み込まれたＪＴＡＧ回路１６，１６Ａを利用
してＥＥＰＲＯＭ２０から読み出すべきデータのアドレ
ス設定が行なわれ、さらにＪＴＡＧ回路１６，１６Ａに
おけるシフト動作を用いてＥＥＰＲＯＭ２０からデータ
を読み出せるので、論理回路を増やすことなくＥＥＰＲ
ＯＭ２０からのデータ読出を行なえ、クロック・チュー
ニング処理に必要なデータを読み出すための回路構成を
大幅に簡素化することができる。
ば、予め組み込まれたＪＴＡＧ回路１６，１６Ａを利用
してＥＥＰＲＯＭ２０から読み出すべきデータのアドレ
ス設定が行なわれ、さらにＪＴＡＧ回路１６，１６Ａに
おけるシフト動作を用いてＥＥＰＲＯＭ２０からデータ
を読み出せるので、論理回路を増やすことなくＥＥＰＲ
ＯＭ２０からのデータ読出を行なえ、クロック・チュー
ニング処理に必要なデータを読み出すための回路構成を
大幅に簡素化することができる。
【００８７】また、ＥＥＰＲＯＭ２０を接続されていな
いＬＳＩ１５上では、バイパス・レジスタ５２２を選択
することにより、前段のＪＴＡＧ回路１６からの先頭ア
ドレスが１ビットのシフト動作だけで後段のＪＴＡＧ１
６（または１６Ａ）へ送り出されるので、その先頭アド
レスをレジスタ上で複数回数シフトさせる必要が無くな
り、アドレス・レジスタ５２５に先頭アドレスをセット
する時間を短縮でき、データ読出処理の効率が向上す
る。
いＬＳＩ１５上では、バイパス・レジスタ５２２を選択
することにより、前段のＪＴＡＧ回路１６からの先頭ア
ドレスが１ビットのシフト動作だけで後段のＪＴＡＧ１
６（または１６Ａ）へ送り出されるので、その先頭アド
レスをレジスタ上で複数回数シフトさせる必要が無くな
り、アドレス・レジスタ５２５に先頭アドレスをセット
する時間を短縮でき、データ読出処理の効率が向上す
る。
【００８８】なお、上述した実施形態では、記憶部が、
クロック・チューニング・データを予め格納したＥＥＰ
ＲＯＭ２０である場合について説明しているが、本発明
は、これに限定されるものではなく、その他の各種デー
タを格納したＲＯＭ等のメモリからそのデータを読み出
す場合にも適用され、上述した実施形態と同様の作用効
果を得ることができる。
クロック・チューニング・データを予め格納したＥＥＰ
ＲＯＭ２０である場合について説明しているが、本発明
は、これに限定されるものではなく、その他の各種デー
タを格納したＲＯＭ等のメモリからそのデータを読み出
す場合にも適用され、上述した実施形態と同様の作用効
果を得ることができる。
【００８９】また、上述した実施形態では、チップ部品
がＬＳＩである場合について説明したが、本発明は、こ
れに限定されるものではない。さらに、上述した実施形
態では、テスト機構として、ＪＩＲ５２３およびＪＤＲ
５２４を有する図２や図７に示すタイプのＪＴＡＧ回路
をそなえた場合について説明しているが、本発明は、こ
れに限定されるものではなく、例えば図６に示すタイプ
のＪＴＡＧ回路を各チップ部品（ＬＳＩ１５，１５Ａ）
にそなえた場合にも、上述した実施形態と同様に適用さ
れ、上述した実施形態と同様の作用効果を得ることがで
きる。
がＬＳＩである場合について説明したが、本発明は、こ
れに限定されるものではない。さらに、上述した実施形
態では、テスト機構として、ＪＩＲ５２３およびＪＤＲ
５２４を有する図２や図７に示すタイプのＪＴＡＧ回路
をそなえた場合について説明しているが、本発明は、こ
れに限定されるものではなく、例えば図６に示すタイプ
のＪＴＡＧ回路を各チップ部品（ＬＳＩ１５，１５Ａ）
にそなえた場合にも、上述した実施形態と同様に適用さ
れ、上述した実施形態と同様の作用効果を得ることがで
きる。
【００９０】
【発明の効果】以上詳述したように、本発明のテスト機
構を有する処理システムによれば、予め組み込まれたテ
スト機構を利用して記憶部から読み出すべきデータのア
ドレス設定が行なわれ、さらにテスト機構におけるシフ
ト動作を用いて記憶部からデータを読み出せるので、論
理回路を増やすことなく記憶部からのデータ読出を行な
うことができ、回路構成を大幅に簡素化できる効果があ
る（請求項１〜４）。
構を有する処理システムによれば、予め組み込まれたテ
スト機構を利用して記憶部から読み出すべきデータのア
ドレス設定が行なわれ、さらにテスト機構におけるシフ
ト動作を用いて記憶部からデータを読み出せるので、論
理回路を増やすことなく記憶部からのデータ読出を行な
うことができ、回路構成を大幅に簡素化できる効果があ
る（請求項１〜４）。
【００９１】また、記憶部を接続されていないチップ部
品上では前段のテスト機構（ＪＴＡＧ回路）からの先頭
アドレスを１ビットのシフト動作により後段のテスト機
構へ送り出すことで、その先頭アドレスをレジスタ上で
複数回シフトさせる必要を無くすことができる。これに
より、アドレス・レジスタに先頭アドレスを設定する時
間を短縮でき、データ読出処理の効率を向上させること
ができる（請求項２，３）。
品上では前段のテスト機構（ＪＴＡＧ回路）からの先頭
アドレスを１ビットのシフト動作により後段のテスト機
構へ送り出すことで、その先頭アドレスをレジスタ上で
複数回シフトさせる必要を無くすことができる。これに
より、アドレス・レジスタに先頭アドレスを設定する時
間を短縮でき、データ読出処理の効率を向上させること
ができる（請求項２，３）。
【００９２】さらに、記憶部を、クロック・チューニン
グ・データを予め格納した不揮発性メモリとすること
で、システム起動時にその不揮発性メモリからクロック
・チューニング・データを読み出せるので、システム起
動時に実行されるクロック・チューニング処理に必要な
データを読み出すための回路構成を大幅に簡素化するこ
とができる（請求項４）。
グ・データを予め格納した不揮発性メモリとすること
で、システム起動時にその不揮発性メモリからクロック
・チューニング・データを読み出せるので、システム起
動時に実行されるクロック・チューニング処理に必要な
データを読み出すための回路構成を大幅に簡素化するこ
とができる（請求項４）。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施形態としての、テスト機構（Ｊ
ＴＡＧ回路）を有する処理システムの構成を示すブロッ
ク図である。
ＴＡＧ回路）を有する処理システムの構成を示すブロッ
ク図である。
【図３】本実施形態において先頭アドレスをアドレス・
レジスタにセットする際の状態遷移を示す図である。
レジスタにセットする際の状態遷移を示す図である。
【図４】本実施形態においてＥＥＰＲＯＭからデータを
読み出す際の状態遷移を示す図である。
読み出す際の状態遷移を示す図である。
【図５】本実施形態の動作を説明するためのタイムチャ
ートである。
ートである。
【図６】一般的なＪＴＡＧ回路の構成例を示すブロック
図である。
図である。
【図７】ＪＩＲおよびＪＤＲを有するＪＴＡＧ回路の構
成例を示すブロック図である。
成例を示すブロック図である。
【図８】図７に示すＪＴＡＧ回路の動作を説明すべくテ
スト論理の状態遷移を示すフローチャートである。
スト論理の状態遷移を示すフローチャートである。
【図９】図７に示すＪＴＡＧ回路を有する処理システム
の全体構成を示すブロック図である。
の全体構成を示すブロック図である。
【図１０】クロック・チューニング処理を行なう処理シ
ステムの要部構成を示すブロック図である。
ステムの要部構成を示すブロック図である。
１ 処理システム ２ 基板 ３ チップ部品 ４ テスト機構 ５ レジスタ ６ 制御部 ７ 記憶部 ８ アドレス・レジスタ ９ 切替部 １０ 処理システム １１ ＳＶＰ（サービス・プロセッサ） １２ ＳＣＩ（インタフェース回路） １３ 本体装置 １４ ＭＣＵ（基板） １５，１５Ａ ＬＳＩ（チップ部品） １６，１６Ａ ＪＴＡＧ回路（テスト機構） １７ ＪＴＡＧ制御部（制御部） １８ ＴＤＲ（テスト・データ・レジスタ） ２０ ＥＥＰＲＯＭ（不揮発性メモリ，記憶部） ２１ 切替回路（ＳＥＬ；切替部） ２２ ＤＭＡ用メモリ（ＤＭ） ５０１〜５０５ ＴＡＰ（タップ・アクセス・ポート） ５１ ＴＡＰコントローラ ５２，５２Ａ データ・レジスタ群 ５２１ バウンダリ・スキャン・レジスタ（ＢＳＲ；デ
ータ・レジスタ） ５２２ バイパス・レジスタ（ＢＲ；データ・レジス
タ） ５２３ ＪＩＲ（ＪＴＡＧ命令レジスタ，データ・レジ
スタ） ５２４ ＪＤＲ（ＪＴＡＧデータ・レジスタ，データ・
レジスタ） ５２５ アドレス・レジスタ（ＡＤＲＳ；データ・レジ
スタ） ５３ 命令レジスタ（ＩＲ） ５４ データ・レジスタ・セレクタ（データ・レジスタ
選択部） ５５，５５Ａ 出力側選択回路（出力データ選択部） ５５１，５５１Ａ，５５２ マルチプレクサ（ＭＵＸ） ５６ ゲート回路
ータ・レジスタ） ５２２ バイパス・レジスタ（ＢＲ；データ・レジス
タ） ５２３ ＪＩＲ（ＪＴＡＧ命令レジスタ，データ・レジ
スタ） ５２４ ＪＤＲ（ＪＴＡＧデータ・レジスタ，データ・
レジスタ） ５２５ アドレス・レジスタ（ＡＤＲＳ；データ・レジ
スタ） ５３ 命令レジスタ（ＩＲ） ５４ データ・レジスタ・セレクタ（データ・レジスタ
選択部） ５５，５５Ａ 出力側選択回路（出力データ選択部） ５５１，５５１Ａ，５５２ マルチプレクサ（ＭＵＸ） ５６ ゲート回路
Claims (4)
- 【請求項１】 複数個のチップ部品をもつ基板を少なく
とも１枚そなえて構成される処理システムであって、 該基板における各チップ部品に、ボード・テストを行な
うためのテスト機構が組み込まれ、該テスト機構を構成
するレジスタを、前記複数個のチップ部品の間でチェー
ン状に接続するとともに、 チェーン状に接続された各レジスタに対してシフト動作
により所望データを書き込む制御部をそなえ、 且つ、前記複数個のチップ部品のうちの少なくとも１つ
に記憶部を接続してなる処理システムにおいて、 該記憶部を接続されたチップ部品のテスト機構に、該記
憶部から読み出すデータを指定するためのアドレスを設
定されるアドレス・レジスタが他のレジスタと並列的に
そなえられるとともに、 前記シフト動作により前記の各テスト機構から読み出さ
れたテスト・データ出力と該アドレス・レジスタのアド
レスにより指定されて該記憶部から読み出された読出デ
ータとのいずれか一方を選択的に切り替えて出力する切
替部がそなえられ、 該制御部が、該記憶部から読み出すデータの先頭アドレ
スを前記シフト動作により該アドレス・レジスタに設定
するとともに、該切替部が該記憶部からの読出データを
出力するように切り替えてから、読み出すべきデータの
数に応じて該アドレス・レジスタのアドレスをカウント
アップしながら、前記シフト動作を用いて該記憶部から
データを読み出すことを特徴とする、テスト機構を有す
る処理システム。 - 【請求項２】 該テスト機構が、ボード・テストを行な
うためのバウンダリ・スキャン・アーキテクチャとして
のＪＴＡＧ回路であり、 該ＪＴＡＧ回路が、当該ＪＴＡＧ回路を組み込まれたチ
ップ部品の各端子に現れる信号を捕らえて保持するバウ
ンダリ・スキャン・レジスタと、前記シフト動作により
前段のテスト機構から転送されてきたデータをそのまま
後段のテスト機構へ送り出す１ビットのバイパス・レジ
スタとをデータ・レジスタとして有するとともに、該デ
ータ・レジスタの中の１つを指定するための命令を格納
する命令レジスタと、該命令レジスタに格納された命令
に応じたレジスタを、該データ・レジスタの中から選択
するデータ・レジスタ選択部と、該データ・レジスタ選
択部により選択されたレジスタからのデータを外部へ出
力する出力データ選択部とを有して構成され、 前記のバウンダリ・スキャン・レジスタ，バイパス・レ
ジスタおよび命令レジスタが、該出力データ選択部を介
して、前記複数個のチップ部品の間でチェーン状に接続
され、 該記憶部を接続されたチップ部品のＪＴＡＧ回路におい
ては、該アドレス・レジスタが、前記データ・レジスタ
として、該バウンダリ・スキャン・レジスタおよび該バ
イパス・レジスタと並列的にそなえられていることを特
徴とする、請求項１記載のテスト機構を有する処理シス
テム。 - 【請求項３】 該記憶部からデータを読み出す際には、
該制御部が、該記憶部を接続されたチップ部品の該ＪＴ
ＡＧ回路の該命令レジスタに、該アドレス・レジスタを
選択するコードを設定するとともに、それ以外のチップ
部品の該ＪＴＡＧ回路の該命令レジスタに、該バイパス
・レジスタを選択するコードを設定してから、該記憶部
から読み出すデータの先頭アドレスを前記シフト動作に
より該アドレス・レジスタに設定することを特徴とす
る、請求項２記載のテスト機構を有する処理システム。 - 【請求項４】 該記憶部が、クロック・チューニング・
データを予め格納した不揮発性メモリであり、 該処理システムの起動時に、該制御部が、該不揮発性メ
モリから前記クロック・チューニング・データを読み出
すことを特徴とする、請求項１〜請求項３のいずれかに
記載のテスト機構を有する処理システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30201096A JP3287539B2 (ja) | 1996-11-13 | 1996-11-13 | テスト機構を有する処理システム |
| US08/878,121 US5898704A (en) | 1996-11-13 | 1997-06-18 | Processing system having testing mechanism |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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