JPH10144607A - 半導体基板およびその製造方法ならびにそれを用いた半導体装置およびその製造方法 - Google Patents
半導体基板およびその製造方法ならびにそれを用いた半導体装置およびその製造方法Info
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- JPH10144607A JPH10144607A JP30145996A JP30145996A JPH10144607A JP H10144607 A JPH10144607 A JP H10144607A JP 30145996 A JP30145996 A JP 30145996A JP 30145996 A JP30145996 A JP 30145996A JP H10144607 A JPH10144607 A JP H10144607A
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Abstract
(57)【要約】
【課題】 ＳＯＩ構造の半導体基板における半導体層の
結晶欠陥に起因する特性不良の発生を防止する。 【解決手段】 ベースとなるシリコン基板４と、シリコ
ン基板４上に形成されたヘテロエピタキシャル絶縁膜３
と、ヘテロエピタキシャル絶縁膜３上に成長させて形成
したシリコンエピタキシャル膜２とからなるＳＯＩ構造
の半導体基板５であり、半導体基板５における回路形成
面２ａがシリコンエピタキシャル膜２によって形成され
ている。
結晶欠陥に起因する特性不良の発生を防止する。 【解決手段】 ベースとなるシリコン基板４と、シリコ
ン基板４上に形成されたヘテロエピタキシャル絶縁膜３
と、ヘテロエピタキシャル絶縁膜３上に成長させて形成
したシリコンエピタキシャル膜２とからなるＳＯＩ構造
の半導体基板５であり、半導体基板５における回路形成
面２ａがシリコンエピタキシャル膜２によって形成され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、半導体層の結晶欠陥に起因する特性不良の
発生を防止するＳＯＩ（Silicon On Insulator) 構造の
半導体基板およびその製造方法ならびにそれを用いた半
導体装置およびその製造方法に関する。
関し、特に、半導体層の結晶欠陥に起因する特性不良の
発生を防止するＳＯＩ（Silicon On Insulator) 構造の
半導体基板およびその製造方法ならびにそれを用いた半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】以下に説明する技術は、本発明を研究、
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
完成するに際し、本発明者によって検討されたものであ
り、その概要は次のとおりである。
【０００３】シリコンからなる半導体基板において、α
線入射時の素子エラーであるソフトエラーや大電流が流
れるラッチアップへの対策として、２枚のシリコン基板
の間に絶縁膜を設けたＳＯＩ構造の半導体基板が用いら
れる。
線入射時の素子エラーであるソフトエラーや大電流が流
れるラッチアップへの対策として、２枚のシリコン基板
の間に絶縁膜を設けたＳＯＩ構造の半導体基板が用いら
れる。
【０００４】また、半導体基板において、半導体層が有
する結晶欠陥を低減するものとして、シリコンのベース
基板上にシリコンエピタキシャル膜を形成するＳＣＡＴ
（Super Clean And Thin Epitaxial Wafer for Mos Dev
ices) 構造の基板も考案されている。
する結晶欠陥を低減するものとして、シリコンのベース
基板上にシリコンエピタキシャル膜を形成するＳＣＡＴ
（Super Clean And Thin Epitaxial Wafer for Mos Dev
ices) 構造の基板も考案されている。
【０００５】ここで、ＳＯＩ構造の半導体基板の製造方
法には、ボンディング（貼り合わせ）法、ＳＩＭＯＸ
（Separation by Implanted Oxygen）法、ゾーンメルト
法などがあり、その中でも、ボンディング法によって製
造された半導体基板が製品化されつつある。
法には、ボンディング（貼り合わせ）法、ＳＩＭＯＸ
（Separation by Implanted Oxygen）法、ゾーンメルト
法などがあり、その中でも、ボンディング法によって製
造された半導体基板が製品化されつつある。
【０００６】一般的に貼り合わせ法とも呼ばれるこの方
法は、物理的に貼り合わせが行われる。
法は、物理的に貼り合わせが行われる。
【０００７】なお、ＳＯＩ構造の半導体基板の製造技術
については、例えば、株式会社プレスジャーナル、１９
９４年３月２０日発行、「月刊Semiconductor World 」
１９９４年４月号、５９〜８７頁に記載されている。
については、例えば、株式会社プレスジャーナル、１９
９４年３月２０日発行、「月刊Semiconductor World 」
１９９４年４月号、５９〜８７頁に記載されている。
【０００８】
【発明が解決しようとする課題】ところが、前記した貼
り合わせ技術においては、物理的に貼り合わせが行われ
るため、層間で歪みが発生し、半導体基板の表面（回路
形成面）の結晶欠陥が増加することが推察される。
り合わせ技術においては、物理的に貼り合わせが行われ
るため、層間で歪みが発生し、半導体基板の表面（回路
形成面）の結晶欠陥が増加することが推察される。
【０００９】そこで、半導体基板の表面の結晶欠陥が増
加すると、その上に形成されるゲート酸化膜の欠陥を誘
発し、特性不良の原因になることが問題とされる。
加すると、その上に形成されるゲート酸化膜の欠陥を誘
発し、特性不良の原因になることが問題とされる。
【００１０】本発明の目的は、半導体層の結晶欠陥に起
因する特性不良の発生を防止するＳＯＩ構造の半導体基
板およびその製造方法ならびにそれを用いた半導体装置
およびその製造方法を提供することにある。
因する特性不良の発生を防止するＳＯＩ構造の半導体基
板およびその製造方法ならびにそれを用いた半導体装置
およびその製造方法を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１３】すなわち、本発明による半導体基板は、Ｓ
ＯＩ構造のものであり、ベースとなる半導体ベース基板
と、前記半導体ベース基板上に形成された絶縁膜と、前
記絶縁膜上に成長させて形成した半導体エピタキシャル
膜とを有するものである。
ＯＩ構造のものであり、ベースとなる半導体ベース基板
と、前記半導体ベース基板上に形成された絶縁膜と、前
記絶縁膜上に成長させて形成した半導体エピタキシャル
膜とを有するものである。
【００１４】これにより、半導体集積回路が形成される
回路形成面を含む半導体層をエピタキシャル層にするこ
とができ、その結果、前記半導体層における結晶欠陥を
低減することができる。
回路形成面を含む半導体層をエピタキシャル層にするこ
とができ、その結果、前記半導体層における結晶欠陥を
低減することができる。
【００１５】したがって、半導体層の結晶欠陥に起因す
る特性不良の発生を防止でき、その結果、半導体基板の
歩留りを向上させることができる。
る特性不良の発生を防止でき、その結果、半導体基板の
歩留りを向上させることができる。
【００１６】さらに、本発明による半導体基板は、ベー
スとなるシリコン基板と、前記シリコン基板上に形成さ
れた絶縁膜と、前記絶縁膜上に成長させて形成したシリ
コンエピタキシャル膜とを有するものである。
スとなるシリコン基板と、前記シリコン基板上に形成さ
れた絶縁膜と、前記絶縁膜上に成長させて形成したシリ
コンエピタキシャル膜とを有するものである。
【００１７】また、本発明による半導体基板の製造方法
は、ＳＯＩ構造の半導体基板の製造方法であり、ベース
となる半導体ベース基板上に絶縁膜を形成する工程と、
前記絶縁膜上に半導体エピタキシャル膜を成長させて形
成する工程とを有するものである。
は、ＳＯＩ構造の半導体基板の製造方法であり、ベース
となる半導体ベース基板上に絶縁膜を形成する工程と、
前記絶縁膜上に半導体エピタキシャル膜を成長させて形
成する工程とを有するものである。
【００１８】さらに、本発明による半導体基板の製造方
法は、ベースとなるシリコン基板上に絶縁膜を形成する
工程と、前記絶縁膜上にシリコンエピタキシャル膜を成
長させて形成する工程とを有するものである。
法は、ベースとなるシリコン基板上に絶縁膜を形成する
工程と、前記絶縁膜上にシリコンエピタキシャル膜を成
長させて形成する工程とを有するものである。
【００１９】また、本発明による半導体装置は、前記半
導体基板を用いたものである。
導体基板を用いたものである。
【００２０】なお、本発明による半導体装置の製造方法
は、前記半導体基板の製造方法によって製造された半導
体基板を用いて半導体装置を製造するものである。
は、前記半導体基板の製造方法によって製造された半導
体基板を用いて半導体装置を製造するものである。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２２】図１は本発明による半導体基板の構造の実
施の形態の一例を示す断面図、図２は本発明による半導
体基板の製造方法の実施の形態の一例を示す断面図、図
３（ａ) は本発明の半導体基板を用いて形成された半導
体装置の構造の実施の形態の一例を示す断面図、（ｂ）
は（ａ）の半導体装置における半導体素子の形成方法の
実施の形態の一例を示すフローチャートである。
施の形態の一例を示す断面図、図２は本発明による半導
体基板の製造方法の実施の形態の一例を示す断面図、図
３（ａ) は本発明の半導体基板を用いて形成された半導
体装置の構造の実施の形態の一例を示す断面図、（ｂ）
は（ａ）の半導体装置における半導体素子の形成方法の
実施の形態の一例を示すフローチャートである。
【００２３】本実施の形態の半導体基板５は、シリコン
からなる半導体層を有し、かつＳＯＩ構造のものであ
り、その構成について説明すると、ベースとなるシリコ
ン基板（半導体ベース基板）４と、シリコン基板４上に
成長させて形成したヘテロエピタキシャル絶縁膜（絶縁
膜）３と、ヘテロエピタキシャル絶縁膜３上に成長させ
て形成したシリコンエピタキシャル膜（半導体エピタキ
シャル膜）２とからなる。
からなる半導体層を有し、かつＳＯＩ構造のものであ
り、その構成について説明すると、ベースとなるシリコ
ン基板（半導体ベース基板）４と、シリコン基板４上に
成長させて形成したヘテロエピタキシャル絶縁膜（絶縁
膜）３と、ヘテロエピタキシャル絶縁膜３上に成長させ
て形成したシリコンエピタキシャル膜（半導体エピタキ
シャル膜）２とからなる。
【００２４】つまり、本実施の形態の半導体基板５は、
シリコン基板４とヘテロエピタキシャル絶縁膜３とシリ
コンエピタキシャル膜２とからなるＳＯＩ構造のもので
あり、かつ３層構造のものである。
シリコン基板４とヘテロエピタキシャル絶縁膜３とシリ
コンエピタキシャル膜２とからなるＳＯＩ構造のもので
あり、かつ３層構造のものである。
【００２５】したがって、半導体基板５において、その
回路形成面２ａがシリコンエピタキシャル膜２によって
形成されている。
回路形成面２ａがシリコンエピタキシャル膜２によって
形成されている。
【００２６】ここで、シリコン基板４は、例えば、ＣＺ
法（引き上げ法ともいう）によって引き上げられたシリ
コン単結晶から形成されるものであり、その厚さは、１
５０〜４００μｍ程度である。
法（引き上げ法ともいう）によって引き上げられたシリ
コン単結晶から形成されるものであり、その厚さは、１
５０〜４００μｍ程度である。
【００２７】さらに、シリコン基板４の表面もしくは裏
面のうちの少なくともどちらかの面は、ミラー状に加工
処理されたミラー面である。
面のうちの少なくともどちらかの面は、ミラー状に加工
処理されたミラー面である。
【００２８】また、ヘテロエピタキシャル絶縁膜３は、
エピタキシャル成長装置などを用いてシリコン基板４の
前記ミラー面にエピタキシャル成長させたものであり、
その膜質は、ＳＯＩ構造としての機能を充分に満たす膜
質に制御されている。
エピタキシャル成長装置などを用いてシリコン基板４の
前記ミラー面にエピタキシャル成長させたものであり、
その膜質は、ＳＯＩ構造としての機能を充分に満たす膜
質に制御されている。
【００２９】ここでは、ヘテロエピタキシャル絶縁膜３
は、絶縁性の面からＣａＦ2 （フッ化カルシウム）、Ｚ
ｒＯ2 （酸化ジルコニウム）、ＳｉＯ2 （二酸化珪
素）、Ａｌ2 Ｏ3 （アルミナ）、ＹＳＺもしくはＣｅＯ
2 （酸化セリウム）によって形成されていることが好ま
しい。
は、絶縁性の面からＣａＦ2 （フッ化カルシウム）、Ｚ
ｒＯ2 （酸化ジルコニウム）、ＳｉＯ2 （二酸化珪
素）、Ａｌ2 Ｏ3 （アルミナ）、ＹＳＺもしくはＣｅＯ
2 （酸化セリウム）によって形成されていることが好ま
しい。
【００３０】さらに、ヘテロエピタキシャル絶縁膜３の
厚さは、ＳＯＩ構造としてその機能を充分に満たす厚さ
に制御され、例えば、１〜１０μｍ程度の厚さである。
厚さは、ＳＯＩ構造としてその機能を充分に満たす厚さ
に制御され、例えば、１〜１０μｍ程度の厚さである。
【００３１】なお、本実施の形態におけるヘテロエピタ
キシャル絶縁膜３は、シリコン基板４上に成長させて形
成するものであるが、貼り合わせ方法などによってシリ
コン基板４上にヘテロエピタキシャル絶縁膜３を形成し
てもよい。
キシャル絶縁膜３は、シリコン基板４上に成長させて形
成するものであるが、貼り合わせ方法などによってシリ
コン基板４上にヘテロエピタキシャル絶縁膜３を形成し
てもよい。
【００３２】また、シリコンエピタキシャル膜２は、エ
ピタキシャル成長装置などを用いてヘテロエピタキシャ
ル絶縁膜３上にシリコン単結晶を成長させて形成した膜
であり、その厚さは、結晶欠陥が発生しない程度の厚さ
に形成され、例えば、１μｍ程度の厚さである。
ピタキシャル成長装置などを用いてヘテロエピタキシャ
ル絶縁膜３上にシリコン単結晶を成長させて形成した膜
であり、その厚さは、結晶欠陥が発生しない程度の厚さ
に形成され、例えば、１μｍ程度の厚さである。
【００３３】本実施の形態の半導体基板５の製造方法に
ついて説明する。
ついて説明する。
【００３４】まず、ＣＺ法などを用いて、シリコン単結
晶からなるシリコン基板４（半導体ベース基板）を形成
し、これをベース基板とする。
晶からなるシリコン基板４（半導体ベース基板）を形成
し、これをベース基板とする。
【００３５】この際、シリコン基板４を１５０〜４００
μｍ程度に形成する。
μｍ程度に形成する。
【００３６】その後、図２に示すように、シリコン基板
４上にヘテロエピタキシャル絶縁膜３（絶縁膜）を１μ
ｍ〜１０μｍの厚さに形成する。
４上にヘテロエピタキシャル絶縁膜３（絶縁膜）を１μ
ｍ〜１０μｍの厚さに形成する。
【００３７】この際、エピタキシャル成長装置を用い、
これによってシリコン基板４上にヘテロエピタキシャル
絶縁膜３を成長させて形成する。
これによってシリコン基板４上にヘテロエピタキシャル
絶縁膜３を成長させて形成する。
【００３８】ただし、ヘテロエピタキシャル絶縁膜３を
貼り合わせ方法などによって形成してもよい。
貼り合わせ方法などによって形成してもよい。
【００３９】なお、ヘテロエピタキシャル絶縁膜３は、
ＣａＦ2 、ＺｒＯ2 、ＳｉＯ2 、Ａｌ2 Ｏ3 、ＹＳＺも
しくはＣｅＯ2 によって形成することが好ましい。
ＣａＦ2 、ＺｒＯ2 、ＳｉＯ2 、Ａｌ2 Ｏ3 、ＹＳＺも
しくはＣｅＯ2 によって形成することが好ましい。
【００４０】その後、ヘテロエピタキシャル絶縁膜３上
にシリコンエピタキシャル膜２（半導体エピタキシャル
膜）を１μｍ程度の厚さに形成する。
にシリコンエピタキシャル膜２（半導体エピタキシャル
膜）を１μｍ程度の厚さに形成する。
【００４１】この際、エピタキシャル成長装置を用い、
これによってヘテロエピタキシャル絶縁膜３上にシリコ
ンエピタキシャル膜２を成長させて形成する。
これによってヘテロエピタキシャル絶縁膜３上にシリコ
ンエピタキシャル膜２を成長させて形成する。
【００４２】これにより、図１に示す本実施の形態によ
るＳＯＩ構造の半導体基板５を製造することができる。
るＳＯＩ構造の半導体基板５を製造することができる。
【００４３】図１、図２、図３を用いて、本実施の形態
による半導体基板５を用いた図３に示す半導体装置７
（ＤＲＡＭ（Dynamic Random Access Memory) ）につい
て、その製造方法を説明する。
による半導体基板５を用いた図３に示す半導体装置７
（ＤＲＡＭ（Dynamic Random Access Memory) ）につい
て、その製造方法を説明する。
【００４４】なお、半導体装置７において、素子形成領
域６は、例えば、半導体基板５が使用されるＭＯＳ（Me
tal Oxide Semiconductor)型の集積回路素子におけるＦ
ＥＴ（Field Effect Transistor)のウェル部分を表すも
のである。
域６は、例えば、半導体基板５が使用されるＭＯＳ（Me
tal Oxide Semiconductor)型の集積回路素子におけるＦ
ＥＴ（Field Effect Transistor)のウェル部分を表すも
のである。
【００４５】まず、ＳＯＩ構造の半導体基板５における
シリコンエピタキシャル膜２上への酸化膜の形成である
フィールド酸化膜形成８を行う。
シリコンエピタキシャル膜２上への酸化膜の形成である
フィールド酸化膜形成８を行う。
【００４６】その後、フィールド酸化膜上へのトランス
ファーゲート９の形成であるゲート形成１０を行い、さ
らに、ソース１１ａ、ドレイン１１ｂの形成であるソー
ス・ドレイン形成１１を行って、電極パターン形成１５
を行う。
ファーゲート９の形成であるゲート形成１０を行い、さ
らに、ソース１１ａ、ドレイン１１ｂの形成であるソー
ス・ドレイン形成１１を行って、電極パターン形成１５
を行う。
【００４７】続いて、キャパシタ１２、ビット線１３お
よびワード線１４を形成し、これによって半導体装置７
（ＤＲＡＭ）を製造することができる。
よびワード線１４を形成し、これによって半導体装置７
（ＤＲＡＭ）を製造することができる。
【００４８】本実施の形態の半導体基板５およびその製
造方法によれば、以下のような作用効果が得られる。
造方法によれば、以下のような作用効果が得られる。
【００４９】すなわち、ＳＯＩ構造の半導体基板５にお
いてヘテロエピタキシャル絶縁膜３上にシリコンエピタ
キシャル膜２を有することにより、半導体集積回路が形
成される回路形成面２ａを含む半導体層をエピタキシャ
ル層にすることができる。
いてヘテロエピタキシャル絶縁膜３上にシリコンエピタ
キシャル膜２を有することにより、半導体集積回路が形
成される回路形成面２ａを含む半導体層をエピタキシャ
ル層にすることができる。
【００５０】これにより、前記半導体層すなわちシリコ
ンエピタキシャル膜２における結晶欠陥を低減すること
ができ、その結果、結晶欠陥に起因する特性不良の発生
を防止できる。
ンエピタキシャル膜２における結晶欠陥を低減すること
ができ、その結果、結晶欠陥に起因する特性不良の発生
を防止できる。
【００５１】したがって、半導体基板５の歩留りを向上
させることができる。
させることができる。
【００５２】なお、半導体基板５を用いて半導体集積回
路を有する半導体装置７を形成した際に、シリコンエピ
タキシャル膜２の結晶欠陥に起因するゲート酸化膜の欠
陥を防止できる。
路を有する半導体装置７を形成した際に、シリコンエピ
タキシャル膜２の結晶欠陥に起因するゲート酸化膜の欠
陥を防止できる。
【００５３】その結果、半導体装置７における前記ゲー
ト酸化膜の耐圧の向上やリーク電流の低減を実現するこ
とができる。
ト酸化膜の耐圧の向上やリーク電流の低減を実現するこ
とができる。
【００５４】さらに、半導体装置７において、キャリア
移動度の向上やチャネル効果の低減を実現でき、また、
高電流駆動力を有することができる。
移動度の向上やチャネル効果の低減を実現でき、また、
高電流駆動力を有することができる。
【００５５】なお、半導体基板５がＳＯＩ構造であるた
め、半導体装置７においてソフトエラー低減、ラッチア
ップ防止および低寄生容量化を実現することもでき、こ
れに加えて、前記ゲート酸化膜の欠陥に起因するデータ
抜け不良（リテンション不良ともいう）やデータ消去不
良（デプリート不良ともいう）などの特性不良を大幅に
低減することができる。
め、半導体装置７においてソフトエラー低減、ラッチア
ップ防止および低寄生容量化を実現することもでき、こ
れに加えて、前記ゲート酸化膜の欠陥に起因するデータ
抜け不良（リテンション不良ともいう）やデータ消去不
良（デプリート不良ともいう）などの特性不良を大幅に
低減することができる。
【００５６】その結果、半導体装置７における半導体集
積回路の高速化を実現させることができる。
積回路の高速化を実現させることができる。
【００５７】また、ヘテロエピタキシャル絶縁膜３（絶
縁膜）をＣａＦ2 、ＺｒＯ2 、ＳｉＯ2 、Ａｌ2 Ｏ3 、
ＹＳＺもしくはＣｅＯ2 によって形成することにより、
ヘテロエピタキシャル絶縁膜３における絶縁性を向上さ
せることができるため、半導体基板５においてヘテロエ
ピタキシャル絶縁膜３の耐圧特性、ソフトエラー耐性お
よびラッチアップ耐性などを向上させることができる。
縁膜）をＣａＦ2 、ＺｒＯ2 、ＳｉＯ2 、Ａｌ2 Ｏ3 、
ＹＳＺもしくはＣｅＯ2 によって形成することにより、
ヘテロエピタキシャル絶縁膜３における絶縁性を向上さ
せることができるため、半導体基板５においてヘテロエ
ピタキシャル絶縁膜３の耐圧特性、ソフトエラー耐性お
よびラッチアップ耐性などを向上させることができる。
【００５８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【００５９】例えば、前記実施の形態においては、３層
のＳＯＩ構造の半導体基板について説明したが、前記半
導体基板は、図４に示す他の実施の形態の半導体基板５
のように、４層のＳＯＩ構造の半導体基板５であっても
よい。
のＳＯＩ構造の半導体基板について説明したが、前記半
導体基板は、図４に示す他の実施の形態の半導体基板５
のように、４層のＳＯＩ構造の半導体基板５であっても
よい。
【００６０】ここで、図４に示すＳＯＩ構造の半導体基
板５の構成は、ベースとなるシリコン基板４（半導体ベ
ース基板）と、シリコン基板４上に形成されたヘテロエ
ピタキシャル絶縁膜３（絶縁膜）と、ヘテロエピタキシ
ャル絶縁膜３上に形成されたシリコン基板４と、シリコ
ン基板４上に成長させて形成したシリコンエピタキシャ
ル膜２（半導体エピタキシャル膜）とからなる。
板５の構成は、ベースとなるシリコン基板４（半導体ベ
ース基板）と、シリコン基板４上に形成されたヘテロエ
ピタキシャル絶縁膜３（絶縁膜）と、ヘテロエピタキシ
ャル絶縁膜３上に形成されたシリコン基板４と、シリコ
ン基板４上に成長させて形成したシリコンエピタキシャ
ル膜２（半導体エピタキシャル膜）とからなる。
【００６１】すなわち、図４に示す半導体基板５は、絶
縁膜であるヘテロエピタキシャル絶縁膜３上にシリコン
基板４を介してシリコンエピタキシャル膜２を形成する
ものであり、ベースとなるシリコン基板４と、ヘテロエ
ピタキシャル絶縁膜３と、シリコン基板４と、シリコン
エピタキシャル膜２とからなる４層のＳＯＩ構造の基板
である。
縁膜であるヘテロエピタキシャル絶縁膜３上にシリコン
基板４を介してシリコンエピタキシャル膜２を形成する
ものであり、ベースとなるシリコン基板４と、ヘテロエ
ピタキシャル絶縁膜３と、シリコン基板４と、シリコン
エピタキシャル膜２とからなる４層のＳＯＩ構造の基板
である。
【００６２】したがって、図４に示す半導体基板５にお
いても、その回路形成面２ａがシリコンエピタキシャル
膜２によって形成されている。
いても、その回路形成面２ａがシリコンエピタキシャル
膜２によって形成されている。
【００６３】さらに、図４に示す半導体基板５において
もシリコンエピタキシャル膜２の厚さは、例えば、１μ
ｍ程度である。
もシリコンエピタキシャル膜２の厚さは、例えば、１μ
ｍ程度である。
【００６４】図４に示す半導体基板５の製造方法は、貼
り合わせ技術を用いるものであり、まず、２枚のシリコ
ン基板４のうちの何れか一方の基板上にエピタキシャル
成長装置によってヘテロエピタキシャル絶縁膜３を成長
させて形成する。
り合わせ技術を用いるものであり、まず、２枚のシリコ
ン基板４のうちの何れか一方の基板上にエピタキシャル
成長装置によってヘテロエピタキシャル絶縁膜３を成長
させて形成する。
【００６５】続いて、前記２枚のシリコン基板４のうち
の他方の基板とヘテロエピタキシャル絶縁膜３とを接合
して（貼り合わせて）、前記２枚のシリコン基板４をヘ
テロエピタキシャル絶縁膜３を介して接合する（貼り合
わせる）。
の他方の基板とヘテロエピタキシャル絶縁膜３とを接合
して（貼り合わせて）、前記２枚のシリコン基板４をヘ
テロエピタキシャル絶縁膜３を介して接合する（貼り合
わせる）。
【００６６】さらに、前記２枚のシリコン基板４のうち
の何れか一方の基板においてヘテロエピタキシャル絶縁
膜３が設けられた面と反対側の面上に、エピタキシャル
成長装置によってシリコンエピタキシャル膜２を厚さ１
μｍ程度に成長させて形成する。
の何れか一方の基板においてヘテロエピタキシャル絶縁
膜３が設けられた面と反対側の面上に、エピタキシャル
成長装置によってシリコンエピタキシャル膜２を厚さ１
μｍ程度に成長させて形成する。
【００６７】これにより、図４に示す４層のＳＯＩ構造
の半導体基板５を製造できる。
の半導体基板５を製造できる。
【００６８】なお、前記４層のＳＯＩ構造の半導体基板
５においても、前記実施の形態で説明した３層のＳＯＩ
構造の半導体基板５（図１参照）と同様の作用効果が得
られる。
５においても、前記実施の形態で説明した３層のＳＯＩ
構造の半導体基板５（図１参照）と同様の作用効果が得
られる。
【００６９】また、前記実施の形態および前記他の実施
の形態においては、半導体基板５の回路形成面２ａをシ
リコンエピタキシャル膜２によって形成する場合につい
て説明したが、シリコンエピタキシャル膜２の代わりと
してガリヒソ（ＧａＡｓ）をエピタキシャル成長させ、
前記ガリヒソによる回路形成面２ａを形成してもよい。
の形態においては、半導体基板５の回路形成面２ａをシ
リコンエピタキシャル膜２によって形成する場合につい
て説明したが、シリコンエピタキシャル膜２の代わりと
してガリヒソ（ＧａＡｓ）をエピタキシャル成長させ、
前記ガリヒソによる回路形成面２ａを形成してもよい。
【００７０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７１】（１）．ＳＯＩ構造の半導体基板において
絶縁膜上に半導体エピタキシャル膜を有することによ
り、回路を形成する半導体層をエピタキシャル層にする
ことができる。これにより、前記半導体層における結晶
欠陥を低減することができ、結晶欠陥に起因する特性不
良の発生を防止できる。その結果、半導体基板の歩留り
を向上させることができる。
絶縁膜上に半導体エピタキシャル膜を有することによ
り、回路を形成する半導体層をエピタキシャル層にする
ことができる。これにより、前記半導体層における結晶
欠陥を低減することができ、結晶欠陥に起因する特性不
良の発生を防止できる。その結果、半導体基板の歩留り
を向上させることができる。
【００７２】（２）．半導体層をシリコンからなるシリ
コンエピタキシャル膜としかつ前記半導体基板を用いて
半導体集積回路を有する半導体装置を形成した際に、シ
リコンエピタキシャル膜の結晶欠陥に起因するゲート酸
化膜の欠陥を防止できる。その結果、半導体装置におけ
るゲート酸化膜の耐圧の向上やリーク電流の低減を実現
することができる。
コンエピタキシャル膜としかつ前記半導体基板を用いて
半導体集積回路を有する半導体装置を形成した際に、シ
リコンエピタキシャル膜の結晶欠陥に起因するゲート酸
化膜の欠陥を防止できる。その結果、半導体装置におけ
るゲート酸化膜の耐圧の向上やリーク電流の低減を実現
することができる。
【００７３】（３）．半導体基板がＳＯＩ構造であるた
め、半導体装置においてソフトエラー低減、ラッチアッ
プ防止および低寄生容量化を実現することもでき、これ
に加えて、ゲート酸化膜の欠陥に起因するデータ抜け不
良やデータ消去不良などの特性不良を大幅に低減するこ
とができる。その結果、半導体装置における半導体集積
回路の高速化を実現させることができる。
め、半導体装置においてソフトエラー低減、ラッチアッ
プ防止および低寄生容量化を実現することもでき、これ
に加えて、ゲート酸化膜の欠陥に起因するデータ抜け不
良やデータ消去不良などの特性不良を大幅に低減するこ
とができる。その結果、半導体装置における半導体集積
回路の高速化を実現させることができる。
【図１】本発明による半導体基板の構造の実施の形態の
一例を示す断面図である。
一例を示す断面図である。
【図２】本発明による半導体基板の製造方法の実施の形
態の一例を示す断面図である。
態の一例を示す断面図である。
【図３】（ａ) は本発明の半導体基板を用いて形成され
た半導体装置の構造の実施の形態の一例を示す断面図、
（ｂ）は（ａ）の半導体装置における半導体素子の形成
方法の実施の形態の一例を示すフローチャートである。
た半導体装置の構造の実施の形態の一例を示す断面図、
（ｂ）は（ａ）の半導体装置における半導体素子の形成
方法の実施の形態の一例を示すフローチャートである。
【図４】本発明の他の実施の形態である半導体基板の構
造を示す断面図である。
造を示す断面図である。
１ 半導体素子 ２ シリコンエピタキシャル膜（半導体エピタキシャル
膜） ２ａ 回路形成面 ３ ヘテロエピタキシャル絶縁膜（絶縁膜） ４ シリコン基板（半導体ベース基板） ５ 半導体基板 ６ 素子形成領域 ７ 半導体装置 ８ フィールド酸化膜形成 ９ トランスファーゲート １０ ゲート形成 １１ ソース・ドレイン形成 １１ａ ソース １１ｂ ドレイン １２ キャパシタ １３ ビット線 １４ ワード線 １５ 電極パターン形成
膜） ２ａ 回路形成面 ３ ヘテロエピタキシャル絶縁膜（絶縁膜） ４ シリコン基板（半導体ベース基板） ５ 半導体基板 ６ 素子形成領域 ７ 半導体装置 ８ フィールド酸化膜形成 ９ トランスファーゲート １０ ゲート形成 １１ ソース・ドレイン形成 １１ａ ソース １１ｂ ドレイン １２ キャパシタ １３ ビット線 １４ ワード線 １５ 電極パターン形成
Claims (9)
- 【請求項１】 ＳＯＩ構造の半導体基板であって、 ベースとなる半導体ベース基板と、 前記半導体ベース基板上に形成された絶縁膜と、 前記絶縁膜上に成長させて形成した半導体エピタキシャ
ル膜とを有することを特徴とする半導体基板。 - 【請求項２】 ＳＯＩ構造の半導体基板であって、 ベースとなるシリコン基板と、 前記シリコン基板上に形成された絶縁膜と、 前記絶縁膜上に成長させて形成したシリコンエピタキシ
ャル膜とを有することを特徴とする半導体基板。 - 【請求項３】 ＳＯＩ構造の半導体基板であって、 ベースとなるシリコン基板と、 前記シリコン基板上に形成された絶縁膜と、 前記絶縁膜上に形成されたシリコン基板と、 前記シリコン基板上に成長させて形成したシリコンエピ
タキシャル膜とを有することを特徴とする半導体基板。 - 【請求項４】 ＳＯＩ構造の半導体基板の製造方法であ
って、 ベースとなる半導体ベース基板上に絶縁膜を形成する工
程と、 前記絶縁膜上に半導体エピタキシャル膜を成長させて形
成する工程とを有することを特徴とする半導体基板の製
造方法。 - 【請求項５】 ＳＯＩ構造の半導体基板の製造方法であ
って、 ベースとなるシリコン基板上に絶縁膜を成長させて形成
する工程と、 前記絶縁膜上にシリコンエピタキシャル膜を成長させて
形成する工程とを有することを特徴とする半導体基板の
製造方法。 - 【請求項６】 ＳＯＩ構造の半導体基板の製造方法であ
って、 ２枚のシリコン基板のうちの何れか一方の基板上に絶縁
膜を成長させて形成する工程と、 前記２枚のシリコン基板のうちの他方の基板と前記絶縁
膜とを接合し、前記２枚のシリコン基板を前記絶縁膜を
介して接合する工程と、 前記２枚のシリコン基板のうちの何れか一方の基板にお
いて前記絶縁膜が設けられた面と反対側の面上にシリコ
ンエピタキシャル膜を成長させて形成する工程とを有す
ることを特徴とする半導体基板の製造方法。 - 【請求項７】 請求項４，５または６記載の半導体基板
の製造方法であって、前記絶縁膜をＣａＦ2 、Ｚｒ
Ｏ2 、ＳｉＯ2 、Ａｌ2 Ｏ3 、ＹＳＺもしくはＣｅＯ2
によって形成することを特徴とする半導体基板の製造方
法。 - 【請求項８】 請求項１，２または３記載の半導体基板
を用いたことを特徴とする半導体装置。 - 【請求項９】 請求項４，５，６または７記載の製造方
法によって製造された半導体基板を用いて半導体装置を
製造することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30145996A JPH10144607A (ja) | 1996-11-13 | 1996-11-13 | 半導体基板およびその製造方法ならびにそれを用いた半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30145996A JPH10144607A (ja) | 1996-11-13 | 1996-11-13 | 半導体基板およびその製造方法ならびにそれを用いた半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144607A true JPH10144607A (ja) | 1998-05-29 |
Family
ID=17897156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30145996A Withdrawn JPH10144607A (ja) | 1996-11-13 | 1996-11-13 | 半導体基板およびその製造方法ならびにそれを用いた半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10144607A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524987A (ja) * | 2002-05-07 | 2005-08-18 | エーエスエム アメリカ インコーポレイテッド | シリコンオンインシュレータ構造及びその製造方法 |
| JP2007520891A (ja) * | 2004-02-04 | 2007-07-26 | フリースケール セミコンダクター インコーポレイテッド | ローカルｓｏｉを備えた半導体装置を形成するための方法 |
| JP2007311817A (ja) * | 2007-07-12 | 2007-11-29 | Toshiba Corp | 半導体装置の製造方法 |
| US7538013B2 (en) | 2003-06-13 | 2009-05-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a field effect transistor comprising an insulating film including metal oxide having crystallinity and different in a lattice distance from semiconductor substrate |
| JP2012209473A (ja) * | 2011-03-30 | 2012-10-25 | National Institute Of Advanced Industrial & Technology | 半導体の製造方法及び半導体装置 |
| JP2017152745A (ja) * | 2010-12-01 | 2017-08-31 | インテル コーポレイション | シリコン及びシリコンゲルマニウムのナノワイヤ構造 |
| US12272695B2 (en) | 2021-07-05 | 2025-04-08 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
1996
- 1996-11-13 JP JP30145996A patent/JPH10144607A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005524987A (ja) * | 2002-05-07 | 2005-08-18 | エーエスエム アメリカ インコーポレイテッド | シリコンオンインシュレータ構造及びその製造方法 |
| US7538013B2 (en) | 2003-06-13 | 2009-05-26 | Kabushiki Kaisha Toshiba | Method of manufacturing a field effect transistor comprising an insulating film including metal oxide having crystallinity and different in a lattice distance from semiconductor substrate |
| JP2007520891A (ja) * | 2004-02-04 | 2007-07-26 | フリースケール セミコンダクター インコーポレイテッド | ローカルｓｏｉを備えた半導体装置を形成するための方法 |
| JP2007311817A (ja) * | 2007-07-12 | 2007-11-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2017152745A (ja) * | 2010-12-01 | 2017-08-31 | インテル コーポレイション | シリコン及びシリコンゲルマニウムのナノワイヤ構造 |
| US10636871B2 (en) | 2010-12-01 | 2020-04-28 | Intel Corporation | Silicon and silicon germanium nanowire structures |
| US10991799B2 (en) | 2010-12-01 | 2021-04-27 | Sony Corporation | Silicon and silicon germanium nanowire structures |
| US12142634B2 (en) | 2010-12-01 | 2024-11-12 | Sony Group Corporation | Silicon and silicon germanium nanowire structures |
| JP2012209473A (ja) * | 2011-03-30 | 2012-10-25 | National Institute Of Advanced Industrial & Technology | 半導体の製造方法及び半導体装置 |
| US12272695B2 (en) | 2021-07-05 | 2025-04-08 | Samsung Electronics Co., Ltd. | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |