JPH10144625A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10144625A JPH10144625A JP8317125A JP31712596A JPH10144625A JP H10144625 A JPH10144625 A JP H10144625A JP 8317125 A JP8317125 A JP 8317125A JP 31712596 A JP31712596 A JP 31712596A JP H10144625 A JPH10144625 A JP H10144625A
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- C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
- C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
- C23C16/10—Deposition of chromium only
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- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
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Abstract
(57)【要約】
【課題】 少ない工程数で自己整合的にチタンシリサイ
ド層を形成することができる半導体装置の製造方法を提
供する。 【解決手段】 半導体装置の製造方法において、Ｐ型領
域、Ｎ型領域及びポリシリコン領域４４の内、少なくと
も１つを含むシリコン基板６上に、高周波プラズマを用
いて化学的気相成長法（ＣＶＤ）によりチタンを被着さ
せることによって結晶構造がＣ５４相のチタンシリサイ
ド（ＴｉＳｉ2 ）層を形成する工程を含むように構成す
る。これにより、アニール処理を行なうことなく、低抵
抗相の結晶構造であるＣ５４相のＴｉＳｉ2 層を直接形
成する。
ド層を形成することができる半導体装置の製造方法を提
供する。 【解決手段】 半導体装置の製造方法において、Ｐ型領
域、Ｎ型領域及びポリシリコン領域４４の内、少なくと
も１つを含むシリコン基板６上に、高周波プラズマを用
いて化学的気相成長法（ＣＶＤ）によりチタンを被着さ
せることによって結晶構造がＣ５４相のチタンシリサイ
ド（ＴｉＳｉ2 ）層を形成する工程を含むように構成す
る。これにより、アニール処理を行なうことなく、低抵
抗相の結晶構造であるＣ５４相のＴｉＳｉ2 層を直接形
成する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路等の半導
体装置の製造方法に係り、特に、電極形成に適用して有
効な技術に関する。
体装置の製造方法に係り、特に、電極形成に適用して有
効な技術に関する。
【０００２】
【従来の技術】一般に、半導体集積回路等の半導体装置
を製造するためには、成膜処理、エッチング処理、ドー
プ処理等が繰り返し行ない、所望の回路素子を基板上に
形成するようになっている。例えばＭＯＳ型の半導体装
置を例にとれば、ソースやドレインなどは、シリコンの
所望する部分の表面にドープ処理を施して拡散層を設け
ることにより形成され、また、これらにコンタクトを図
るためには、ソースやドレインを覆った層間絶縁膜にエ
ッチングによりコンタクトホールを形成し、このコンタ
クトホールに成膜処理を用いて金属を埋め込むことによ
りコンタクトが図られている。
を製造するためには、成膜処理、エッチング処理、ドー
プ処理等が繰り返し行ない、所望の回路素子を基板上に
形成するようになっている。例えばＭＯＳ型の半導体装
置を例にとれば、ソースやドレインなどは、シリコンの
所望する部分の表面にドープ処理を施して拡散層を設け
ることにより形成され、また、これらにコンタクトを図
るためには、ソースやドレインを覆った層間絶縁膜にエ
ッチングによりコンタクトホールを形成し、このコンタ
クトホールに成膜処理を用いて金属を埋め込むことによ
りコンタクトが図られている。
【０００３】ところで、半導体集積回路の特性を向上さ
せるための１つの条件としてソースや、ドレインを形成
する拡散層やゲート電極のシート抵抗を低下させること
が必要である。そのため、シート抵抗を低減化させる目
的で、特開昭５８−５８７６６号公報に示すようにゲー
ト、ソース、ドレイン領域形成後のシリコン半導体基板
の表面全面に高融点金属を被着し、これをアニールする
ことによってゲート、ソース、ドレイン上に被着してい
る金属のみをシリサイド化させ、その後、未反応金属を
選択性エッチングによって除去することが従来行なわれ
ている。この方法は、サリサイド技術と称されている。
せるための１つの条件としてソースや、ドレインを形成
する拡散層やゲート電極のシート抵抗を低下させること
が必要である。そのため、シート抵抗を低減化させる目
的で、特開昭５８−５８７６６号公報に示すようにゲー
ト、ソース、ドレイン領域形成後のシリコン半導体基板
の表面全面に高融点金属を被着し、これをアニールする
ことによってゲート、ソース、ドレイン上に被着してい
る金属のみをシリサイド化させ、その後、未反応金属を
選択性エッチングによって除去することが従来行なわれ
ている。この方法は、サリサイド技術と称されている。
【０００４】例えばゲート電極、ソース、ドレイン上に
シート抵抗の低減化の目的で例えばＴｉＳｉ2 膜をソー
ス、ドレイン、ゲート電極に自己整合的に張り付ける技
術、いわゆるチタンサリサイド技術においては、まず、
Ｔｉ金属をスパッタ法で基板全面に成膜し、その後、こ
れを約６５０℃程度の温度で窒素雰囲気中でアニールす
る。この段階ではシリコン上、すなわち、ソース、ドレ
イン、ゲート電極上に被着しているチタン金属はシリコ
ンと反応してＴｉＳｉ2 となっているが、ＴｉＳｉ2 の
結晶構造は、低抵抗相のＣ５４相構造ではなく、比較的
抵抗の高い高抵抗相のＣ４９相構造となっている。
シート抵抗の低減化の目的で例えばＴｉＳｉ2 膜をソー
ス、ドレイン、ゲート電極に自己整合的に張り付ける技
術、いわゆるチタンサリサイド技術においては、まず、
Ｔｉ金属をスパッタ法で基板全面に成膜し、その後、こ
れを約６５０℃程度の温度で窒素雰囲気中でアニールす
る。この段階ではシリコン上、すなわち、ソース、ドレ
イン、ゲート電極上に被着しているチタン金属はシリコ
ンと反応してＴｉＳｉ2 となっているが、ＴｉＳｉ2 の
結晶構造は、低抵抗相のＣ５４相構造ではなく、比較的
抵抗の高い高抵抗相のＣ４９相構造となっている。
【０００５】次に、未反応の金属部分、すなわちシリサ
イド以外の金属部分を選択性エッチングにより除去し、
更に、これに約８００℃の高温で第２のアニール処理を
施してＣ４９相構造を低抵抗相のＣ５４相構造に変換す
る。このように、金属チタンを選択性エッチングした後
に、第２のアニール処理を行なう理由は、絶縁膜である
ＳｉＯ2 上にチタンが存在した状態で８００℃以上に加
熱すると、金属チタンとＳｉＯ2 が反応してチタンを選
択性エッチングにより除去するのが困難になるからであ
る。
イド以外の金属部分を選択性エッチングにより除去し、
更に、これに約８００℃の高温で第２のアニール処理を
施してＣ４９相構造を低抵抗相のＣ５４相構造に変換す
る。このように、金属チタンを選択性エッチングした後
に、第２のアニール処理を行なう理由は、絶縁膜である
ＳｉＯ2 上にチタンが存在した状態で８００℃以上に加
熱すると、金属チタンとＳｉＯ2 が反応してチタンを選
択性エッチングにより除去するのが困難になるからであ
る。
【０００６】
【発明が解決しようとする課題】ところで、上述した従
来のチタンサリサイド技術では、複雑な処理を行なうこ
とから最後の工程である第２のアニール工程までを含め
ると、全てで４工程を経なければならず、これが製造コ
ストを上昇させてしまうという問題があった。そこで、
この問題点を解決するために、特開平８−９７２９４号
公報に示すように、スパッタ法ではなく、マイクロ波を
用いた電子サイクロトロン（ＥＣＲ）共鳴によるプラズ
マＣＶＤ処理、或いはヘリコン波によるプラズマＣＶＤ
処理により、チタンを成膜する方法が提案された。この
方法によれば、シリコン上に被着したチタンは下地のシ
リコンと反応して、アニール処理を経ることなく直接的
に低抵抗相のＣ５４相構造のＴｉＳｉ2 が形成される。
来のチタンサリサイド技術では、複雑な処理を行なうこ
とから最後の工程である第２のアニール工程までを含め
ると、全てで４工程を経なければならず、これが製造コ
ストを上昇させてしまうという問題があった。そこで、
この問題点を解決するために、特開平８−９７２９４号
公報に示すように、スパッタ法ではなく、マイクロ波を
用いた電子サイクロトロン（ＥＣＲ）共鳴によるプラズ
マＣＶＤ処理、或いはヘリコン波によるプラズマＣＶＤ
処理により、チタンを成膜する方法が提案された。この
方法によれば、シリコン上に被着したチタンは下地のシ
リコンと反応して、アニール処理を経ることなく直接的
に低抵抗相のＣ５４相構造のＴｉＳｉ2 が形成される。
【０００７】しかしながら、この場合には、構造複雑な
ＥＣＲプラズマ成膜装置が必要となるのみならず、Ｓｉ
Ｏ2 等の絶縁膜上に被着されるＴｉと、シリコン（ポリ
シリコンも含む）上に被着してこれとの反応により形成
されるＴｉＳｉ2 との成膜比が、例えば２程度と非常に
少なく、後工程にて選択性エッチングによりＴｉを除去
した時にＴｉＳｉ2 もかなりの割合で削り取らなければ
ならない。このため、処理工程数が減少したけれどもＴ
ｉＳｉ2 をかなり削除することから拡散層のシート抵抗
を十分に低下させることができない、といった問題があ
る。特に、半導体集積回路の高密度、高集積化により更
なる微細化が望まれている現状において、少ない工程数
でコスト高を招来することなく上記した部分における低
抵抗化を達成する技術が強く望まれている。
ＥＣＲプラズマ成膜装置が必要となるのみならず、Ｓｉ
Ｏ2 等の絶縁膜上に被着されるＴｉと、シリコン（ポリ
シリコンも含む）上に被着してこれとの反応により形成
されるＴｉＳｉ2 との成膜比が、例えば２程度と非常に
少なく、後工程にて選択性エッチングによりＴｉを除去
した時にＴｉＳｉ2 もかなりの割合で削り取らなければ
ならない。このため、処理工程数が減少したけれどもＴ
ｉＳｉ2 をかなり削除することから拡散層のシート抵抗
を十分に低下させることができない、といった問題があ
る。特に、半導体集積回路の高密度、高集積化により更
なる微細化が望まれている現状において、少ない工程数
でコスト高を招来することなく上記した部分における低
抵抗化を達成する技術が強く望まれている。
【０００８】本発明は、以上のような問題点に着目し、
これを有効に解決すべく創案されたものである。本発明
の目的は、少ない工程数で自己整合的にチタンシリサイ
ド層を形成することができる半導体装置の製造方法を提
供することにある。
これを有効に解決すべく創案されたものである。本発明
の目的は、少ない工程数で自己整合的にチタンシリサイ
ド層を形成することができる半導体装置の製造方法を提
供することにある。
【０００９】
【課題を解決するための手段】本発明者は、自己整合的
なチタンシリサイド層の形成について鋭意研究した結
果、ＥＣＲプラズマ成膜装置等により発生される高いプ
ラズマ密度ではなく、より低いプラズマ密度で成膜処理
を行なうことにより、チタンシリサイド層とチタン膜と
の間で高い成膜比をとることができる、という知見を得
ることにより本発明に至ったものである。すなわち、請
求項１の発明によれば、半導体装置の製造方法におい
て、Ｐ型領域、Ｎ型領域及びポリシリコン領域の内、少
なくとも１つを含むシリコン基板上に、高周波プラズマ
を用いて化学的気相成長法（ＣＶＤ）によりチタンを被
着させることによって結晶構造がＣ５４相のチタンシリ
サイド（ＴｉＳｉ2 ）層を形成する工程を含むように構
成したものである。
なチタンシリサイド層の形成について鋭意研究した結
果、ＥＣＲプラズマ成膜装置等により発生される高いプ
ラズマ密度ではなく、より低いプラズマ密度で成膜処理
を行なうことにより、チタンシリサイド層とチタン膜と
の間で高い成膜比をとることができる、という知見を得
ることにより本発明に至ったものである。すなわち、請
求項１の発明によれば、半導体装置の製造方法におい
て、Ｐ型領域、Ｎ型領域及びポリシリコン領域の内、少
なくとも１つを含むシリコン基板上に、高周波プラズマ
を用いて化学的気相成長法（ＣＶＤ）によりチタンを被
着させることによって結晶構造がＣ５４相のチタンシリ
サイド（ＴｉＳｉ2 ）層を形成する工程を含むように構
成したものである。
【００１０】請求項２の発明によれば、シリコン基板上
に形成されたソース領域、ドレイン領域、ゲート電極上
に自己整合的に形成されたチタンシリサイド層を有する
半導体装置の製造方法において、前記ソース領域、ドレ
イン領域及びゲート電極を形成した後に、高周波プラズ
マを用いて化学的気相成長法によりチタンを被着させる
ことにより少なくとも一部に結晶構造がＣ５４相のチタ
ンシリサイド層を形成する工程と、シリコン酸化膜上の
チタン層を選択性エッチングにより除去する工程とを含
むように構成したものである。
に形成されたソース領域、ドレイン領域、ゲート電極上
に自己整合的に形成されたチタンシリサイド層を有する
半導体装置の製造方法において、前記ソース領域、ドレ
イン領域及びゲート電極を形成した後に、高周波プラズ
マを用いて化学的気相成長法によりチタンを被着させる
ことにより少なくとも一部に結晶構造がＣ５４相のチタ
ンシリサイド層を形成する工程と、シリコン酸化膜上の
チタン層を選択性エッチングにより除去する工程とを含
むように構成したものである。
【００１１】請求項１の発明によれば、シリコン基板上
に高周波プラズマを用いて化学的気相法（ＣＶＤ：Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）に
よりチタンを被着させることにより、アニール処理を複
数回施すことなく結晶構造がＣ５４相のチタンシリサイ
ド層を形成することができる。従って、複数回のアニー
ル処理を必要とした従来方法と比較して製造工程数を大
幅に削減することができる。
に高周波プラズマを用いて化学的気相法（ＣＶＤ：Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）に
よりチタンを被着させることにより、アニール処理を複
数回施すことなく結晶構造がＣ５４相のチタンシリサイ
ド層を形成することができる。従って、複数回のアニー
ル処理を必要とした従来方法と比較して製造工程数を大
幅に削減することができる。
【００１２】請求項２の発明によれば、シリコン基板上
にソース領域、ドレイン領域、ゲート電極を形成した後
に、高周波プラズマを用いて化学的気相成長法によりチ
タンを被着させることにより、アニール処理を施すこと
なく上記両領域及びゲート電極上に結晶構造がＣ５４相
のチタンシリサイド層を形成することができる。次に、
シリコン酸化膜上に被着した未反応状態のチタン層を選
択性エッチングにより除去する。これにより、ソース領
域、ドレイン領域及びゲート電極のみに、低抵抗相のチ
タンシリサイド層を形成することができ、この製造工程
数を大幅に削減することができる。
にソース領域、ドレイン領域、ゲート電極を形成した後
に、高周波プラズマを用いて化学的気相成長法によりチ
タンを被着させることにより、アニール処理を施すこと
なく上記両領域及びゲート電極上に結晶構造がＣ５４相
のチタンシリサイド層を形成することができる。次に、
シリコン酸化膜上に被着した未反応状態のチタン層を選
択性エッチングにより除去する。これにより、ソース領
域、ドレイン領域及びゲート電極のみに、低抵抗相のチ
タンシリサイド層を形成することができ、この製造工程
数を大幅に削減することができる。
【００１３】このような、成膜処理を行なう装置として
は、ＥＣＲプラズマ成膜装置よりもプラズマ密度が低い
成膜装置、例えば平行平版型のプラズマ成膜装置を用い
る。この理由は、ＥＣＲプラズマ成膜装置の場合には、
プラズマ密度が高過ぎて、シリコン領域（ポリシリコン
領域を含む）におけるチタンシリサイド層の成膜速度と
シリコン酸化膜の領域におけるチタン膜の成膜速度にそ
れ程差が生ぜず、後工程の選択性エッチング処理におい
て不利になるからである。この場合、シリコン上のチタ
ンシリサイド層とシリコン酸化膜上のチタン膜の成膜比
が５以上となるように、成膜条件、例えば処理温度及び
高周波電力の投入密度を設定するのが好ましい。
は、ＥＣＲプラズマ成膜装置よりもプラズマ密度が低い
成膜装置、例えば平行平版型のプラズマ成膜装置を用い
る。この理由は、ＥＣＲプラズマ成膜装置の場合には、
プラズマ密度が高過ぎて、シリコン領域（ポリシリコン
領域を含む）におけるチタンシリサイド層の成膜速度と
シリコン酸化膜の領域におけるチタン膜の成膜速度にそ
れ程差が生ぜず、後工程の選択性エッチング処理におい
て不利になるからである。この場合、シリコン上のチタ
ンシリサイド層とシリコン酸化膜上のチタン膜の成膜比
が５以上となるように、成膜条件、例えば処理温度及び
高周波電力の投入密度を設定するのが好ましい。
【００１４】このような処理温度は、６２０℃〜７００
℃の範囲内、高周波電力の投入密度は０．５Ｗ／ｃｍ2
〜２．０Ｗ／ｃｍ2 の範囲内がそれぞれ好ましい。尚、
以下の説明において、シリコン或いはシリコン領域と
は、ポリシリコン或いはポリシリコン領域を含む概念で
ある。
℃の範囲内、高周波電力の投入密度は０．５Ｗ／ｃｍ2
〜２．０Ｗ／ｃｍ2 の範囲内がそれぞれ好ましい。尚、
以下の説明において、シリコン或いはシリコン領域と
は、ポリシリコン或いはポリシリコン領域を含む概念で
ある。
【００１５】
【発明の実施の形態】以下に、本発明に係る半導体装置
の製造方法の一実施例を添付図面に基づいて詳述する。
図１は本発明方法を実施するための平行平板型のプラズ
マ成膜装置を示す概略構成図、図２はプラズマＣＶＤに
よるＴｉＳｉ2 膜の温度依存性を示すグラフ、図３はＴ
ｉＳｉ2 膜のＸ線回折結果を示すグラフ、図４はＴｉＳ
ｉ2 膜とＴｉ膜の成膜速度の高周波電力の投入密度に対
する依存性を示すグラフ、図５及び図６は本発明方法を
説明するための工程図である。
の製造方法の一実施例を添付図面に基づいて詳述する。
図１は本発明方法を実施するための平行平板型のプラズ
マ成膜装置を示す概略構成図、図２はプラズマＣＶＤに
よるＴｉＳｉ2 膜の温度依存性を示すグラフ、図３はＴ
ｉＳｉ2 膜のＸ線回折結果を示すグラフ、図４はＴｉＳ
ｉ2 膜とＴｉ膜の成膜速度の高周波電力の投入密度に対
する依存性を示すグラフ、図５及び図６は本発明方法を
説明するための工程図である。
【００１６】まず、図１を参照してプラズマ成膜装置に
ついて説明する。図示するように、このプラズマ成膜装
置２は、例えばアルミニウム等よりなる筒体状の接地さ
れた処理容器４を有しており、この内部には被処理体と
してのシリコン基板６を載置するための円形状のサセプ
タ８が設置されている。このサセプタ８は、例えば接地
されてゼロ電位になされており、下部電極を構成してい
る。
ついて説明する。図示するように、このプラズマ成膜装
置２は、例えばアルミニウム等よりなる筒体状の接地さ
れた処理容器４を有しており、この内部には被処理体と
してのシリコン基板６を載置するための円形状のサセプ
タ８が設置されている。このサセプタ８は、例えば接地
されてゼロ電位になされており、下部電極を構成してい
る。
【００１７】この処理容器４の上部側壁には、ゲートバ
ルブＧにより開閉可能になされたシリコン基板の搬入搬
出口１４が設けられると共に、下部側壁には、図示しな
い真空ポンプ等に接続された排気口１６が設けられてお
り、処理容器４内を真空引きするようになっている。
ルブＧにより開閉可能になされたシリコン基板の搬入搬
出口１４が設けられると共に、下部側壁には、図示しな
い真空ポンプ等に接続された排気口１６が設けられてお
り、処理容器４内を真空引きするようになっている。
【００１８】上記サセプタ８に対向させて、処理容器４
の天井部には処理空間へ処理ガスを導入するために例え
ばアルミニウム製のシャワーヘッド１８が例えば石英等
の絶縁物２０を介して設けられている。このシャワーヘ
ッド１８の上部にはガス導入管２２が接続されており、
このガス導入管２２には、図示しない各種のガス源が接
続されており、処理ガスを流量制御しつつ供給し得るよ
うになっている。ここでは処理ガスとして、チタンを含
むＴｉＣｌ4 （四塩化チタン）ガスを用い、還元ガスと
してＨ2 ガスを用い、更にキャリアガスとして不活性ガ
スの例えばＡｒガスを用いている。
の天井部には処理空間へ処理ガスを導入するために例え
ばアルミニウム製のシャワーヘッド１８が例えば石英等
の絶縁物２０を介して設けられている。このシャワーヘ
ッド１８の上部にはガス導入管２２が接続されており、
このガス導入管２２には、図示しない各種のガス源が接
続されており、処理ガスを流量制御しつつ供給し得るよ
うになっている。ここでは処理ガスとして、チタンを含
むＴｉＣｌ4 （四塩化チタン）ガスを用い、還元ガスと
してＨ2 ガスを用い、更にキャリアガスとして不活性ガ
スの例えばＡｒガスを用いている。
【００１９】シャワーヘッド１８内には、多数の拡散孔
２４を有する拡散板２６が設けられ、これに供給された
処理ガスを拡散しつつ、シャワーヘッド１８の下面に設
けた多数の噴出孔２８より処理空間に導入し得るように
なっている。そして、このシャワーヘッド１８には、途
中にマッチング回路３０を介設してプラズマ発生用の高
周波電源３２が接続されており、従って、シャワーヘッ
ド１８は上部電極として機能し、これと下部電極である
サセプタ８との間に高周波を印加してプラズマを立てる
ようになっている。この高周波の周波数は、例えば１
３．５６ＭＨｚが用いられるが、これに限定されず、他
の周波数例えば４０．６８ＭＨｚ、或いは３８０ＫＨｚ
等を用いてもよい。また、上記サセプタ８には、被処理
体であるシリコン基板６を所望する温度に加熱するため
の抵抗ヒータのような加熱手段３４が内蔵されている。
２４を有する拡散板２６が設けられ、これに供給された
処理ガスを拡散しつつ、シャワーヘッド１８の下面に設
けた多数の噴出孔２８より処理空間に導入し得るように
なっている。そして、このシャワーヘッド１８には、途
中にマッチング回路３０を介設してプラズマ発生用の高
周波電源３２が接続されており、従って、シャワーヘッ
ド１８は上部電極として機能し、これと下部電極である
サセプタ８との間に高周波を印加してプラズマを立てる
ようになっている。この高周波の周波数は、例えば１
３．５６ＭＨｚが用いられるが、これに限定されず、他
の周波数例えば４０．６８ＭＨｚ、或いは３８０ＫＨｚ
等を用いてもよい。また、上記サセプタ８には、被処理
体であるシリコン基板６を所望する温度に加熱するため
の抵抗ヒータのような加熱手段３４が内蔵されている。
【００２０】次に、上記プラズマ成膜装置を用いて行な
われる本発明方法について説明する。まず、シリコン基
板６上には、他の処理装置等にてＰ型領域、Ｎ型領域及
びシリコン領域（ポリシリコンを含む）の内、少なくと
も１つ以上が形成されており、これに図１に示すプラズ
マ成膜装置２を用いてチタンを被着させることにより、
上記各領域に被着したチタンは下地のシリコンと直ちに
反応して結晶構造がＣ５４相のチタンシリサイド（Ｔｉ
Ｓｉ2 ）に変化し、シリコン酸化膜（絶縁膜）上に被着
した金属チタンはそのままシリコンと反応することなく
残留することになる。チタンの被着に際しては、図１に
おいて、サセプタ８上にシリコン基板６を載置保持し、
処理容器４内を所定の圧力まで真空引きした後にシャワ
ーヘッド１８より処理ガス、すなわちＴｉＣｌ4 、Ｈ
2 、Ａｒの各種のガスを処理空間に導入する。これと同
時に、シャワーヘッド１８とサセプタ８との間に高周波
電力を印加して、ここにプラズマを立て、シリコン基板
６上にチタンを被着させることになる。
われる本発明方法について説明する。まず、シリコン基
板６上には、他の処理装置等にてＰ型領域、Ｎ型領域及
びシリコン領域（ポリシリコンを含む）の内、少なくと
も１つ以上が形成されており、これに図１に示すプラズ
マ成膜装置２を用いてチタンを被着させることにより、
上記各領域に被着したチタンは下地のシリコンと直ちに
反応して結晶構造がＣ５４相のチタンシリサイド（Ｔｉ
Ｓｉ2 ）に変化し、シリコン酸化膜（絶縁膜）上に被着
した金属チタンはそのままシリコンと反応することなく
残留することになる。チタンの被着に際しては、図１に
おいて、サセプタ８上にシリコン基板６を載置保持し、
処理容器４内を所定の圧力まで真空引きした後にシャワ
ーヘッド１８より処理ガス、すなわちＴｉＣｌ4 、Ｈ
2 、Ａｒの各種のガスを処理空間に導入する。これと同
時に、シャワーヘッド１８とサセプタ８との間に高周波
電力を印加して、ここにプラズマを立て、シリコン基板
６上にチタンを被着させることになる。
【００２１】ここで、Ｐ型領域、Ｎ型領域、ポリシリコ
ン領域などのシリコン領域上には、高い成膜速度でチタ
ンが被着し、これがシリコンと直ちに反応して結晶構造
がＣ５４相のチタンシリサイド（ＴｉＳｉ2 ）に変化
し、一方、シリコン酸化膜上には上記したよりも低い成
膜速度でチタンが被着し、且つこれはシリコンと反応す
ることなく金属チタンとして残留することになる。すな
わち、プラズマ中でＴｉＣｌ4 ガスから分解されたＴｉ
Ｃｌｘ（ｘ＝１〜３）ラジカル及び水素ラジカルがＳｉ
表面で反応し、還元されてできたＴｉがＳｉと反応して
ＴｉＳｉ2 が生成される。この時、Ｔｉの金属結合が存
在しない状態でＳｉと反応するために、６２０℃以上の
領域で安定相であるＣ５４相が形成される。また、この
反応は下地がＳｉであることにより反応が進むため、下
地がＳｉＯ2 上のＴｉの成膜速度に比べてＳｉ上のＴｉ
Ｓｉ2 の成膜速度を大きくとることができる。
ン領域などのシリコン領域上には、高い成膜速度でチタ
ンが被着し、これがシリコンと直ちに反応して結晶構造
がＣ５４相のチタンシリサイド（ＴｉＳｉ2 ）に変化
し、一方、シリコン酸化膜上には上記したよりも低い成
膜速度でチタンが被着し、且つこれはシリコンと反応す
ることなく金属チタンとして残留することになる。すな
わち、プラズマ中でＴｉＣｌ4 ガスから分解されたＴｉ
Ｃｌｘ（ｘ＝１〜３）ラジカル及び水素ラジカルがＳｉ
表面で反応し、還元されてできたＴｉがＳｉと反応して
ＴｉＳｉ2 が生成される。この時、Ｔｉの金属結合が存
在しない状態でＳｉと反応するために、６２０℃以上の
領域で安定相であるＣ５４相が形成される。また、この
反応は下地がＳｉであることにより反応が進むため、下
地がＳｉＯ2 上のＴｉの成膜速度に比べてＳｉ上のＴｉ
Ｓｉ2 の成膜速度を大きくとることができる。
【００２２】この場合、処理温度は、６２０℃〜７００
℃の範囲内が良く、好ましくは６４０℃〜６６０℃の範
囲内がよい。６２０℃よりも温度が低いとＴｉＳｉ2 膜
の抵抗率が高過ぎ、また、７００℃よりも高いと、ゲー
トとソース、ドレイン間で電流のリークが発生し易くな
る、という問題が生ずる。この点に関して、図２及び図
３を参照して説明する。図３はプラズマＣＶＤ−ＴｉＳ
ｉ2 膜の抵抗率の基板温度依存性を示し、基板温度が６
２０℃よりも大きい場合には、ＴｉＳｉ2 膜の抵抗率は
略５５μΩｃｍ以下となり、良好な結果を示しているの
が判明する。この点をＸ線回折によって確認する。図３
は上記したＴｉＳｉ2 のＸ線回折の２θグラフを示し、
図３（Ａ）は基板温度が６００℃で成膜した時のグラフ
を示し、図３（Ｂ）は基板温度が６５０℃で成膜した時
のグラフを示す。このグラフから明らかなように基板温
度が６００℃の場合には、ＴｉＳｉ2 の結晶構造は大部
分がＣ４５相になっているのに対して、基板温度が６５
０℃の場合には、逆に、大部分の結晶構造がＣ５４相に
なっており、望ましい低抵抗相の結晶構造になっている
のが判明する。
℃の範囲内が良く、好ましくは６４０℃〜６６０℃の範
囲内がよい。６２０℃よりも温度が低いとＴｉＳｉ2 膜
の抵抗率が高過ぎ、また、７００℃よりも高いと、ゲー
トとソース、ドレイン間で電流のリークが発生し易くな
る、という問題が生ずる。この点に関して、図２及び図
３を参照して説明する。図３はプラズマＣＶＤ−ＴｉＳ
ｉ2 膜の抵抗率の基板温度依存性を示し、基板温度が６
２０℃よりも大きい場合には、ＴｉＳｉ2 膜の抵抗率は
略５５μΩｃｍ以下となり、良好な結果を示しているの
が判明する。この点をＸ線回折によって確認する。図３
は上記したＴｉＳｉ2 のＸ線回折の２θグラフを示し、
図３（Ａ）は基板温度が６００℃で成膜した時のグラフ
を示し、図３（Ｂ）は基板温度が６５０℃で成膜した時
のグラフを示す。このグラフから明らかなように基板温
度が６００℃の場合には、ＴｉＳｉ2 の結晶構造は大部
分がＣ４５相になっているのに対して、基板温度が６５
０℃の場合には、逆に、大部分の結晶構造がＣ５４相に
なっており、望ましい低抵抗相の結晶構造になっている
のが判明する。
【００２３】また、高周波電力の投入密度に関しては、
０．５Ｗ／ｃｍ2 〜２．０Ｗ／ｃｍ2 の範囲内に設定す
るのがよい。すなわち、図中、曲線ＡはＳｉ上に形成さ
れたＴｉＳｉ2 の成膜レートを示し、曲線ＢはＳｉＯ2
上に形成されたＴｉの成膜レートを示す。成膜後の選択
性エッチングによりＴｉのみを削り取ると同時に抵抗値
の小さなＣ５４相のＴｉＳｉ2 層の厚みを十分に確保す
るためには５以上の成膜比が必要であり、そのためには
電力の投入密度は２．０Ｗ／ｃｍ2 以下であることが必
要であり、また、全体としてある程度の成膜レートが必
要であることから下限は、０．５Ｗ／ｃｍ2 程度、すな
わちＴｉの成膜レートは略６００Å／ｍｉｎ程度であ
る。
０．５Ｗ／ｃｍ2 〜２．０Ｗ／ｃｍ2 の範囲内に設定す
るのがよい。すなわち、図中、曲線ＡはＳｉ上に形成さ
れたＴｉＳｉ2 の成膜レートを示し、曲線ＢはＳｉＯ2
上に形成されたＴｉの成膜レートを示す。成膜後の選択
性エッチングによりＴｉのみを削り取ると同時に抵抗値
の小さなＣ５４相のＴｉＳｉ2 層の厚みを十分に確保す
るためには５以上の成膜比が必要であり、そのためには
電力の投入密度は２．０Ｗ／ｃｍ2 以下であることが必
要であり、また、全体としてある程度の成膜レートが必
要であることから下限は、０．５Ｗ／ｃｍ2 程度、すな
わちＴｉの成膜レートは略６００Å／ｍｉｎ程度であ
る。
【００２４】次に、図５及び図６を参照して上記方法発
明を、半導体装置としてサリサイド構造を有するＭＯＳ
ＬＳＩの製造方法に適用した例にとって説明する。ま
ず、図５（Ａ）に示すように、半導体基板として例えば
Ｐ型のシリコン基板６の表面に、例えばシリコン酸化膜
（ＳｉＯ2 ）のようなフィールド酸化膜を選択的に形成
して素子形成領域を分離する。このように素子分離を行
なったならば、フィールド酸化膜４０で囲まれた活性領
域（素子形成領域）の表面の所定の場所に、例えばＳｉ
Ｏ2 のようなゲート絶縁膜４２を形成する（図５
（Ｂ））。
明を、半導体装置としてサリサイド構造を有するＭＯＳ
ＬＳＩの製造方法に適用した例にとって説明する。ま
ず、図５（Ａ）に示すように、半導体基板として例えば
Ｐ型のシリコン基板６の表面に、例えばシリコン酸化膜
（ＳｉＯ2 ）のようなフィールド酸化膜を選択的に形成
して素子形成領域を分離する。このように素子分離を行
なったならば、フィールド酸化膜４０で囲まれた活性領
域（素子形成領域）の表面の所定の場所に、例えばＳｉ
Ｏ2 のようなゲート絶縁膜４２を形成する（図５
（Ｂ））。
【００２５】次に、このシリコン基板６の全表面上に例
えば不純物をドープした多結晶シリコン膜を形成した後
に、この多結晶シリコン膜をエッチングすることによっ
て所定の形状にパターニングし、ゲート絶縁膜４２上に
ポリシリコン領域としてゲート電極４４を形成する（図
５（Ｃ））。次に、上記ゲート電極４４をマスクとして
シリコン基板６の表面にＮ型不純物を低濃度にイオン注
入し、低濃度のＮ型領域４６を形成する（図４
（Ｄ））。次に、例えばＣＶＤにより基板全面に例えば
ＳｉＯ2 膜を形成した後、これを例えば反応性イオンエ
ッチングにより異方性エッチングすることによってゲー
ト電極４４の側部に側壁４８を形成する（図５
（Ｅ））。
えば不純物をドープした多結晶シリコン膜を形成した後
に、この多結晶シリコン膜をエッチングすることによっ
て所定の形状にパターニングし、ゲート絶縁膜４２上に
ポリシリコン領域としてゲート電極４４を形成する（図
５（Ｃ））。次に、上記ゲート電極４４をマスクとして
シリコン基板６の表面にＮ型不純物を低濃度にイオン注
入し、低濃度のＮ型領域４６を形成する（図４
（Ｄ））。次に、例えばＣＶＤにより基板全面に例えば
ＳｉＯ2 膜を形成した後、これを例えば反応性イオンエ
ッチングにより異方性エッチングすることによってゲー
ト電極４４の側部に側壁４８を形成する（図５
（Ｅ））。
【００２６】次に、この側壁４８をマスクとして、低濃
度活性領域４６（図５（Ｄ）参照）にＮ型不純物を高濃
度にイオン注入し、ソース領域５０及びドレイン領域５
２を形成する（図６（Ａ））。そして、この基板をアニ
ールすることにより、イオン注入された不純物の電気的
活性化を行なう。このようにして、チタン金属を被着す
る前の通常のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造のポリシリコンゲートＭＯＳＦＥＴが形
成される。ここまでの形成工程は、上記した工程に限定
されるものではなく、従来周知のどのような工程を用い
てもよい。
度活性領域４６（図５（Ｄ）参照）にＮ型不純物を高濃
度にイオン注入し、ソース領域５０及びドレイン領域５
２を形成する（図６（Ａ））。そして、この基板をアニ
ールすることにより、イオン注入された不純物の電気的
活性化を行なう。このようにして、チタン金属を被着す
る前の通常のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造のポリシリコンゲートＭＯＳＦＥＴが形
成される。ここまでの形成工程は、上記した工程に限定
されるものではなく、従来周知のどのような工程を用い
てもよい。
【００２７】次に、図１に示すような装置を用いて、前
述したプラズマＣＶＤ法により、基板全面にチタンを被
着させることにより、ＳｉＯ2 上、すなわち側壁４８上
やフィールド酸化膜４０上にチタン膜５４を形成し、Ｓ
ｉ上、すなわちソース領域５０、ドレイン領域５２及び
ゲート電極４４上にＴｉＳｉ2 層５６を形成する（図６
（Ｂ））。この時の成膜条件は、例えば上部電極からの
ＲＦパワーの供給が１３．５６ＭＨｚの周波数で２００
Ｗ（０．８６Ｗ／ｃｍ2 ）であり、プロセス圧力は１Ｔ
ｏｒｒであり、基板温度は６５０℃であり、ガス流量
は、ＴｉＣｌ4 ガスが１０ｓｃｃｍ、Ｈ2 ガスが１００
００ｓｃｃｍ、Ａｒガスが１０００ｓｃｃｍである。約
４０秒の成膜により、ＳｉＯ2 上には約５０ÅのＴｉ膜
が形成され、Ｓｉ上には約４００ÅのＴｉＳｉ2 層が形
成された。この膜厚の違いは、前述のように、下地との
反応の有無による相違である。その後、図６（Ｃ）に示
すように、ＳｉＯ2 上の未反応のチタン膜５４を例えば
ＮＯ4 ＯＨ／Ｈ2 Ｏ2 の水溶液で除去する。この時、Ｓ
ｉＯ2 上には僅かにしかチタン膜が成長していなかった
ため、短時間の処理でチタン膜５４の除去が可能であ
り、しかも、オーバーエッチによるＴｉＳｉ2 膜の削れ
量も僅かに押さえることができる。しかも、前述のよう
にＴｉＳｉ2 膜とＴｉ膜の成膜比は略８（＝４００Å／
５０Å）となって大きいため、ＴｉＳｉ2 膜の抵抗値に
ほとんど変化を及ぼすことがない。
述したプラズマＣＶＤ法により、基板全面にチタンを被
着させることにより、ＳｉＯ2 上、すなわち側壁４８上
やフィールド酸化膜４０上にチタン膜５４を形成し、Ｓ
ｉ上、すなわちソース領域５０、ドレイン領域５２及び
ゲート電極４４上にＴｉＳｉ2 層５６を形成する（図６
（Ｂ））。この時の成膜条件は、例えば上部電極からの
ＲＦパワーの供給が１３．５６ＭＨｚの周波数で２００
Ｗ（０．８６Ｗ／ｃｍ2 ）であり、プロセス圧力は１Ｔ
ｏｒｒであり、基板温度は６５０℃であり、ガス流量
は、ＴｉＣｌ4 ガスが１０ｓｃｃｍ、Ｈ2 ガスが１００
００ｓｃｃｍ、Ａｒガスが１０００ｓｃｃｍである。約
４０秒の成膜により、ＳｉＯ2 上には約５０ÅのＴｉ膜
が形成され、Ｓｉ上には約４００ÅのＴｉＳｉ2 層が形
成された。この膜厚の違いは、前述のように、下地との
反応の有無による相違である。その後、図６（Ｃ）に示
すように、ＳｉＯ2 上の未反応のチタン膜５４を例えば
ＮＯ4 ＯＨ／Ｈ2 Ｏ2 の水溶液で除去する。この時、Ｓ
ｉＯ2 上には僅かにしかチタン膜が成長していなかった
ため、短時間の処理でチタン膜５４の除去が可能であ
り、しかも、オーバーエッチによるＴｉＳｉ2 膜の削れ
量も僅かに押さえることができる。しかも、前述のよう
にＴｉＳｉ2 膜とＴｉ膜の成膜比は略８（＝４００Å／
５０Å）となって大きいため、ＴｉＳｉ2 膜の抵抗値に
ほとんど変化を及ぼすことがない。
【００２８】このように形成することにより、ゲート電
極、ソース及びドレイン上で約５Ω／□の低いシート抵
抗を得ることができ、良好な特性であった。尚、ここで
はＰ型のシリコン基板を用いた場合を例にとって説明し
たが、これに代えてＮ型のシリコン基板を用いた場合で
もよく、この場合にはＮ型とＰ型を逆に設定すればよ
い。また、当然のこととしてＰ型或いはＮ型のウエハを
有するＣＭＯＳトランジスタにも適用し得る。
極、ソース及びドレイン上で約５Ω／□の低いシート抵
抗を得ることができ、良好な特性であった。尚、ここで
はＰ型のシリコン基板を用いた場合を例にとって説明し
たが、これに代えてＮ型のシリコン基板を用いた場合で
もよく、この場合にはＮ型とＰ型を逆に設定すればよ
い。また、当然のこととしてＰ型或いはＮ型のウエハを
有するＣＭＯＳトランジスタにも適用し得る。
【００２９】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、次のように優れた作用効果を発
揮することができる。Ｐ型領域、Ｎ型領域及びポリシリ
コン領域の内、少なくとも１つを含むシリコン基板上に
高周波プラズマを用いたＣＶＤによりチタンを被着させ
ることによって、アニールを施すことなく低抵抗相の結
晶構造であるＣ５４相のＴｉＳｉ2 層を直接的に形成す
ることができる。従って、アニールを必要とした従来方
法と比較して、半導体装置の製造工程数を減少させるこ
とができる。また、ソース領域、ドレイン領域、ゲート
電極が形成されたシリコン基板に自己整合的にチタンシ
リサイド層を形成する際に、高周波プラズマを用いたＣ
ＶＤによりチタンを被着させることによってＣ５４相の
チタンシリサイド層を直接的に形成することができる。
置の製造方法によれば、次のように優れた作用効果を発
揮することができる。Ｐ型領域、Ｎ型領域及びポリシリ
コン領域の内、少なくとも１つを含むシリコン基板上に
高周波プラズマを用いたＣＶＤによりチタンを被着させ
ることによって、アニールを施すことなく低抵抗相の結
晶構造であるＣ５４相のＴｉＳｉ2 層を直接的に形成す
ることができる。従って、アニールを必要とした従来方
法と比較して、半導体装置の製造工程数を減少させるこ
とができる。また、ソース領域、ドレイン領域、ゲート
電極が形成されたシリコン基板に自己整合的にチタンシ
リサイド層を形成する際に、高周波プラズマを用いたＣ
ＶＤによりチタンを被着させることによってＣ５４相の
チタンシリサイド層を直接的に形成することができる。
【００３０】従って、従来方法と比較してアニール処理
をなくすことができるので、半導体装置の製造工程数を
減少させることができる。また、上記チタンの被着処理
を、例えば平行平板型のプラズマ成膜装置を用いること
により、最適なプラズマ密度となり、チタンシリサイド
層とチタン層の成膜比を大きく取ることができる。特
に、成膜条件として、処理温度（基板温度）を６２０℃
〜７００℃の範囲内とし、高周波電力の投入密度を０．
５Ｗ／ｃｍ2 〜２．０Ｗ／ｃｍ2 の範囲内とすることに
より、ＴｉＳｉ2 層とＴｉ膜との間で高い成膜比を得る
ことがてきる。
をなくすことができるので、半導体装置の製造工程数を
減少させることができる。また、上記チタンの被着処理
を、例えば平行平板型のプラズマ成膜装置を用いること
により、最適なプラズマ密度となり、チタンシリサイド
層とチタン層の成膜比を大きく取ることができる。特
に、成膜条件として、処理温度（基板温度）を６２０℃
〜７００℃の範囲内とし、高周波電力の投入密度を０．
５Ｗ／ｃｍ2 〜２．０Ｗ／ｃｍ2 の範囲内とすることに
より、ＴｉＳｉ2 層とＴｉ膜との間で高い成膜比を得る
ことがてきる。
【図１】本発明方法を実施するための平行平板型のプラ
ズマ成膜装置を示す概略構成図である。
ズマ成膜装置を示す概略構成図である。
【図２】プラズマＣＶＤによるＴｉＳｉ2 膜の温度依存
性を示すグラフである。
性を示すグラフである。
【図３】ＴｉＳｉ2 膜のＸ線回折結果を示すグラフであ
る。
る。
【図４】ＴｉＳｉ2 膜とＴｉ膜の成膜速度の高周波電力
の投入密度に対する依存性を示すグラフである。
の投入密度に対する依存性を示すグラフである。
【図５】本発明方法を説明するための工程図である。
【図６】本発明方法を説明するための工程図である。
２ プラズマ成膜装置 ４ 処理容器 ６ シリコン基板 ８ サセプタ（下部電極） １８ シャワーヘッド（上部電極） ３２ 高周波電源 ４０ フィールド酸化膜（ＳｉＯ2 ） ４４ ゲート電極（ポリシリコン領域） ４８ 側壁（ＳｉＯ2 ） ５０ ソース領域 ５２ ドレイン領域 ５４ チタン膜 ５６ チタンシリサイド層
Claims (5)
- 【請求項１】 Ｐ型領域、Ｎ型領域及びポリシリコン領
域の内、少なくとも１つを含むシリコン基板上に、高周
波プラズマを用いて化学的気相成長法（ＣＶＤ）により
チタンを被着させることによって結晶構造がＣ５４相の
チタンシリサイド（ＴｉＳｉ2 ）層を形成する工程を含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板上に形成されたソース領
域、ドレイン領域、ゲート電極上に自己整合的に形成さ
れたチタンシリサイド層を有する半導体装置の製造方法
において、前記ソース領域、ドレイン領域及びゲート電
極を形成した後に、高周波プラズマを用いて化学的気相
成長法によりチタンを被着させることにより少なくとも
一部に結晶構造がＣ５４相のチタンシリサイド層を形成
する工程と、シリコン酸化膜上のチタン層を選択性エッ
チングにより除去する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項３】 前記チタンの被着処理は、平行平板型の
プラズマ成膜装置を用いて行なわれることを特徴とする
請求項１または２記載の半導体装置の製造方法。 - 【請求項４】 前記チタンの被着処理は、シリコン酸化
膜上に形成されるチタンシリサイド層とシリコン酸化膜
上に形成されるチタン膜の成膜比が５以上となるように
処理温度と高周波電力の投入密度を設定するように構成
したことを特徴とする請求項１乃至３記載の半導体装置
の製造方法。 - 【請求項５】 前記処理温度は、６２０℃〜７００℃の
範囲内であり、高周波電力の投入密度は、０．５Ｗ／ｃ
ｍ2 〜２．０Ｗ／ｃｍ2 の範囲内であることを特徴とす
る請求項４記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31712596A JP3393465B2 (ja) | 1996-11-13 | 1996-11-13 | 半導体装置の製造方法 |
| TW086115957A TW394979B (en) | 1996-11-13 | 1997-10-28 | Manufacturing method of semiconductor device |
| US08/959,845 US6004872A (en) | 1996-11-13 | 1997-10-29 | Method of manufacturing semiconductor device |
| KR1019970057680A KR100376111B1 (ko) | 1996-11-13 | 1997-11-03 | 반도체장치의제조방법및티탄막의형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31712596A JP3393465B2 (ja) | 1996-11-13 | 1996-11-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144625A true JPH10144625A (ja) | 1998-05-29 |
| JP3393465B2 JP3393465B2 (ja) | 2003-04-07 |
Family
ID=18084723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31712596A Expired - Lifetime JP3393465B2 (ja) | 1996-11-13 | 1996-11-13 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6004872A (ja) |
| JP (1) | JP3393465B2 (ja) |
| KR (1) | KR100376111B1 (ja) |
| TW (1) | TW394979B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100361572B1 (ko) * | 1999-12-31 | 2002-11-21 | 아남반도체 주식회사 | 반도체 소자의 접촉 구조 형성 방법 |
| KR100407684B1 (ko) * | 2000-06-28 | 2003-12-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100757853B1 (ko) | 2006-08-30 | 2007-09-11 | 세메스 주식회사 | 플라즈마 생성 장치 및 이를 이용한 기판 처리 장치 |
| US7968463B2 (en) | 2006-05-25 | 2011-06-28 | Renesas Electronics Corporation | Formation method of metallic compound layer, manufacturing method of semiconductor device, and formation apparatus for metallic compound layer |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484253B1 (ko) * | 1998-06-27 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체 장치의 타이타늄막 형성방법 |
| US6194768B1 (en) * | 1998-10-23 | 2001-02-27 | Advanced Micro Devices, Inc. | High dielectric constant gate dielectric with an overlying tantalum gate conductor formed on a sidewall surface of a sacrificial structure |
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