JPH10144751A

JPH10144751A - メモリ混載ロジック半導体装置

Info

Publication number: JPH10144751A
Application number: JP8293636A
Authority: JP
Inventors: Kazutoshi Inoue; 和俊井上; Masayuki Miyabayashi; 正幸宮林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-11-06
Filing date: 1996-11-06
Publication date: 1998-05-29

Abstract

(57)【要約】【課題】搭載メモリ数が増加しても、メモリテスト用
外部端子数が増加しないメモリ混載ロジック半導体装置
を提供。このとき注目メモリ以外のメモリの不定な振る
舞いによる影響も排除。【解決手段】各メモリ０〜３には、メモリテスト時に
接続先を切り替えるセレクタ１２，１５が配置されてい
る。メモリテストのとき、接続制御手段（Ｄ−ＦＦ２
１）に対して、外部から送り信号ＴＣＫを供給。接続制
御手段は、これに応動して、各メモリ共通のテストデー
タ入力端子及び共通のテストデータ出力端子に、各メモ
リ０〜３を順々に接続。断続手段２３は、このとき選択
されていないメモリの入力端子をプルアップ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ混載ロジック
半導体装置に関し、詳しくは複数のメモリ（メモリブロ
ック）が搭載されたメモリ混載ロジック半導体装置のメ
モリテスト時のメモリ切替手法、及びメモリテスト時の
メモリ入力端子の接続制御に関する。

【０００２】

【従来の技術】メモリ混載のロジック半導体装置が注目
を集めているが、これらの信頼性を確保するには、搭載
されるメモリの動作についても十分な確認が必要であ
る。

【０００３】しかしながら、論理設計に於けるメモリを
含むテストパターンの作成は、メモリの故障をシミュレ
ータ（基本的にはシミュレータの載るコンピュータ）の
能力では処理し切れない為に、現実には不可能になって
しまっている。

【０００４】そこで、図３〜図５に示すようなテスト回
路を設け、この回路で、外部ピンからのメモリ単独での
テストと、メモリ以外の周辺回路のテストとを行なって
いる。

【０００５】即ち、図３のｉｎはロジック回路４（図
６）（ＣＰＵ）との内部接続端子で、メモリ１４の入力
端子１３との接続が、トランスファーゲート１１で断続
される。ＴＩＮは外部テストデータ入力端子（パッケー
ジの端子）で、メモリ１４の入力端子１３との接続が、
トランスファーゲート１２で断続される。

【０００６】（なお各端子の記号丸印は内部接続、四角
印は外部接続（パッケージ端子）を表わす。）ｏｕｔはロジック回路４との内部接続端子で、メモリの
出力端子１６との接続が、トランスファーゲート１５で
断続される。ＴＯＵＴは外部テストデータ出力端子で、
トランスファーゲート１５のｏｕｔ側端子との接続が、
トランスファーゲート１７で断続される。

【０００７】各トランスファーゲート１１，１２，１
５，１６は、ＰｃｈＦＥＴ及びＮｃｈＦＥＴを並列接続
したものである（ＰｃｈＦＥＴ＝Ｐチャンネル電界効果
トランジスタ。Ｎｃｈ＝Ｎチャンネル）。

【０００８】各ＰｃｈＦＥＴのゲートに各端子ｉｓ０〜
ｉｓ３からの駆動信号が供給され、またインバータを介
しそれらの反転信号がＮｃｈＦＥＴのゲートに供給され
る（これらは既に知られているし、図が見にくくなるの
で、各ＦＥＴ、インバータに符号は付けない）。

【０００９】トランスファーゲート１１，１５は、各端
子ｉｓ０，ｉｓ２に供給される駆動信号のレベルがＬ
（低）のとき導通し、Ｈ（高）のとき、遮断になる。ま
た、トランスファーゲート１２，１６は、端子ｉｓ１に
供給される駆動信号のレベルがＨのとき導通し、Ｌのと
き、遮断状態になる。

【００１０】これら端子ｉｓ０〜ｉｓ３への駆動信号
は、図４（Ａ）の論理回路で生成される。その真理値表
は同図（Ｂ）のとおりである。

【００１１】なお、信号名と端子名は本来別である。し
かし、別々にすると却って煩わしい面もあるので、この
明細書では両者に同じ符号を使用する。

【００１２】図４に戻り、ＴＭ０，ＴＭ１がテストモー
ドを設定する信号で、外部シミュレータ側から与えるも
のである。これらに基いて、出力信号ｉｓ０〜ｉｓ２が
生成され、図３各端子ｉｓ０〜ｉｓ２に供給される。

【００１３】従って、ＴＭ０，ＴＭ１の論理値を、図４
（Ｂ）に示すようにすれば、それに対応した動作モード
が設定出来る（図４（Ｂ）、図５（Ａ）〜（Ｃ））。

【００１４】ところで、今後はメモリ（メモリブロッ
ク）の増加が求められると推定される図６にその一例を
示す。ここで、パッケージのピンは無限ではなく、寧ろ
小型化の為、一層の削減が求められている。従って、こ
のように複数のメモリを搭載した場合でも、メモリテス
トの為のピン数は出来るだけ抑制するのが望ましい。

【００１５】その対策として、図７、図８に示すような
回路構成が提案されている（図では本発明に関係する部
分のみ示す）。この回路構成は、図３に示した単一のメ
モリ回路を４つ組み合わせたもので、各メモリ０〜３の
トランスファーゲート１２の入力端子を、共通の外部テ
ストデータ入力端子ＴＩＮに接続し、また出力側トラン
スファーゲート１７の出力端子を、共通の外部テストデ
ータ出力端子ＴＯＵＴに接続している。この点が、図３
に示した単一のメモリ回路の場合と異なる。

【００１６】なお、ｉｎ０〜ｉｎ３、及びｏｕｔ０〜ｏ
ｕｔ３はロジック回路４との内部接続端子である。また
メモリに付けている０〜３は、本来は、配置順序を表わ
す符号であって、実施の形態例の構成に対して付する符
号とは意味合いが異なるが、ここでは、この符号０〜３
を実施の形態例の構成に付する符号としても使用する。

【００１７】これら複数のメモリ選択の為に、新たに外
部から信号ＴＳ０，ＴＳ１を供給する。これを基にし
て、図８（Ａ）に示す各論理回路で、信号ｍｅｍ０〜ｍ
ｅｍ３を生成する。

【００１８】これらと図４（Ａ）の信号ｉｓ０〜ｉｓ２
とを基にして、図８（Ｂ），（Ｃ）の論理回路で、信号
ｉｓ１ｍ０〜ｉｓ１ｍ３（図８Ｂ）、及びｉｓ２ｍ０〜
ｉｓ２ｍ３（図８Ｃ）を生成する。この信号を図７の下
方に示される各端子に供給する。

【００１９】これで、図８（Ｄ）の真理値表による各メ
モリの選択が出来、また図４（Ｂ）の真理値表による動
作モードの選択が出来る。

【００２０】このような端子の共通化で、省スペース
と、パッケージピン数の抑制とが図られる。

【００２１】

【発明が解決しようとする課題】しかしながら、搭載さ
れるメモリの数が多くなると、メモリのテストに於ける
注目メモリ（テスト対象メモリ）の選択の為のパッケー
ジピン数が、次第に増加することになり、更に、デコー
ド回路からの選択信号線は、その本数が外部ピン数に左
右されるから、これがＩＣの面積を占有することが予想
される。

【００２２】即ち、図６〜図８に示した例では、搭載さ
れるメモリの数は４つで、パッケージピンが２つ、選択
信号線は、４（メモリ数）×２（正負）×２（入出力）
＋１（その他）の２０本であったが、これからメモリ数
が２桁、３桁になって行ったとすると、これらメモリテ
ストの為の信号線の数が大幅に増加し、重大な問題にな
る。

【００２３】また図６〜図８に示した回路では、複数の
メモリを切替接続するメモリテストモードに於て、選択
されないメモリの入力側は、トランスファーゲート１１
が切れていて、しかも１２も切れている為、フローティ
ング状態になってしまう。

【００２４】これに対処するには、選択されていないメ
モリのトランスファーゲート１２を切らないようにする
ことが考えられる。こうしても、全てのメモリに同一の
入力が与えられるだけであるから、動作的には問題はな
い筈である。

【００２５】しかし、このようにしたのでは、注目した
メモリだけの動作を、他の回路の影響を受けずにテスト
することが出来なくなり、都合が悪い。

【００２６】本発明の第１の目的は、上記課題を解決
し、搭載されるメモリの数が増加しても、それらのテス
トの為の外部端子数が増加することのないメモリ混載ロ
ジック半導体装置を提供することにある。

【００２７】また、本発明の第２の目的は、上記課題を
解決し、注目メモリ以外のメモリの入力がフローティン
グ状態に陥ることがなく、注目したメモリだけの動作
を、他の回路の影響を受けずにテストすることが出来る
メモリ混載ロジック半導体装置を提供することにある。

【００２８】

【課題を解決するための手段】上記目的達成のため本発
明では、複数のメモリが搭載されたメモリ混載ロジック
半導体装置に於て、前記各メモリの接続先を切り替える
複数のセレクタと、外部からの駆動信号に応動して前記
各セレクタを制御し、前記各メモリに共通のテストデー
タ入力端子及びテストデータ出力端子に、前記各メモリ
を順に接続する接続制御手段とを備える（請求項１）。

【００２９】また、複数のメモリが搭載されたメモリ混
載ロジック半導体装置に於て、前記各メモリの接続先を
切り替える複数のセレクタと、前記各メモリの入力端子
と所定電位部分との間を断続する断続手段と、該各断続
手段を制御し、前記各メモリに共通のテストデータ入力
端子に、前記各メモリの何れかが接続されているとき、
残りのメモリの入力端子が前記所定電位部分に接続され
るように前記断続手段を制御する電位制御手段とを備え
る（請求項２）。

【００３０】各メモリには、テストモード時に、その接
続先を切り替えるセレクタが配置されている。例えば製
造工程でメモリテストをしたい場合、接続制御手段に対
して、外部から例えば１個づつ駆動信号を供給する。

【００３１】接続制御手段は、この駆動信号に応動し
て、前記各セレクタを制御し、これら各メモリ共通のテ
ストデータ入力端子及び共通のテストデータ出力端子
に、これら各メモリとを順々に、例えば第１のメモリ、
第２のメモリ、第３のメモリ…というように、順々に接
続する（請求項１）。

【００３２】これで各メモリ毎の外部接続端子を設けず
とも、例えば最初のメモリのセレクタを作動させる信号
と、接続制御手段を駆動する信号とを供給する為の外部
端子を設けるだけで、多数のメモリを混載したロジック
半導体装置でも容易にメモリテストが出来るようにな
る。

【００３３】また、搭載された複数のメモリは、夫々の
セレクタで接続先が切り替えられ、これら各メモリの入
力端子には、所定電位部分、例えば電源側或いは共通電
位側とこれら入力端子とを断続する断続手段が接続され
ている。

【００３４】電位制御手段は、これら各断続手段を制御
する。そして何れかのメモリが共通のテストデータ入力
端子に接続されているとき、残りのメモリの入力端子に
前記所定電位を供給する（請求項２）。

【００３５】これで注目されているもの以外のメモリ
は、その入力がプルアップ又はプルダウンされ、入力フ
ローティング状態に起因して発生する雑音その他、テス
ト対象外のメモリからの妨害を一切排除することが出来
る。

【００３６】

【発明の実施の形態】以下、本発明の詳細を図示実施の
形態例のメモリ混載ロジックＩＣ１００に基いて説明す
る。この実施の形態例の全体構成は図６に示したものと
同じであり、ロジック４に、４つのメモリブロック０〜
３が接続されている。

【００３７】メモリ部分と接続切替に関する部分は図１
に示すとおりであり、図から理解し得るように、図７に
示した回路に、本発明に係る部分を付加したものであ
る。図７に示したものと同じ構成には同じ符号を付し、
説明を略す。なお供給される信号も今まで説明したのと
同じものである。

【００３８】図１で新たに付加されたのは、エッジトリ
ガ型Ｄフリップフロップ２１、アンド回路２２、スイッ
チ回路２３、及びオア回路２４夫々４個づつである。こ
れらが請求項にいう接続制御手段にあたる。またトラン
スファーゲート１２，１５が請求項にいうセレクタにあ
たる。

【００３９】なおここでは、上記各構成を個々に区別し
たいとき、添字ａ〜ｄを付し、特に区別を要しないとき
は、添字を省略する（図７その他で既に説明した構成に
ついても同じ）。

【００４０】また信号に関しては、セット信号ＳＳ、送
り信号ＴＣＫ信号がこの実施の形態で新たに使用され
る。これも外部のシミュレータ等から供給されるもの
で、その波形は、図２に示すようなものである。

【００４１】なお信号ｉｓ０〜ｉｓ２は、図４（Ａ）に
示した論理回路で生成される。端子の接続関係は図７或
いは図３に示したのと同じである。外部からの信号ＴＭ
０，ＴＭ１による動作モードも、図４（Ｂ）に示したと
おりであり、それの具体的状態も図５（Ａ）〜（Ｃ）に
示すとおりである。

【００４２】但し本実施の形態例では、メモリテストモ
ードに於て（図５（Ｂ））、そのとき選択されていない
メモリは（０〜３の内の３つ）、入力端子１３（図５
（Ｂ）の）がプルアップされる。

【００４３】各Ｄフリップフロップ２１のクロック端子
には、送り信号ＴＣＫが供給される。Ｄフリップフロッ
プ２１ａのデータ入力端子Ｄには、同じくセット信号Ｓ
Ｓが供給される。

【００４４】Ｄフリップフロップ２１ａのＱ出力は、ア
ンド回路２２ａとＤフリップフロップ２１ｂに供給され
る。以下同様に各Ｄフリップフロップ２１ｂ〜２１ｄの
Ｑ出力が、同じ添字のアンド回路２２ｂ〜２２ｄ、及び
次の段のＤフリップフロップ２１ｃ，２１ｄのデータ入
力端子Ｄに供給される。

【００４５】各アンド回路２２ａ〜２２ｄには、信号ｉ
ｓ１も供給されており、各アンド回路２２ａ〜２２ｄの
論理積出力は、同じ添字のオア回路２４ａ〜２４ｄに供
給される。

【００４６】オア回路２４ａ〜２４ｄには、信号ｉｓ２
も供給されており、これらオア回路２４ａ〜２４ｄの出
力は、夫々、各トランスファーゲート１７ａ〜１７ｄに
供給される。

【００４７】なお各トランスファーゲート１７ａ〜１７
ｄは二つのＦＥＴで構成されており、ＰｃｈＦＥＴのゲ
ートには、インバータを介してオア回路２４ａ〜２４ｄ
の出力信号が供給されている。図が見にくくなるのでイ
ンバータには符号を付さない。

【００４８】各アンド回路２２ａ〜２２ｄの論理積出力
は、同じ添字のトランスファーゲート１２ａ〜１２ｄに
も供給される。この場合、ＰｃｈＦＥＴのゲートにイン
バータを介してその出力信号が供給されている点は、オ
ア回路２４ａ〜２４ｄの出力の各トランスファーゲート
１７ａ〜１７ｄへ供給する場合と同じである。

【００４９】メモリ０〜３の選択は、シミュレータ等か
ら供給されるセット信号ＳＳと、送り信号ＴＣＫに従っ
て、図２に示すように行なわれる。

【００５０】なお、本発明はメモリテストに関するもの
である。従ってここでは、メモリ混載ロジックＩＣ１０
０がメモリテストモードにされている状態に於て（図５
（Ｂ）の接続状態）、メモリ０〜３をがどのように切り
替え選択されるかを説明をする。

【００５１】先ず、このモードでは、ロジック回路４と
メモリ０〜３とを接続する各トランスファーゲート１１
は遮断状態にあり、トランスファーゲート１５は導通状
態にある。

【００５２】また各トランスファーゲート１２も遮断状
態にある。更に、メモリテストモードではｉｓ２は
「Ｌ」（図４（Ｂ））、従って、オア回路２４の出力は
全て「Ｌ」、この為、全てのトランスファーゲート１７
は遮断状態にある。

【００５３】即ち、各メモリ０〜３は入力側、出力側と
も、テスト信号の入力端子ＴＩＮ、ＴＯＵＴからは切り
離されている。

【００５４】一方、信号ｉｓ０＝「Ｌ」なので、各スイ
ッチ回路２３の電源Ｖｄｄ側ＦＥＴは導通状態にある。
更に、セット信号ＳＳが「Ｌ」のときは、送り信号ＴＣ
Ｋが何回供給されても、１段目のＤフリップフロップ２
１ａがセットされない。

【００５５】従って、各Ｄフリップフロップ２１の出力
Ｑは「Ｌ」、ｉｓ１のレベル如何に拘らず、アンド回路
２２の出力は「Ｌ」、各スイッチ回路２３の各メモリ入
力側も導通し、各メモリ０〜３の入力側は、電源電圧Ｖ
ｄｄにプルアップされる。

【００５６】セット信号ＳＳを「Ｈ」レベルにしておい
て、送り信号ＴＣＫを１個供給すると（ＴＣＫ１）、そ
の立上がりで、初段のＤフリップフロップ２１ａの出力
Ｑが「Ｈ」レベルになる。

【００５７】この後は、セット信号ＳＳを「Ｌ」レベル
に戻し、送り信号ＴＣＫのみを１個づつ供給する。これ
に応動し、夫々の送り信号ＴＣＫの立上がりに同期して
Ｄフリップフロップ２１ｂ→２１ｃ→２１ｄと、順にそ
の出力Ｑが「Ｈ」になる。

【００５８】例えばＤフリップフロップ２１ａの場合、
出力Ｑが「Ｈ」になると、ｉｓ１はこのとき「Ｈ」であ
るから（図４（Ｂ））、アンド回路２２ａの出力は
「Ｈ」、これにより、トランスファーゲート１２ａは導
通する。

【００５９】また、ｉｓ２は「Ｌ」であるが、アンド回
路２２ａの出力が「Ｈ」になったことで、オア回路２４
ａの出力が「Ｈ」、それ故、トランスファーゲート１７
ａは導通する。

【００６０】即ち、メモリ０の入力側、出力側がテスト
信号入力端子ＴＩＮ、テスト信号出力端子ＴＯＵＴに夫
々接続される。

【００６１】このとき、アンド回路２２ａの「Ｈ」出力
が、スイッチ回路２３ａのメモリ入力側のＦＥＴに供給
される。従ってこのＦＥＴは遮断状態になり、メモリ０
の入力端子へのＶｄｄ供給（プルアップ）は停止され
る。

【００６２】この動作は、他のＤフリップフロップの出
力Ｑが「Ｈ」になったときも同様である。そのときだ
け、そのメモリの入力、出力がＴＩＮ又はＴＯＵＴに接
続され、且つプルアップが解除される。

【００６３】即ち、送り信号ＴＣＫが１個送られるのに
合わせて、各メモリ０〜メモリ３が順に選択され、その
入力、出力がＴＩＮ又はＴＯＵＴに接続され、且つその
メモリの入力だけがプルアップから解除される。

【００６４】なお、図２では送り信号ＴＣＫを一定の間
隔で供給し、順にメモリ０〜３を選択して行く形にして
いる。これはシミュレータ等による自動的なテストを想
定したからで、送り信号ＴＣＫ自体は、当該メモリのテ
ストが終ったあと供給すれば足り、一定の間隔で供給し
なければならない性質のものではない。

【００６５】また実施の形態例１００では、メモリを４
個（メモリ０〜メモリ３）搭載した。メモリ数がこれに
限定されないことは言うまでもなく、寧ろ数が多くなる
ほど本発明の効果が発揮されるものである。

【００６６】また実施の形態例では、外部から設定信号
ＴＳを供給した。しかし、チップ面積の点で問題が無け
れば、パワーオンリセットで、初段のＤフリップフロッ
プ２１ａのＤ端子に「Ｈ」レベルを供給する回路を付加
し、４つのＤフリップフロップ２１ａ〜ｄと合わせてリ
ングカウンタ形式とすることで、外部からの設定信号を
省略出来るようにしても良い。

【００６７】

【発明の効果】以上説明したように、本発明では、各メ
モリの接続先を切り替える複数のセレクタを備え、接続
制御手段が外部からの駆動信号に応動してこれら各セレ
クタを制御し、各メモリに共通のテストデータ入力端子
及びテストデータ出力端子にこれらメモリを順に接続す
るようにした（請求項１）。

【００６８】従って、これまでは、搭載されるメモリの
数が多くなるに従い、テスト対象メモリ選択の為のパッ
ケージピン数が、次第に増加することとなり、さらに、
デコード回路からの選択信号線が、面積を占有すること
が予想されたが、この発明により、メモリを選択する際
のパッケージピン数が、メモリ数によらず不変になり、
さらに、そのピン数に本数が左右されるデコード回路か
らの選択信号線も、不変になる。従って、選択信号線が
面積を占有することは無くなった。

【００６９】即ち、メモリの数が幾つになろうとも、テ
スト回路に必要なのは、メモリとその対のレジスタを含
むゲート回路だけとなった。

【００７０】また本発明では、上記と同じようにして、
各メモリに共通のテストデータ入力端子及びテストデー
タ出力端子にこれらメモリを順に接続するに当たり、当
該接続されていないメモリについて、その入力がプルア
ップまたはプルダウンされているようにした（請求項
２）。

【００７１】従って、これまでは、メモリテストモード
に於て、選択されないメモリの入力がフローティングに
なってしまい、それが予測不能な雑音の発生源等になっ
て、選択されているメモリのテスト結果に影響を与える
虞れがあったが、この発明により、選択されていないメ
モリはその入力が固定されることとなり、メモリテスト
の結果についての信頼性が更に向上することになった。

【図面の簡単な説明】

【図１】本発明の実施の形態例のメモリ混載ロジックＩ
Ｃ１００の要部を示す回路図。

【図２】セット信号ＳＳ、送り信号ＴＣＫと、各メモリ
の接続状況を示すタイミングチャート。

【図３】従来のメモリテストの為の接続例を示す回路
図。

【図４】図３の回路を制御する為の信号生成用ロジック
回路（Ａ）及び真理値（Ｂ）を示す回路図及び表。

【図５】図３の回路の各モードでの接続状態を示す回路
図。

【図６】複数のメモリとロジック回路とを混載したメモ
リ混載ロジックＩＣの例を示すブロック図。

【図７】複数のメモリとロジック回路とを混載した場合
のメモリ選択手法の例を示す回路図。

【図８】図７の回路を制御する為の信号生成用ロジック
回路の例（Ａ〜Ｃ）及び真理値（Ｄ）を示す回路図及び
表。

【符号の説明】

ｉｎロジック回路４との内部接続端子、ｉｓ０〜ｉｓ
３駆動信号、ｏｕｔロジック回路４との内部接続端
子、ＳＳセット信号、ＴＣＫ送り信号、ＴＩＮ共
通外部テストデータ入力端子、ＴＯＵＴ共通外部テス
トデータ出力端子、ＴＭ０，ＴＭ１テストモード設定
信号、ＴＳ０，ＴＳ１メモリ選択用信号、丸印端子
内部接続、四角印端子外部接続（パッケージ端子）、
０〜３メモリ、４ロジック、１１，１２トランス
ファーゲート、１３メモリ入力端子、１４メモリ、
１６メモリ出力端子、１５，１７トランスファーゲ
ート２１エッジトリガ型Ｄフリップフロップ、２２アン
ド回路、２３スイッチ回路、２４オア回路、１００
メモリ混載ロジックＩＣ

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【手続補正書】

【提出日】平成８年１２月９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００４１

【補正方法】変更

【補正内容】

【００４１】尚、信号ｉｓ０〜ｉｓ２は、図４に示した
論理回路で生成される。端子の接続関係は図７或いは図
３に示したのと同じである。外部からの信号ＴＭ０，Ｔ
Ｍ１による動作モード、即ちノーマルモード、メモリテ
ストモード、周辺テストモードの具体的状態を図５
（Ａ）〜（Ｃ）に示す。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００４２

【補正方法】変更

【補正内容】

【００４２】図５（Ａ）に示すノーマルモードでは、ロ
ジックからの入力信号ｉｎがメモリ１４に入力され、メ
モリ１４からの信号ｏｕｔがロジックへ読み出される状
態になる。そして、このような状態は外部からの信号Ｔ
Ｍ１、ＴＭ０を共に「０」にすることにより実現するこ
とができる。なぜならば、ＴＭ１、ＴＭ０が共に「０」
の場合、信号ｉｓ０〜２が総て「０」になり、延いては
トランスファーゲート１２、１７が遮断状態に、トラン
スファーゲート１１、１５が導通状態になるからであ
る。図５（Ｂ）に示すメモリテストモードでは、外部テ
ストデータ入力端子ＴＩＮからの信号がメモリ１４に入
力され、メモリ１４からの信号が外部テストデータ出力
端子ＴＯＵＴへ読み出される状態になる。そして、この
ような状態は外部からの信号ＴＭＩを「Ｏ」に、ＴＭＯ
を「１」にすることにより実現することができる。なぜ
ならば、この場合、信号ｉｓ２が「０」、ｉｓ１、ｉｓ
０が共に「１」になり、延いてはトランスファーゲート
１１、１５が遮断状態に、トランスファーゲート１２、
１７が導通状態になるからである。但し本実施の形態例
では、メモリテストモードに於て、そのとき選択されて
いないメモリ（０〜３の内の３つ）は、入力端子１３
（図５（Ｂ）の）がプルアップされる。図５（Ｃ）に示
す周辺テストモードでは、ロジックからの信号ｉｎが外
部テストデータ入力端子ＴＩＮへ伝送され、外部テスト
データ出力端子ＴＯＵＴからの信号がメモリ１４からの
出力信号に代わり出力信号ｏｕｔとしてロジックへ伝送
される状態になる。そして、このような状態は外部から
の信号ＴＭ１を「１」に、ＴＭ０を「０」にすることに
より実現することができる。なぜならば、この場合、信
号ｉｓ２、ｉｓ１が「１」になり、信号ｉｓ０が「０」
になり、延いてはトランスファーゲート１１、１２、１
５、１７が共に導通状態になるからである。尚、図５に
は図示しなかったが、外部からの信号ＴＭ１、ＴＭ０を
共に「１」にした場合、トランスファーゲート１１、１
２、１５、１７が共に遮断状態になり、信号の入出力、
伝送が禁止された状態、謂わば禁止モードになる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】また各トランスファーゲート１２も遮断状
態にある。更に、メモリテストモードではｉｓ２は
「Ｌ」、従って、オア回路２４の出力は全て「Ｌ」、こ
の為、全てのトランスファーゲート１７は遮断状態にあ
る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００５８

【補正方法】変更

【補正内容】

【００５８】例えばＤフリップフロップ２１ａの場合、
出力Ｑが「Ｈ」になると、ｉｓ１はこのとき「Ｈ」であ
るから、アンド回路２２ａの出力は「Ｈ」、これによ
り、トランスファーゲート１２ａは導通する。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】図３の回路を制御する為の信号生成用ロジック
回路を示す回路図。

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/822

Claims

【特許請求の範囲】

【請求項１】複数のメモリが搭載されたメモリ混載ロ
ジック半導体装置に於て、前記各メモリの接続先を切り
替える複数のセレクタと、外部からの駆動信号に応動し
て前記各セレクタを制御し、前記各メモリに共通のテス
トデータ入力端子及びテストデータ出力端子に、前記各
メモリを順に接続する接続制御手段と、を備えたことを
特徴とするメモリ混載ロジック半導体装置。
【請求項２】複数のメモリが搭載されたメモリ混載ロ
ジック半導体装置に於て、前記各メモリの接続先を切り
替える複数のセレクタと、前記各メモリの入力端子と所
定電位部分との間を断続する断続手段と、該各断続手段
を制御し、前記各メモリに共通のテストデータ入力端子
に、前記各メモリの何れかが接続されているとき、残り
のメモリの入力端子が前記所定電位部分に接続されるよ
うに前記断続手段を制御する電位制御手段と、を備えた
ことを特徴とするメモリ混載ロジック半導体装置。