JPH10144809A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH10144809A JPH10144809A JP29905396A JP29905396A JPH10144809A JP H10144809 A JPH10144809 A JP H10144809A JP 29905396 A JP29905396 A JP 29905396A JP 29905396 A JP29905396 A JP 29905396A JP H10144809 A JPH10144809 A JP H10144809A
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Abstract
(57)【要約】
【課題】 半導体記憶装置において、電界緩和層の周辺
やソース、ドレインの下層部に形成される高濃度の導電
型領域による影響を無くし、スイッチング速度の低下を
抑制しつつ、書き込み速度の向上を図る。 【解決手段】 Ｐ型半導体基板１に形成されたソース６
ａ、ドレイン６ｂと、２層ゲートとなるフローティング
ゲート３、コントロールゲート５と、電界緩和層７と電
界緩和層７のチャネル側領域及び電界緩和層７の底面に
接する領域に形成されるＰ型領域８を備えた半導体記憶
装置において、前記Ｐ型領域８のうち、電界緩和層７の
底面に接するＰ型領域８ｂを、電界緩和層７のチャネル
領域側に形成されたＰ型領域８ａよりも不純物濃度が低
くなるようにする。
やソース、ドレインの下層部に形成される高濃度の導電
型領域による影響を無くし、スイッチング速度の低下を
抑制しつつ、書き込み速度の向上を図る。 【解決手段】 Ｐ型半導体基板１に形成されたソース６
ａ、ドレイン６ｂと、２層ゲートとなるフローティング
ゲート３、コントロールゲート５と、電界緩和層７と電
界緩和層７のチャネル側領域及び電界緩和層７の底面に
接する領域に形成されるＰ型領域８を備えた半導体記憶
装置において、前記Ｐ型領域８のうち、電界緩和層７の
底面に接するＰ型領域８ｂを、電界緩和層７のチャネル
領域側に形成されたＰ型領域８ａよりも不純物濃度が低
くなるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、フローティングゲ
ートとコントロールゲートの２層ゲート電極を有するＭ
ＩＳトランジスタ型の不揮発性記憶装置に関し、特にＭ
ＯＳトランジスタ型の不揮発性半導体装置に適用して好
適である。
ートとコントロールゲートの２層ゲート電極を有するＭ
ＩＳトランジスタ型の不揮発性記憶装置に関し、特にＭ
ＯＳトランジスタ型の不揮発性半導体装置に適用して好
適である。
【０００２】
【従来の技術】ＥＰＲＯＭ、フラッシュメモリ等の不揮
発性半導体記憶装置において、Ｐポケットと呼ばれる高
濃度のＰ領域を電界緩和層やソース、ドレインの周辺に
形成して、書き込み時におけるホットキャリアの発生効
率を向上させることにより書き込み速度の向上を図って
いる。
発性半導体記憶装置において、Ｐポケットと呼ばれる高
濃度のＰ領域を電界緩和層やソース、ドレインの周辺に
形成して、書き込み時におけるホットキャリアの発生効
率を向上させることにより書き込み速度の向上を図って
いる。
【０００３】従来における不揮発性半導体記憶装置は、
図１２（ａ）〜（ｄ）に示す工程により製造される。具
体的には、基板上に形成されたＰウェル領域１に、第１
のゲート絶縁膜２を介してフローティングゲート３を形
成し、さらに第２のゲート絶縁膜４を介してコントロー
ルゲート５を形成する。この後、酸化膜６を適当な厚さ
で形成し、Ｎ型不純物をイオン注入して、図１２（ｂ）
に示すように、ソース６ａ、ドレイン６ｂを形成し、さ
らに、Ｎ型不純物を斜めイオン注入して、図１２（ｃ）
に示すように電界緩和層７を形成する。
図１２（ａ）〜（ｄ）に示す工程により製造される。具
体的には、基板上に形成されたＰウェル領域１に、第１
のゲート絶縁膜２を介してフローティングゲート３を形
成し、さらに第２のゲート絶縁膜４を介してコントロー
ルゲート５を形成する。この後、酸化膜６を適当な厚さ
で形成し、Ｎ型不純物をイオン注入して、図１２（ｂ）
に示すように、ソース６ａ、ドレイン６ｂを形成し、さ
らに、Ｎ型不純物を斜めイオン注入して、図１２（ｃ）
に示すように電界緩和層７を形成する。
【０００４】次に、ボロンを斜めイオン注入して、図１
２（ｄ）に示すように、Ｐポケットと呼ばれる高濃度の
Ｐ型領域８ａ、８ｂを電界緩和層７の周辺やソース６
ａ、ドレイン６ｂの下層部に形成する。
２（ｄ）に示すように、Ｐポケットと呼ばれる高濃度の
Ｐ型領域８ａ、８ｂを電界緩和層７の周辺やソース６
ａ、ドレイン６ｂの下層部に形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ように不揮発性半導体記憶装置を製造した場合において
は、電界緩和層７の下層部やドレイン６ｂの下層部にも
高濃度のＰ型領域８ｂが形成される。これにより、電界
緩和層７及びドレイン６ｂのＮ型領域と高濃度のＰ型領
域８ｂとの間に形成される空乏層幅が狭くなり、その結
果、拡散容量が増加してしまう。この容量の増加は、電
荷を充放電するのに必要とする時間を長くし、メモリの
スイッチング速度を低下させる。
ように不揮発性半導体記憶装置を製造した場合において
は、電界緩和層７の下層部やドレイン６ｂの下層部にも
高濃度のＰ型領域８ｂが形成される。これにより、電界
緩和層７及びドレイン６ｂのＮ型領域と高濃度のＰ型領
域８ｂとの間に形成される空乏層幅が狭くなり、その結
果、拡散容量が増加してしまう。この容量の増加は、電
荷を充放電するのに必要とする時間を長くし、メモリの
スイッチング速度を低下させる。
【０００６】本発明は上記点に鑑みてなされたもので、
電界緩和層の周辺やソース、ドレイン層の下層部に形成
される高濃度の導電型領域による影響を無くし、スイッ
チング速度の低下を抑制しつつ、書き込み速度の向上を
図ることを目的とする。
電界緩和層の周辺やソース、ドレイン層の下層部に形成
される高濃度の導電型領域による影響を無くし、スイッ
チング速度の低下を抑制しつつ、書き込み速度の向上を
図ることを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するため、以下の技術的手段を採用する。請求項１に記
載の発明においては、半導体基板（１）に形成された第
２導電型のソース（６ａ）、ドレイン（６ｂ）と、２層
ゲート電極（３、５）と、電界緩和層（７）と、電界緩
和層（７）のチャネル領域側に形成された第１導電型領
域（８ａ）を有し、電界緩和層（７）の底面に接する第
１導電型領域（８ｂ）は、電界緩和層（７）のチャネル
領域側に形成された第１導電型領域（８ａ）よりも正味
の不純物濃度が低く形成されていることを特徴とする。
するため、以下の技術的手段を採用する。請求項１に記
載の発明においては、半導体基板（１）に形成された第
２導電型のソース（６ａ）、ドレイン（６ｂ）と、２層
ゲート電極（３、５）と、電界緩和層（７）と、電界緩
和層（７）のチャネル領域側に形成された第１導電型領
域（８ａ）を有し、電界緩和層（７）の底面に接する第
１導電型領域（８ｂ）は、電界緩和層（７）のチャネル
領域側に形成された第１導電型領域（８ａ）よりも正味
の不純物濃度が低く形成されていることを特徴とする。
【０００８】このように、電界緩和層（７）の底面に接
する第１導電型領域（８ｂ）の正味の不純物濃度を、電
界緩和層（７）のチャネル領域側における第１導電型領
域（８ａ）の正味の不純物濃度よりも低くすることによ
り、電界緩和層（７）及びドレイン（６ｂ）と電界緩和
層（７）の底面に接する第１導電型領域（８ｂ）との間
に形成される空乏層幅を所定の幅に保持することがで
き、拡散容量の増加を防ぐことができる。
する第１導電型領域（８ｂ）の正味の不純物濃度を、電
界緩和層（７）のチャネル領域側における第１導電型領
域（８ａ）の正味の不純物濃度よりも低くすることによ
り、電界緩和層（７）及びドレイン（６ｂ）と電界緩和
層（７）の底面に接する第１導電型領域（８ｂ）との間
に形成される空乏層幅を所定の幅に保持することがで
き、拡散容量の増加を防ぐことができる。
【０００９】これにより、半導体記憶装置におけるスイ
ッチング速度の低下を抑制しつつ、書き込み速度の向上
を図ることができる。請求項３に記載の発明において
は、半導体基板（１）上に２層ゲート電極（３、５）を
形成し、さらに、ソース（６ａ）、ドレイン（６ｂ）を
形成する。そして、第１の角度（θ1 ）をもって斜めイ
オン注入を行い、電界緩和層（７）を形成する。さら
に、第１の角度（θ1 ）よりも大きな第２の角度
（θ2 ）をもって斜めイオン注入を行い、電界緩和層
（７）のチャネル領域側及び電界緩和層（７）の底面に
接する領域に第１導電型領域（８ａ、８ｂ）を形成する
ことを特徴とする。
ッチング速度の低下を抑制しつつ、書き込み速度の向上
を図ることができる。請求項３に記載の発明において
は、半導体基板（１）上に２層ゲート電極（３、５）を
形成し、さらに、ソース（６ａ）、ドレイン（６ｂ）を
形成する。そして、第１の角度（θ1 ）をもって斜めイ
オン注入を行い、電界緩和層（７）を形成する。さら
に、第１の角度（θ1 ）よりも大きな第２の角度
（θ2 ）をもって斜めイオン注入を行い、電界緩和層
（７）のチャネル領域側及び電界緩和層（７）の底面に
接する領域に第１導電型領域（８ａ、８ｂ）を形成する
ことを特徴とする。
【００１０】このように、第１の角度（θ1 ）よりも大
きな第２の角度（θ2 ）により、斜めイオン注入を行う
と、電界緩和層（７）のチャネル領域側に、イオンが多
量に注入され、逆に、電界緩和層（７）の底面に接する
領域には、イオンが少量しか注入されない。これによ
り、電界緩和層（７）の底面に接する領域における導電
領域（８ｂ）を、電界緩和層（７）の側面側における導
電領域（８ａ）よりも正味の不純物濃度が薄くなるよう
にすることができ、請求項１又は２に示す様な半導体記
憶装置を製造することができる。
きな第２の角度（θ2 ）により、斜めイオン注入を行う
と、電界緩和層（７）のチャネル領域側に、イオンが多
量に注入され、逆に、電界緩和層（７）の底面に接する
領域には、イオンが少量しか注入されない。これによ
り、電界緩和層（７）の底面に接する領域における導電
領域（８ｂ）を、電界緩和層（７）の側面側における導
電領域（８ａ）よりも正味の不純物濃度が薄くなるよう
にすることができ、請求項１又は２に示す様な半導体記
憶装置を製造することができる。
【００１１】また、請求項４に記載の発明においては、
第２の角度（θ2 ）よりも小さな第３の角度（θ3 ）を
もって斜めイオン注入を行い、電界緩和層（７）の底面
に接する領域に形成された第１導電型領域（８ｂ）の正
味の不純物濃度を低くすることを特徴とする。このよう
に、第２の角度（θ2 ）よりも小さな第３の角度
（θ3 ）をもって斜めイオン注入を行うことにより、電
界緩和層（７）の底面に接する領域に形成された第１導
電領域（８ｂ）の不純物を打ち消し、正味の不純物濃度
を低くすることができる。
第２の角度（θ2 ）よりも小さな第３の角度（θ3 ）を
もって斜めイオン注入を行い、電界緩和層（７）の底面
に接する領域に形成された第１導電型領域（８ｂ）の正
味の不純物濃度を低くすることを特徴とする。このよう
に、第２の角度（θ2 ）よりも小さな第３の角度
（θ3 ）をもって斜めイオン注入を行うことにより、電
界緩和層（７）の底面に接する領域に形成された第１導
電領域（８ｂ）の不純物を打ち消し、正味の不純物濃度
を低くすることができる。
【００１２】これにより、より完全に電界緩和層（７）
の底面に接する第１導電型領域（８ｂ）の正味の不純物
濃度を低くすることができる。請求項５に記載の発明に
おいては、ドレイン（６ｂ）のチャネル領域側に、イオ
ン注入により電界緩和層（７）を形成する。さらに、前
記イオン注入を行う角度と異なる角度でイオン注入を行
い、電界緩和層（７）のチャネル領域側に、電界緩和層
（７）の底面に接する部分よりも正味の不純物濃度が高
い第１導電型領域（８ａ）を形成するすることを特徴と
する。
の底面に接する第１導電型領域（８ｂ）の正味の不純物
濃度を低くすることができる。請求項５に記載の発明に
おいては、ドレイン（６ｂ）のチャネル領域側に、イオ
ン注入により電界緩和層（７）を形成する。さらに、前
記イオン注入を行う角度と異なる角度でイオン注入を行
い、電界緩和層（７）のチャネル領域側に、電界緩和層
（７）の底面に接する部分よりも正味の不純物濃度が高
い第１導電型領域（８ａ）を形成するすることを特徴と
する。
【００１３】これにより、請求項３と同様の効果が得ら
れる。請求項６に記載の発明においては、電界緩和層
（７）を形成し、電界緩和層（７）の側面側及び底面に
接する領域に第１導電型領域（８ａ、８ｂ）を形成す
る。そして、イオン注入により電界緩和層（７）の底面
に接する領域に形成された第１導電型領域（８ｂ）の正
味の不純物濃度を低くすることを特徴とする。具体的に
は、請求項７に示すように、第１導電型領域（８ａ、８
ｂ）を形成する工程におけるイオン注入は、半導体基板
（１）の垂直方向に対して所定角度（θ2 ）をもって行
い、第１導電型領域（８ｂ）の正味の不純物濃度を低く
する工程におけるイオン注入は、所定角度（θ2 ）より
も小さい角度（θ3 ）で行う。
れる。請求項６に記載の発明においては、電界緩和層
（７）を形成し、電界緩和層（７）の側面側及び底面に
接する領域に第１導電型領域（８ａ、８ｂ）を形成す
る。そして、イオン注入により電界緩和層（７）の底面
に接する領域に形成された第１導電型領域（８ｂ）の正
味の不純物濃度を低くすることを特徴とする。具体的に
は、請求項７に示すように、第１導電型領域（８ａ、８
ｂ）を形成する工程におけるイオン注入は、半導体基板
（１）の垂直方向に対して所定角度（θ2 ）をもって行
い、第１導電型領域（８ｂ）の正味の不純物濃度を低く
する工程におけるイオン注入は、所定角度（θ2 ）より
も小さい角度（θ3 ）で行う。
【００１４】このように、電界緩和層（７）の底面に接
する領域にイオン注入を行い、先に注入された不純物を
打ち消し、正味の不純物濃度を低くすることができる。
これにより、請求項３と同様の効果を得ることができ
る。
する領域にイオン注入を行い、先に注入された不純物を
打ち消し、正味の不純物濃度を低くすることができる。
これにより、請求項３と同様の効果を得ることができ
る。
【００１５】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）図１に、本発明をフラッシュメモリト
ランジスタに適用した第１実施形態を示す。また、図２
は図１におけるフラッシュメモリトランジスタの製造手
順を示す工程図である。これら図２に基づき、本実施形
態におけるフラッシュメモリトランジスタの製造方法を
説明する。
について説明する。 （第１実施形態）図１に、本発明をフラッシュメモリト
ランジスタに適用した第１実施形態を示す。また、図２
は図１におけるフラッシュメモリトランジスタの製造手
順を示す工程図である。これら図２に基づき、本実施形
態におけるフラッシュメモリトランジスタの製造方法を
説明する。
【００１６】まず、図２（ａ）に示すように、Ｐ型半導
体基板１に、第１のゲート絶縁膜２を介してフローティ
ングゲート３を形成し、さらに第２のゲート絶縁膜４を
介してコントロールゲート５を形成する。そして、これ
らの上面に適当な厚さの酸化膜６を形成する。次に、図
２（ｂ）に示すように、これらをマスクにして、上方か
ら比較的高濃度の砒素イオン（Ｎ型不純物）をイオン注
入してソース６ａとドレイン６ｂを形成する。そして、
図２（ｃ）に示すように、さらに比較的低濃度のリンイ
オン（Ｎ型不純物）を所定の角度θ1 ＝４５度をもって
斜めイオン注入し、電界緩和層７を形成する。本実施形
態においては、所定角度θ1 ＝４５度にしているが、所
定角度θ1 は、約０度〜７０度程度の範囲に設定するこ
とができる。
体基板１に、第１のゲート絶縁膜２を介してフローティ
ングゲート３を形成し、さらに第２のゲート絶縁膜４を
介してコントロールゲート５を形成する。そして、これ
らの上面に適当な厚さの酸化膜６を形成する。次に、図
２（ｂ）に示すように、これらをマスクにして、上方か
ら比較的高濃度の砒素イオン（Ｎ型不純物）をイオン注
入してソース６ａとドレイン６ｂを形成する。そして、
図２（ｃ）に示すように、さらに比較的低濃度のリンイ
オン（Ｎ型不純物）を所定の角度θ1 ＝４５度をもって
斜めイオン注入し、電界緩和層７を形成する。本実施形
態においては、所定角度θ1 ＝４５度にしているが、所
定角度θ1 は、約０度〜７０度程度の範囲に設定するこ
とができる。
【００１７】さらに、図２（ｄ）に示すように、ボロン
イオン（Ｐ型不純物）を加速電圧７０ｋｅＶ、ドーズ量
１．１×１０14／ｃｍ-3でかつ前記角度θ1 よりも大き
な所定の角度θ2 ＝６０度をもって斜めイオン注入し、
Ｐポケットと呼ばれる基板濃度よりも不純物濃度が高い
Ｐ型領域８を電界緩和層７の周囲に形成する。本実施形
態においては、所定角度θ2 ＝６０度にしているが、所
定角度θ2 は、先に設定されたθ1 よりも約１０度程度
以上大きい角度として、約１０度〜８０度程度の範囲に
設定することができる。
イオン（Ｐ型不純物）を加速電圧７０ｋｅＶ、ドーズ量
１．１×１０14／ｃｍ-3でかつ前記角度θ1 よりも大き
な所定の角度θ2 ＝６０度をもって斜めイオン注入し、
Ｐポケットと呼ばれる基板濃度よりも不純物濃度が高い
Ｐ型領域８を電界緩和層７の周囲に形成する。本実施形
態においては、所定角度θ2 ＝６０度にしているが、所
定角度θ2 は、先に設定されたθ1 よりも約１０度程度
以上大きい角度として、約１０度〜８０度程度の範囲に
設定することができる。
【００１８】その後、図２（ｅ）に示すように、ドレイ
ン６ｂ側をフォトレジスト９で覆い、ソース６ａ側にリ
ンイオンを注入して高いソース耐圧を確保するためのソ
ース電界緩和層１０を形成する。このとき、Ｎ型のソー
ス電界緩和層１０の不純物濃度をＰ型領域８の不純物濃
度よりも高くすることで、ソース６ａ側のＰ型領域８は
キャンセルされる。
ン６ｂ側をフォトレジスト９で覆い、ソース６ａ側にリ
ンイオンを注入して高いソース耐圧を確保するためのソ
ース電界緩和層１０を形成する。このとき、Ｎ型のソー
ス電界緩和層１０の不純物濃度をＰ型領域８の不純物濃
度よりも高くすることで、ソース６ａ側のＰ型領域８は
キャンセルされる。
【００１９】次に、熱処理を施し注入された各イオンを
拡散（活性化）させる。このとき、電界緩和層７の下層
部にあるＰ型領域（以下、Ｐ型領域下部という）８ｂの
不純物濃度は電界緩和層７のチャネル領域側にあるＰ型
領域（以下、Ｐ型領域側部という）８ａの不純物濃度よ
り低く形成される。その後、図２（ｆ）に示すように、
全面にＢＰＳＧ膜等の層間絶縁膜１１を形成し、ソース
６ａ及びドレイン６ｂに達するように層間絶縁膜１１の
一部を開口し、コンタクト孔を形成する。そして、アル
ミニウム等の金属膜を蒸着法やスパッタ法又は化学気相
成長法等により成膜し、パターニングしてソース配線１
２ａ、ドレイン配線１２ｂを形成し、フラッシュメモリ
トランジスタが完成する。
拡散（活性化）させる。このとき、電界緩和層７の下層
部にあるＰ型領域（以下、Ｐ型領域下部という）８ｂの
不純物濃度は電界緩和層７のチャネル領域側にあるＰ型
領域（以下、Ｐ型領域側部という）８ａの不純物濃度よ
り低く形成される。その後、図２（ｆ）に示すように、
全面にＢＰＳＧ膜等の層間絶縁膜１１を形成し、ソース
６ａ及びドレイン６ｂに達するように層間絶縁膜１１の
一部を開口し、コンタクト孔を形成する。そして、アル
ミニウム等の金属膜を蒸着法やスパッタ法又は化学気相
成長法等により成膜し、パターニングしてソース配線１
２ａ、ドレイン配線１２ｂを形成し、フラッシュメモリ
トランジスタが完成する。
【００２０】ここで、リンイオン注入を角度θ1 ＝４５
度にて行った場合において、ボロンイオン注入を角度θ
2 ＝６０度にしたときに注入されたＰ型不純物の不純物
濃度分布のシミュレーション解析を図３に示し、また、
注入したボロンイオンを熱拡散させた後におけるＰ型不
純物の不純物濃度分布をシミュレーション解析を図４に
示す。
度にて行った場合において、ボロンイオン注入を角度θ
2 ＝６０度にしたときに注入されたＰ型不純物の不純物
濃度分布のシミュレーション解析を図３に示し、また、
注入したボロンイオンを熱拡散させた後におけるＰ型不
純物の不純物濃度分布をシミュレーション解析を図４に
示す。
【００２１】図４に示すように、Ｐ型領域下部８ｂが、
Ｐ型領域側部８ａの濃度より低く形成されている。図３
に示すように、リンイオン及びボロンイオンを注入した
直後において、電界緩和層７のチャネル部側面において
は、電界緩和層７を通り抜けて注入されたボロンイオン
は多量であり、また、電界緩和層７の下層部において
は、電界緩和層７を通り抜けて注入されたボロンは少量
であることがわかる。
Ｐ型領域側部８ａの濃度より低く形成されている。図３
に示すように、リンイオン及びボロンイオンを注入した
直後において、電界緩和層７のチャネル部側面において
は、電界緩和層７を通り抜けて注入されたボロンイオン
は多量であり、また、電界緩和層７の下層部において
は、電界緩和層７を通り抜けて注入されたボロンは少量
であることがわかる。
【００２２】具体的にＰ型領域８を形成するために注入
されたイオンの濃度分布を見てみると、Ｐ型領域側部８
ａでは、１３×１０17／ｃｍ-3の濃度におけるボロンイ
オンが介在しており、Ｐ型領域下部８ｂでは、５×１０
17／ｃｍ-3の濃度におけるボロンが介在している。さら
に、その後の熱処理によるボロンイオンの拡散はリンイ
オン等のＮ型不純物ともお互いに影響を及ぼしながら拡
散されるため、図４に示すように、そのＮ型不純物の高
濃度領域、例えば、電界緩和層７内に存在するボロンイ
オンは電界緩和層７の下層部へ拡散されにくくなるとい
う効果もある。
されたイオンの濃度分布を見てみると、Ｐ型領域側部８
ａでは、１３×１０17／ｃｍ-3の濃度におけるボロンイ
オンが介在しており、Ｐ型領域下部８ｂでは、５×１０
17／ｃｍ-3の濃度におけるボロンが介在している。さら
に、その後の熱処理によるボロンイオンの拡散はリンイ
オン等のＮ型不純物ともお互いに影響を及ぼしながら拡
散されるため、図４に示すように、そのＮ型不純物の高
濃度領域、例えば、電界緩和層７内に存在するボロンイ
オンは電界緩和層７の下層部へ拡散されにくくなるとい
う効果もある。
【００２３】このため、Ｐ型領域下部８ｂは、Ｐ型領域
側部８ａより不純物濃度が低く形成される。また、電界
緩和層７を通り抜けて注入されるボロンイオンの量は、
角度θ1 、角度θ2 の大きさによって変化する。具体的
には、角度θ1 と角度θ2 の関係は、以下のように示さ
れる。図５〜図７に、リンイオン注入角度θ1 ＝４５度
として、ボロンイオン注入の角度θ2 を変化させたとき
における、熱拡散後のイオン濃度分布のシミュレーショ
ン解析を示す。図５は、角度θ2 ＝３０度、図６は、角
度θ2 ＝４５度、図７は、角度θ2 ＝７５度としてボロ
ンイオン注入を行っている。
側部８ａより不純物濃度が低く形成される。また、電界
緩和層７を通り抜けて注入されるボロンイオンの量は、
角度θ1 、角度θ2 の大きさによって変化する。具体的
には、角度θ1 と角度θ2 の関係は、以下のように示さ
れる。図５〜図７に、リンイオン注入角度θ1 ＝４５度
として、ボロンイオン注入の角度θ2 を変化させたとき
における、熱拡散後のイオン濃度分布のシミュレーショ
ン解析を示す。図５は、角度θ2 ＝３０度、図６は、角
度θ2 ＝４５度、図７は、角度θ2 ＝７５度としてボロ
ンイオン注入を行っている。
【００２４】図５のように、角度θ1 ＞角度θ2 の場合
においては、Ｐ型領域下部８ｂとＰ型領域側部８ａのボ
ロンイオンの濃度は均等になっている。また、図６のよ
うに、角度θ1 ＝角度θ2 の場合においては、Ｐ型領域
下部８ｂのボロンイオンがＰ型領域８ａより若干少なく
なっているが、十分に低くなっていない。そして、図７
のように、角度θ1 ＜角度θ2 の場合においては、Ｐ型
領域下部８ｂは、Ｐ型領域８ａのボロンイオンの濃度よ
り十分に低く形成されている。
においては、Ｐ型領域下部８ｂとＰ型領域側部８ａのボ
ロンイオンの濃度は均等になっている。また、図６のよ
うに、角度θ1 ＝角度θ2 の場合においては、Ｐ型領域
下部８ｂのボロンイオンがＰ型領域８ａより若干少なく
なっているが、十分に低くなっていない。そして、図７
のように、角度θ1 ＜角度θ2 の場合においては、Ｐ型
領域下部８ｂは、Ｐ型領域８ａのボロンイオンの濃度よ
り十分に低く形成されている。
【００２５】これに基づき、シミュレーション解析によ
り角度θ1 を０度〜７０度の範囲で変化させた場合にお
いて、Ｐ型領域下部８ｂが、Ｐ型領域８ａよりボロンイ
オンの濃度が低く形成されるようにするためには、角度
θ2 が角度θ1 より大きくなければならない。また、ボ
ロンイオンの注入深さや注入されたイオン量は、加速電
圧やドーズ量に関係する。
り角度θ1 を０度〜７０度の範囲で変化させた場合にお
いて、Ｐ型領域下部８ｂが、Ｐ型領域８ａよりボロンイ
オンの濃度が低く形成されるようにするためには、角度
θ2 が角度θ1 より大きくなければならない。また、ボ
ロンイオンの注入深さや注入されたイオン量は、加速電
圧やドーズ量に関係する。
【００２６】従って、このシミュレーション解析に基づ
き、ボロンイオン注入の入射角度θ 2 、加速電圧、ドー
ズ量を調節することにより、Ｐ型領域下部８ｂの濃度
を、Ｐ型領域側部８ａに比し、十分に薄く形成すること
ができる。このように、フラッシュメモリトランジスタ
において、ドレイン６ｂ側のＰ型領域下部８ｂの濃度が
低く抑えられているため、電界緩和層７等とＰ型領域８
との間の拡散容量の増加が抑制され、しかも、チャネル
領域側には、ホットキャリアの発生率を高めるのに十分
な高い濃度をもつＰ型領域側部８ａが形成されているた
め、フラッシュメモリのスイッチング速度を遅くするこ
となくメモリの書き込み速度を向上できる。 （第２実施形態）図８に、本発明をフラッシュメモリト
ランジスタに適用した第２実施形態を示す。図８に基づ
き、本実施形態におけるフラッシュメモリトランジスタ
の製造方法を説明する。なお、本実施形態において第１
実施形態と同様の部分については省略する。
き、ボロンイオン注入の入射角度θ 2 、加速電圧、ドー
ズ量を調節することにより、Ｐ型領域下部８ｂの濃度
を、Ｐ型領域側部８ａに比し、十分に薄く形成すること
ができる。このように、フラッシュメモリトランジスタ
において、ドレイン６ｂ側のＰ型領域下部８ｂの濃度が
低く抑えられているため、電界緩和層７等とＰ型領域８
との間の拡散容量の増加が抑制され、しかも、チャネル
領域側には、ホットキャリアの発生率を高めるのに十分
な高い濃度をもつＰ型領域側部８ａが形成されているた
め、フラッシュメモリのスイッチング速度を遅くするこ
となくメモリの書き込み速度を向上できる。 （第２実施形態）図８に、本発明をフラッシュメモリト
ランジスタに適用した第２実施形態を示す。図８に基づ
き、本実施形態におけるフラッシュメモリトランジスタ
の製造方法を説明する。なお、本実施形態において第１
実施形態と同様の部分については省略する。
【００２７】まず、図８（ａ）〜（ｄ）に示す第１実施
形態と同様の手順を踏まえて、図８（ｄ）に示すよう
に、Ｐ型半導体基板１における不純物濃度よりも高い濃
度のＰ型領域８を形成する。このとき、第１実施形態と
同様に、Ｐ型領域下部８ｂは、Ｐ型領域側部８ａよりも
ボロンイオンの濃度が低く形成される。この後、図８
（ｅ）に示すように、リン等のＮ型不純物を前記角度θ
2 ＝６０度よりも小さな所定角度θ3 ＝４５度をもって
斜めイオン注入する。本実施形態においては、所定角度
θ3 ＝４５度にしているが、所定角度θ3 は、先に設定
されたθ2 よりも小さい角度として、約０度〜７０度程
度の範囲に設定することができる。
形態と同様の手順を踏まえて、図８（ｄ）に示すよう
に、Ｐ型半導体基板１における不純物濃度よりも高い濃
度のＰ型領域８を形成する。このとき、第１実施形態と
同様に、Ｐ型領域下部８ｂは、Ｐ型領域側部８ａよりも
ボロンイオンの濃度が低く形成される。この後、図８
（ｅ）に示すように、リン等のＮ型不純物を前記角度θ
2 ＝６０度よりも小さな所定角度θ3 ＝４５度をもって
斜めイオン注入する。本実施形態においては、所定角度
θ3 ＝４５度にしているが、所定角度θ3 は、先に設定
されたθ2 よりも小さい角度として、約０度〜７０度程
度の範囲に設定することができる。
【００２８】このように、Ｐ型領域下部８ｂにＮ型不純
物を注入すると、注入されたＰ型不純物とＮ型不純物が
打ち消し合い、Ｐ型領域下部８ｂの正味の不純物濃度
（ネット値）が低くなる。具体的には、図９に示すフラ
ッシュメモリトランジスタのＡ−Ａ線上における不純物
濃度特性を図１０、図１１に示す。図１０は、砒素イオ
ン注入前における不純物濃度特性図であり、図１１は、
砒素イオン注入後における不純物濃度特性図である。こ
れら、図１０、図１１に示されるように、Ｐ型領域下部
８ｂにおける正味の不純物濃度は、リンイオン注入後の
方が低くなっている。
物を注入すると、注入されたＰ型不純物とＮ型不純物が
打ち消し合い、Ｐ型領域下部８ｂの正味の不純物濃度
（ネット値）が低くなる。具体的には、図９に示すフラ
ッシュメモリトランジスタのＡ−Ａ線上における不純物
濃度特性を図１０、図１１に示す。図１０は、砒素イオ
ン注入前における不純物濃度特性図であり、図１１は、
砒素イオン注入後における不純物濃度特性図である。こ
れら、図１０、図１１に示されるように、Ｐ型領域下部
８ｂにおける正味の不純物濃度は、リンイオン注入後の
方が低くなっている。
【００２９】また、このとき、注入されるリンイオンが
Ｐ型領域下部８ｂに、主に到達するように注入時の加速
電圧を設定すれば、Ｐ型領域下部８ｂの正味の不純物濃
度をＰ型半導体基板１と同等にすることができる。つま
り、Ｐ型領域下部８ｂを完全にキャンセルすることがで
きる。そして、第１実施形態と同様に、図８（ｆ）に示
すように、ドレイン６ｂ側をフォトレジスト９で覆い、
ソース６ａ側にリンイオンを注入して高いソース耐圧を
確保するためのソース電界緩和層１０を形成する。そし
て、図８（ｇ）に示すように、ＢＰＳＧ膜等の層間絶縁
膜１１を形成し、この層間絶縁膜１１にコンタクト孔を
空け、ソース電極１２ａ、ドレイン電極１２ｂを形成し
て、フラッシュメモリトランジスタが完成する。
Ｐ型領域下部８ｂに、主に到達するように注入時の加速
電圧を設定すれば、Ｐ型領域下部８ｂの正味の不純物濃
度をＰ型半導体基板１と同等にすることができる。つま
り、Ｐ型領域下部８ｂを完全にキャンセルすることがで
きる。そして、第１実施形態と同様に、図８（ｆ）に示
すように、ドレイン６ｂ側をフォトレジスト９で覆い、
ソース６ａ側にリンイオンを注入して高いソース耐圧を
確保するためのソース電界緩和層１０を形成する。そし
て、図８（ｇ）に示すように、ＢＰＳＧ膜等の層間絶縁
膜１１を形成し、この層間絶縁膜１１にコンタクト孔を
空け、ソース電極１２ａ、ドレイン電極１２ｂを形成し
て、フラッシュメモリトランジスタが完成する。
【００３０】上述したように、Ｎ型不純物を所定角度θ
3 でイオン注入することにより、さらに効果的にＰ型領
域下部８ｂの濃度を低くすることができ、Ｐ型領域側部
８ａの濃度のみを高くしたＰポケット構造を形成するこ
とができる。これにより、より効果的に第１実施形態と
同様の効果が得られる。なお、フラッシュメモリトラン
ジスタは、通常多数のビットを同時に形成するため、各
ビットが近接していてイオン注入の角度θ2 をあまり十
分に取れない場合においては、リンイオン等を注入して
Ｐ型領域下部８ｂにおける正味の不純物濃度を調節する
方法は有効である。
3 でイオン注入することにより、さらに効果的にＰ型領
域下部８ｂの濃度を低くすることができ、Ｐ型領域側部
８ａの濃度のみを高くしたＰポケット構造を形成するこ
とができる。これにより、より効果的に第１実施形態と
同様の効果が得られる。なお、フラッシュメモリトラン
ジスタは、通常多数のビットを同時に形成するため、各
ビットが近接していてイオン注入の角度θ2 をあまり十
分に取れない場合においては、リンイオン等を注入して
Ｐ型領域下部８ｂにおける正味の不純物濃度を調節する
方法は有効である。
【００３１】なお、本実施形態においては、角度θ1 と
角度θ2 の大小関係は、第１、第２実施形態に示すよう
に角度θ1 ＜角度θ2 でなくてもよく、例えば、角度θ
1 ＝角度θ2 であってもよい。具体的には、電界緩和層
７の周囲にＰ型領域８が形成できるように加速電圧、ド
ーズ量を調整して、ボロンイオン注入を行ったのち、そ
れに合わせて角度θ3 を調整すればよいため、角度θ1
＞角度θ2 であってもよい。 （他の実施形態）第１、第２実施形態において、半導体
基板１にＰ型半導体を用いて、ソース６ａ、ドレイン６
ｂ、電界緩和層７をそれぞれＮ型不純物にて形成してい
るが、半導体基板１にＮ型半導体を用いて、ソース６ａ
等をＰ型不純物を用いて形成してもよい。また、必要に
応じてウェル領域を形成し、その領域に上記第１、第２
実施形態に示した半導体記憶装置を形成してもよい。
角度θ2 の大小関係は、第１、第２実施形態に示すよう
に角度θ1 ＜角度θ2 でなくてもよく、例えば、角度θ
1 ＝角度θ2 であってもよい。具体的には、電界緩和層
７の周囲にＰ型領域８が形成できるように加速電圧、ド
ーズ量を調整して、ボロンイオン注入を行ったのち、そ
れに合わせて角度θ3 を調整すればよいため、角度θ1
＞角度θ2 であってもよい。 （他の実施形態）第１、第２実施形態において、半導体
基板１にＰ型半導体を用いて、ソース６ａ、ドレイン６
ｂ、電界緩和層７をそれぞれＮ型不純物にて形成してい
るが、半導体基板１にＮ型半導体を用いて、ソース６ａ
等をＰ型不純物を用いて形成してもよい。また、必要に
応じてウェル領域を形成し、その領域に上記第１、第２
実施形態に示した半導体記憶装置を形成してもよい。
【図１】本発明の一実施形態における半導体装置の断面
図である。
図である。
【図２】第１実施形態におけるフラッシュメモリトラン
ジスタの製造手順を示す工程図である。
ジスタの製造手順を示す工程図である。
【図３】熱処理前における各イオンの分布図である。
【図４】熱処理後における各イオンの分布図である。
【図５】ボロンイオンをθ2 ＝３０度にてイオン注入を
行ったときにおける各イオンの分布図である。
行ったときにおける各イオンの分布図である。
【図６】ボロンイオンをθ2 ＝４５度にてイオン注入を
行ったときにおける各イオンの分布図である。
行ったときにおける各イオンの分布図である。
【図７】ボロンイオンをθ2 ＝７５度にてイオン注入を
行ったときにおける各イオンの分布図である。
行ったときにおける各イオンの分布図である。
【図８】第２実施形態におけるフラッシュメモリトラン
ジスタの製造手順を示す工程図である。
ジスタの製造手順を示す工程図である。
【図９】フラッシュメモリトランジスタの模式図であ
る。
る。
【図１０】リンイオン注入前におけるイオン濃度を示す
説明図である。
説明図である。
【図１１】リンイオン注入後におけるイオン濃度を示す
説明図である。
説明図である。
【図１２】従来におけるフラッシュメモリトランジスタ
の製造手順を示す工程図である。
の製造手順を示す工程図である。
１…Ｐ型半導体基板、２…第１のゲート絶縁膜、３…フ
ローティングゲート、４…第２のゲート絶縁膜、５…コ
ントロールゲート、６ａ…ソース、６ｂ…ドレイン、７
…電界緩和層、８…Ｐ型領域、８ａ…Ｐ型領域側部、８
ｂ…Ｐ型領域下部。
ローティングゲート、４…第２のゲート絶縁膜、５…コ
ントロールゲート、６ａ…ソース、６ｂ…ドレイン、７
…電界緩和層、８…Ｐ型領域、８ａ…Ｐ型領域側部、８
ｂ…Ｐ型領域下部。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 21/336
Claims (7)
- 【請求項１】 第１導電型の半導体基板（１）の表層部
に形成された第２導電型のソース（６ａ）、ドレイン
（６ｂ）と、 前記ソース（６ａ）、ドレイン（６ｂ）間のチャネル領
域の上部にゲート絶縁膜（２、４）を介して形成された
２層ゲート電極（３、５）と、 前記ドレイン（６ｂ）の前記チャネル領域側に形成され
た第２導電型の電界緩和層（７）と、 前記電界緩和層（７）の前記チャネル領域側に形成さ
れ、前記半導体基板（１）よりも不純物濃度の高い第１
導電型領域（８ａ）を有し、 前記電界緩和層（７）の底面に接する第１導電型領域
（８ｂ）は、前記電界緩和層（７）の前記チャネル領域
側に形成された前記第１導電型領域（８ａ）よりも正味
の不純物濃度が低くなっていることを特徴とする半導体
記憶装置。 - 【請求項２】 前記電界緩和層（７）の底面に接する領
域（８ｂ）は、前記半導体基板（１）よりも正味の不純
物濃度が高くなっていることを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項３】 第１導電型の半導体基板（１）上にゲー
ト絶縁膜（２、４）を介して２層ゲート電極（３、５）
を形成し、この２層ゲート電極（３、５）の両側に位置
する前記半導体基板（１）の表層部に第２導電型のソー
ス（６ａ）、ドレイン（６ｂ）を形成する工程と、 前記２層ゲート電極（３、５）をマスクにして、前記半
導体基板（１）の垂直方向に対して第１の角度（θ1 ）
をもって斜めイオン注入を行い、第２導電型の電界緩和
層（７）を形成する工程と、 前記２層ゲート電極（３、５）をマスクにして、前記半
導体基板（１）の垂直方向に対して前記第１の角度（θ
1 ）よりも大きな第２の角度（θ2 ）をもって斜めイオ
ン注入を行い、前記電界緩和層（７）のチャネル領域側
及び前記電界緩和層（７）の底面に接する領域に第１導
電型領域（８ａ、８ｂ）を形成する工程とを備えたこと
を特徴とする半導体記憶装置の製造方法。 - 【請求項４】 前記２層ゲート電極（３、５）をマスク
にして前記第２の角度（θ2 ）よりも小さな第３の角度
（θ3 ）をもって斜めイオン注入を行い、前記電界緩和
層（７）の底面に接する領域に形成された第１導電型領
域（８ｂ）の正味の不純物濃度を低くする工程とを備え
たことを特徴とする請求項３に記載の半導体記憶装置の
製造方法。 - 【請求項５】 第１導電型の半導体基板（１）上にゲー
ト絶縁膜（２、４）を介して２層ゲート電極（３、５）
を形成し、この２層ゲート電極（３、５）の両側に位置
する前記半導体基板（１）の表層部に第２導電型のソー
ス（６ａ）、ドレイン（６ｂ）を形成する工程と、 ドレイン（６ｂ）のチャネル領域側に、イオン注入によ
り、電界緩和層（７）を形成する工程と、 前記イオン注入を行う角度と異なる角度でイオン注入を
行い、前記電界緩和層（７）の前記チャネル領域側及び
前記電界緩和層（７）の底面に接する領域に不純物濃度
が前記半導体基板（１）よりも高い第１導電型領域（８
ａ、８ｂ）を形成する工程とを有し、 前記電界緩和層（７）の前記チャネル領域側に形成する
第１導電型領域（８ａ）は、前記電界緩和層（７）の底
面に接する領域に形成する第１導電型領域（８ｂ）より
も正味の不純物濃度を高くすることを特徴とする半導体
記憶装置の製造方法。 - 【請求項６】 第１導電型の半導体基板（１）上にゲー
ト絶縁膜（２、４）を介して２層ゲート電極（３、５）
を形成し、この２層ゲート電極（３、５）の両側である
前記半導体基板（１）の表層部に第２導電型のソース
（６ａ）、ドレイン（６ｂ）を形成する工程と、 前記２層ゲート電極（３、５）をマスクにしてイオン注
入を行い、第２導電型の電界緩和層（７）を形成する工
程と、 前記２層ゲート電極（３、５）をマスクにしてイオン注
入を行い、前記電界緩和層（７）の側面側及び底面に接
する領域に第１導電型領域（８ａ、８ｂ）を形成する工
程と、 前記２層ゲート電極（３、５）をマスクにしてイオン注
入を行い、前記電界緩和層（７）の底面に接する領域に
形成された第１導電型領域（８ｂ）の正味の不純物濃度
を低くする工程と、 を備えたことを特徴とする半導体記憶装置の製造方法。 - 【請求項７】 前記第１導電型領域（８ａ、８ｂ）を形
成する工程におけるイオン注入は、前記半導体基板
（１）の垂直方向に対して所定角度（θ2 ）をもって行
い、 前記第１導電型領域（８ｂ）の正味の不純物濃度を低く
する工程におけるイオン注入は、前記所定角度（θ2 ）
よりも小さい角度（θ3 ）で行うことを特徴とする請求
項６に記載の半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29905396A JPH10144809A (ja) | 1996-11-11 | 1996-11-11 | 半導体記憶装置及びその製造方法 |
| US08/966,707 US6236085B1 (en) | 1996-11-11 | 1997-11-10 | Semiconductor memory device having high-concentration region around electric-field moderating layer in substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29905396A JPH10144809A (ja) | 1996-11-11 | 1996-11-11 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10144809A true JPH10144809A (ja) | 1998-05-29 |
Family
ID=17867606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29905396A Pending JPH10144809A (ja) | 1996-11-11 | 1996-11-11 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10144809A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184879A (ja) * | 2000-12-19 | 2002-06-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US6445617B1 (en) | 1999-02-19 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory and methods of driving, operating, and manufacturing this memory |
-
1996
- 1996-11-11 JP JP29905396A patent/JPH10144809A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445617B1 (en) | 1999-02-19 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory and methods of driving, operating, and manufacturing this memory |
| US6711060B2 (en) | 1999-02-19 | 2004-03-23 | Renesas Technology Corp. | Non-volatile semiconductor memory and methods of driving, operating, and manufacturing this memory |
| JP2010021560A (ja) * | 1999-02-19 | 2010-01-28 | Renesas Technology Corp | 不揮発性半導体記憶装置ならびにその駆動方法、動作方法および製造方法 |
| JP2002184879A (ja) * | 2000-12-19 | 2002-06-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
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