JPH10145219A - 半導体入力回路およびその製造方法 - Google Patents
半導体入力回路およびその製造方法Info
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- JPH10145219A JPH10145219A JP8294015A JP29401596A JPH10145219A JP H10145219 A JPH10145219 A JP H10145219A JP 8294015 A JP8294015 A JP 8294015A JP 29401596 A JP29401596 A JP 29401596A JP H10145219 A JPH10145219 A JP H10145219A
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Abstract
(57)【要約】
【課題】外部から供給される論理信号の電圧振幅よりも
小さい耐圧の半導体集積回路に適し、内部回路と外部回
路とを容量分圧結合を可能とすること。 【解決手段】５Ｖの電圧振幅の論理信号を受け取る入力
パッド１１と、この入力パッド１１に直列に接続される
キャパシタ１２と、このキャパシタ１３を介して供給さ
れる論理信号を３Ｖの電圧振幅に制限する電圧制限回路
１３と、この電圧制限回路１３によって制限された電圧
振幅の論理信号を入力信号として検出する検出回路ＤＴ
を設ける。上記容量分圧回路１２は、入力パッド１１と
ノードＰ間に直列接続されたキャパシタ１２ａと、ノー
ドＰと電源端子ＶＳＳ間に接続されたキャパシタ１２ｂ
とで構成している。
小さい耐圧の半導体集積回路に適し、内部回路と外部回
路とを容量分圧結合を可能とすること。 【解決手段】５Ｖの電圧振幅の論理信号を受け取る入力
パッド１１と、この入力パッド１１に直列に接続される
キャパシタ１２と、このキャパシタ１３を介して供給さ
れる論理信号を３Ｖの電圧振幅に制限する電圧制限回路
１３と、この電圧制限回路１３によって制限された電圧
振幅の論理信号を入力信号として検出する検出回路ＤＴ
を設ける。上記容量分圧回路１２は、入力パッド１１と
ノードＰ間に直列接続されたキャパシタ１２ａと、ノー
ドＰと電源端子ＶＳＳ間に接続されたキャパシタ１２ｂ
とで構成している。
Description
【０００１】
【発明の属する技術分野】本発明は所定電圧振幅で論理
信号を処理する半導体集積回路に組み込まれる半導体入
力回路に関し、特に所定電圧振幅を越える論理信号を受
け取る半導体入力回路およびその製造方法に関する。
信号を処理する半導体集積回路に組み込まれる半導体入
力回路に関し、特に所定電圧振幅を越える論理信号を受
け取る半導体入力回路およびその製造方法に関する。
【０００２】
【従来の技術】半導体集積回路が５Ｖの電源電圧で動作
する場合、一般に図５に示す半導体入力回路がこの半導
体集積回路に設けられる。この半導体入力回路は、外部
から供給される論理信号を入力パッド１で受け取り、こ
の入力パッド１からの論理信号をダイオード２および３
で構成されるクランプ回路で５Ｖの電圧振幅に制限し、
さらにこのクランプ回路からの論理信号をＣＭＯＳバッ
ファ４で入力信号として検出する。尚、半導体集積回路
上の半導体素子は電源電圧に対応した耐圧を持つように
形成されるため、入力パッド１に供給される論理信号の
電圧振幅が５Ｖを越えない場合にダイオード２を省略す
ることにより、リーク電流の低減が図られる。
する場合、一般に図５に示す半導体入力回路がこの半導
体集積回路に設けられる。この半導体入力回路は、外部
から供給される論理信号を入力パッド１で受け取り、こ
の入力パッド１からの論理信号をダイオード２および３
で構成されるクランプ回路で５Ｖの電圧振幅に制限し、
さらにこのクランプ回路からの論理信号をＣＭＯＳバッ
ファ４で入力信号として検出する。尚、半導体集積回路
上の半導体素子は電源電圧に対応した耐圧を持つように
形成されるため、入力パッド１に供給される論理信号の
電圧振幅が５Ｖを越えない場合にダイオード２を省略す
ることにより、リーク電流の低減が図られる。
【０００３】最近では、半導体集積回路の高集積化およ
び省電力化が盛んに行われ、３Ｖの電源電圧で動作する
半導体集積回路が開発されている。このような半導体集
積回路は、他の半導体集積回路から供給される例えば５
Ｖの電圧振幅の論理信号を入力信号として検出できる必
要がある。この場合、リーク電流を低減するためにダイ
オード２を省略すると、ＣＭＯＳバッファ４を構成する
ＭＯＳトランジスタが耐圧不足のために破壊されること
になる。これを避けるためにＭＯＳトランジスタのゲー
ト耐圧およびＰＮ接合耐圧を５Ｖ以上に増大すれば、Ｍ
ＯＳトランジスタのサイズが拡大し、これが半導体集積
回路の集積密度を低下させる原因になる。
び省電力化が盛んに行われ、３Ｖの電源電圧で動作する
半導体集積回路が開発されている。このような半導体集
積回路は、他の半導体集積回路から供給される例えば５
Ｖの電圧振幅の論理信号を入力信号として検出できる必
要がある。この場合、リーク電流を低減するためにダイ
オード２を省略すると、ＣＭＯＳバッファ４を構成する
ＭＯＳトランジスタが耐圧不足のために破壊されること
になる。これを避けるためにＭＯＳトランジスタのゲー
ト耐圧およびＰＮ接合耐圧を５Ｖ以上に増大すれば、Ｍ
ＯＳトランジスタのサイズが拡大し、これが半導体集積
回路の集積密度を低下させる原因になる。
【０００４】従来、図６に示す半導体入力回路がリーク
電流を低減する技術として提案されている。この半導体
入力回路は入力パッド１とＣＭＯＳバッファ４との間に
接続されるデプリーションＭＯＳトランジスタ５を有
し、このデプリーションＭＯＳトランジスタ５のゲート
電位を３Ｖに設定することによりＣＭＯＳバッファ４に
供給される論理信号の電圧振幅を３Ｖに制限する。従っ
て、上述のダイオード２が不要となる。
電流を低減する技術として提案されている。この半導体
入力回路は入力パッド１とＣＭＯＳバッファ４との間に
接続されるデプリーションＭＯＳトランジスタ５を有
し、このデプリーションＭＯＳトランジスタ５のゲート
電位を３Ｖに設定することによりＣＭＯＳバッファ４に
供給される論理信号の電圧振幅を３Ｖに制限する。従っ
て、上述のダイオード２が不要となる。
【０００５】
【発明が解決しようとする課題】しかし、上述のデプリ
ーションＭＯＳトランジスタ５は５Ｖ以上のＰＮ接合耐
圧を必要とし、さらに半導体集積回路に設けられる他の
ＭＯＳトランジスタから独立した形成工程で形成されな
くてはならない。従って、半導体集積回路の製造コスト
がデプリーションＭＯＳトランジスタ５を利用すること
によって増大してしまう。
ーションＭＯＳトランジスタ５は５Ｖ以上のＰＮ接合耐
圧を必要とし、さらに半導体集積回路に設けられる他の
ＭＯＳトランジスタから独立した形成工程で形成されな
くてはならない。従って、半導体集積回路の製造コスト
がデプリーションＭＯＳトランジスタ５を利用すること
によって増大してしまう。
【０００６】また、従来は半導体入力回路の内部回路と
外部回路とは電気的に接続された構造となっている。し
かし、内部回路と外部回路とを容量分圧結合したい場合
には、適用することができなかった。
外部回路とは電気的に接続された構造となっている。し
かし、内部回路と外部回路とを容量分圧結合したい場合
には、適用することができなかった。
【０００７】本発明の目的は、外部から供給される論理
信号の電圧振幅よりも小さい耐圧の半導体集積回路に適
し、内部回路と外部回路とを容量分圧結合可能な半導体
入力回路およびその製造方法を提供することにある。
信号の電圧振幅よりも小さい耐圧の半導体集積回路に適
し、内部回路と外部回路とを容量分圧結合可能な半導体
入力回路およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】この目的は、所定の電圧
振幅を越える論理信号を受け取る入力パッドと、この入
力パッドに接続される容量分圧回路と、この容量分圧回
路を介して供給される論理信号を前記所定電圧振幅に制
限する電圧制限回路と、この電圧制限回路によって制限
された電圧振幅の論理信号を入力信号として検出する検
出手段とを備え、上記容量分圧回路は上記入力パッドと
電圧制限回路間に直列に接続された第１のキャパシタ
と、上記電圧制限回路と電源端子間に接続された第２の
キャパシタで構成されることにより達成される。
振幅を越える論理信号を受け取る入力パッドと、この入
力パッドに接続される容量分圧回路と、この容量分圧回
路を介して供給される論理信号を前記所定電圧振幅に制
限する電圧制限回路と、この電圧制限回路によって制限
された電圧振幅の論理信号を入力信号として検出する検
出手段とを備え、上記容量分圧回路は上記入力パッドと
電圧制限回路間に直列に接続された第１のキャパシタ
と、上記電圧制限回路と電源端子間に接続された第２の
キャパシタで構成されることにより達成される。
【０００９】本発明の半導体入力回路では、所定の電圧
振幅を越える論理信号が入力パッドで受け取られ、この
入力パッドに直列に接続される容量分圧回路を介して供
給される論理信号が電圧制限回路にて前記所定電圧振幅
に制限される。この電圧制限回路によって制限された電
圧振幅の論理信号が入力信号として検出手段で検出され
る。そして、前記容量分圧回路の第１のキャパシタの第
１電極を構成する部分を持つように前記入力パッドに接
続される配線が成され、前記第１のキャパシタの第２電
極および該第１のキャパシタの第２電極と兼用する第２
のキャパシタの第１の電極を構成する部分を持つように
前記電圧制限回路および前記検出手段に接続される配線
が形成される。前記半導体基板中の導電領域が前記第２
のキャパシタの第２の電極として形成される。さらに、
前記第１のキャパシタの第１電極と前記第１のキャパシ
タの第２電極間に第１の絶縁膜が形成され、前記第２の
キャパシタの第１の電極と前記第２のキャパシタの第２
の電極間に第２の絶縁膜が形成される。
振幅を越える論理信号が入力パッドで受け取られ、この
入力パッドに直列に接続される容量分圧回路を介して供
給される論理信号が電圧制限回路にて前記所定電圧振幅
に制限される。この電圧制限回路によって制限された電
圧振幅の論理信号が入力信号として検出手段で検出され
る。そして、前記容量分圧回路の第１のキャパシタの第
１電極を構成する部分を持つように前記入力パッドに接
続される配線が成され、前記第１のキャパシタの第２電
極および該第１のキャパシタの第２電極と兼用する第２
のキャパシタの第１の電極を構成する部分を持つように
前記電圧制限回路および前記検出手段に接続される配線
が形成される。前記半導体基板中の導電領域が前記第２
のキャパシタの第２の電極として形成される。さらに、
前記第１のキャパシタの第１電極と前記第１のキャパシ
タの第２電極間に第１の絶縁膜が形成され、前記第２の
キャパシタの第１の電極と前記第２のキャパシタの第２
の電極間に第２の絶縁膜が形成される。
【００１０】この半導体入力回路では、入力パッドに供
給される論理信号が反転すると、この論理信号が容量分
圧回路を介して電圧制限回路に一時的に伝達される。こ
のため、リーク電流が継続して電圧制限回路に流れるこ
とが防止される。このとき、電圧制限回路は容量分圧回
路からの論理信号の電圧振幅を所定電圧振幅に制限す
る。従って、半導体集積回路が外部から供給される論理
信号の電圧振幅よりも低い耐圧であっても、半導体集積
回路の耐圧を増大させることなく無駄な電力消費を低減
することができる。
給される論理信号が反転すると、この論理信号が容量分
圧回路を介して電圧制限回路に一時的に伝達される。こ
のため、リーク電流が継続して電圧制限回路に流れるこ
とが防止される。このとき、電圧制限回路は容量分圧回
路からの論理信号の電圧振幅を所定電圧振幅に制限す
る。従って、半導体集積回路が外部から供給される論理
信号の電圧振幅よりも低い耐圧であっても、半導体集積
回路の耐圧を増大させることなく無駄な電力消費を低減
することができる。
【００１１】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体集積回路を図面を参照して説明する。
半導体集積回路を図面を参照して説明する。
【００１２】図１はこの半導体集積回路の回路構成を示
す。この半導体集積回路は単一の半導体基板ＳＢ上に形
成され３Ｖの電源電圧で動作する半導体入力回路ＩＭお
よび論理回路モジュールＬＭとで構成される。半導体入
力回路ＩＭはこの３Ｖを越える５Ｖの電圧振幅の論理信
号を論理回路モジュールＬＭの入力信号にするために用
いられ、論理回路モジュールＬＭはこの半導体入力回路
ＩＭから供給される入力信号を処理する。
す。この半導体集積回路は単一の半導体基板ＳＢ上に形
成され３Ｖの電源電圧で動作する半導体入力回路ＩＭお
よび論理回路モジュールＬＭとで構成される。半導体入
力回路ＩＭはこの３Ｖを越える５Ｖの電圧振幅の論理信
号を論理回路モジュールＬＭの入力信号にするために用
いられ、論理回路モジュールＬＭはこの半導体入力回路
ＩＭから供給される入力信号を処理する。
【００１３】半導体入力回路ＩＭは、外部から供給され
る５Ｖの電圧振幅の論理信号を受け取る入力パッド１１
と、この入力パッド１１に直列に接続されるキャパシタ
１２ａ、１２ｂから成る容量分圧回路１２と、この容量
分圧回路１２を介して供給される論理信号を３Ｖの電圧
振幅に制限する電圧制限回路１３と、この電圧制限回路
１３によって制限された電圧振幅の論理信号を入力信号
として検出する検出回路ＤＴとを有する。
る５Ｖの電圧振幅の論理信号を受け取る入力パッド１１
と、この入力パッド１１に直列に接続されるキャパシタ
１２ａ、１２ｂから成る容量分圧回路１２と、この容量
分圧回路１２を介して供給される論理信号を３Ｖの電圧
振幅に制限する電圧制限回路１３と、この電圧制限回路
１３によって制限された電圧振幅の論理信号を入力信号
として検出する検出回路ＤＴとを有する。
【００１４】電圧制限回路１３は３Ｖの電源電位に設定
される電源端子ＶＤＤとキャパシタ１２および検出回路
ＤＴを結ぶノードＰとの間において逆バイアス接続され
るダイオード１３ａ並びにこのノードＰと０Ｖの基準電
位に設定される電源端子ＶＳＳとの間において逆バイア
ス接続されるダイオード１３ｂで構成されるクランプ回
路である。検出回路ＤＴは電圧制限回路１３によって制
限された電圧振幅の論理信号をラッチするラッチ回路１
４と、このラッチ回路１４の初期値を設定するプルダウ
ン抵抗１５と、このラッチ回路１４によってラッチされ
た論理信号を入力信号として出力するＣＭＯＳインバー
タ１６とを有する。
される電源端子ＶＤＤとキャパシタ１２および検出回路
ＤＴを結ぶノードＰとの間において逆バイアス接続され
るダイオード１３ａ並びにこのノードＰと０Ｖの基準電
位に設定される電源端子ＶＳＳとの間において逆バイア
ス接続されるダイオード１３ｂで構成されるクランプ回
路である。検出回路ＤＴは電圧制限回路１３によって制
限された電圧振幅の論理信号をラッチするラッチ回路１
４と、このラッチ回路１４の初期値を設定するプルダウ
ン抵抗１５と、このラッチ回路１４によってラッチされ
た論理信号を入力信号として出力するＣＭＯＳインバー
タ１６とを有する。
【００１５】ラッチ回路１４は互いに逆方向接続された
ＣＭＯＳインバータ１４ａおよび１４ｂで構成される。
ラッチ回路１４の入力端はノードＰに接続されると共に
プルダウン抵抗１５を介して電源端子ＶＳＳに接続され
る。ラッチ回路１４は、入力パッド１１への入力信号の
周波数ｆが極端に低い場合に、ノイズ等で誤動作するの
を防ぐために設けられている。ラッチ回路１４およびプ
ルダウン抵抗１５はノードＰが入力パッド１１に容量分
圧回路１２によって容量結合されるため生じる、電位変
化の遅れを補償するために設けられている。
ＣＭＯＳインバータ１４ａおよび１４ｂで構成される。
ラッチ回路１４の入力端はノードＰに接続されると共に
プルダウン抵抗１５を介して電源端子ＶＳＳに接続され
る。ラッチ回路１４は、入力パッド１１への入力信号の
周波数ｆが極端に低い場合に、ノイズ等で誤動作するの
を防ぐために設けられている。ラッチ回路１４およびプ
ルダウン抵抗１５はノードＰが入力パッド１１に容量分
圧回路１２によって容量結合されるため生じる、電位変
化の遅れを補償するために設けられている。
【００１６】容量分圧回路１２のキャパシタＣおよびプ
ルダウン抵抗１５のレジスタンスＲは、入力パッド１１
に供給される論理信号の周波数ｆに対してｆ＜１０・Ｃ
・Ｒという関係に設定される。
ルダウン抵抗１５のレジスタンスＲは、入力パッド１１
に供給される論理信号の周波数ｆに対してｆ＜１０・Ｃ
・Ｒという関係に設定される。
【００１７】上述の半導体集積回路では、入力パッド１
１の電位が外部から供給される論理信号に対応して変化
すると、この変化が容量分圧回路１２を介してノードＰ
に伝達される。ダイオード１３ａはノードＰの電位が電
源端子ＶＤＤの電位（＝３Ｖ）を越えて上昇することを
阻止し、ダイオード１３ｂはノードＰの電位が電源端子
ＶＳＳの電位（＝０Ｖ）を越えて降下することを阻止す
る。すなわち、論理信号はノードＰにおいて０Ｖから３
Ｖの範囲で変化する。ノードＰは入力パッド１２に容量
結合しているにすぎないため、ダイオード１３ａまたは
１３ｂを介して流れる電流は一時的なものとなる。この
ノードＰ上の論理信号はラッチ回路１４により入力信号
としてラッチされ、インバータ１６を介して論理回路モ
ジュールＬＭに出力される。
１の電位が外部から供給される論理信号に対応して変化
すると、この変化が容量分圧回路１２を介してノードＰ
に伝達される。ダイオード１３ａはノードＰの電位が電
源端子ＶＤＤの電位（＝３Ｖ）を越えて上昇することを
阻止し、ダイオード１３ｂはノードＰの電位が電源端子
ＶＳＳの電位（＝０Ｖ）を越えて降下することを阻止す
る。すなわち、論理信号はノードＰにおいて０Ｖから３
Ｖの範囲で変化する。ノードＰは入力パッド１２に容量
結合しているにすぎないため、ダイオード１３ａまたは
１３ｂを介して流れる電流は一時的なものとなる。この
ノードＰ上の論理信号はラッチ回路１４により入力信号
としてラッチされ、インバータ１６を介して論理回路モ
ジュールＬＭに出力される。
【００１８】ここで、図２を参照して上述の半導体集積
回路の製造工程を概略的に説明する。
回路の製造工程を概略的に説明する。
【００１９】工程（ａ）では、Ｎ型シリコン基板ＳＢ内
にイオン注入等によりＰ型シリコンの導電領域２１が形
成され、この導電領域２１およびシリコン基板ＳＢ上に
酸化膜２２が形成される。尚、上記Ｐ型の導電領域２１
はキャパシタ１２ｂの第１電極１２ｂ１を構成してお
り、図示していないが接地電位に接続されている。
にイオン注入等によりＰ型シリコンの導電領域２１が形
成され、この導電領域２１およびシリコン基板ＳＢ上に
酸化膜２２が形成される。尚、上記Ｐ型の導電領域２１
はキャパシタ１２ｂの第１電極１２ｂ１を構成してお
り、図示していないが接地電位に接続されている。
【００２０】工程（ｂ）では、メタル配線層２３が電圧
制限回路１３およびラッチ回路１４に接続される配線と
してシリコン基板ＳＢおよびその酸化膜上に形成され
る。このメタル配線層２３の一部は、キャパシタ１２ｂ
の第２電極１２ｂ２およびキャパシタ１２ａの第１電極
１２ａ１を構成する。
制限回路１３およびラッチ回路１４に接続される配線と
してシリコン基板ＳＢおよびその酸化膜上に形成され
る。このメタル配線層２３の一部は、キャパシタ１２ｂ
の第２電極１２ｂ２およびキャパシタ１２ａの第１電極
１２ａ１を構成する。
【００２１】工程（ｃ）では、酸化膜２４がシリコン基
板ＳＢおよびメタル配線層２３上に形成される。上記酸
化膜２４は、第１のメタル配線層２３と、第２のメタル
配線層２５との間の絶縁膜であり、キャパシタ１２ａの
絶縁膜として選択的にパターニングされる。
板ＳＢおよびメタル配線層２３上に形成される。上記酸
化膜２４は、第１のメタル配線層２３と、第２のメタル
配線層２５との間の絶縁膜であり、キャパシタ１２ａの
絶縁膜として選択的にパターニングされる。
【００２２】工程（ｄ）では、メタル配線層２５が入力
パット゛１１に接続される配線として酸化膜２４上に形成
される。このメタル配線層２５の一部はキャパシタ１２
ａの第２電極１２ａ２を構成する。
パット゛１１に接続される配線として酸化膜２４上に形成
される。このメタル配線層２５の一部はキャパシタ１２
ａの第２電極１２ａ２を構成する。
【００２３】工程（ｅ）では、酸化膜２６が表面保護膜
として配線パターン２３および２６を覆って形成され、
この酸化膜２６がキャパシタ１２ａの第２電極１２ａ２
の一部を露出するよう選択的に除去される。このキャパ
シタ１２ａの第２電極１２ａ２の露出部は、入力パッド
１１として用いられる。上述した一実施形態では、半導
体集積回路が５Ｖの電圧振幅の論理信号を受け取る入力
パッド１１と、この入力パッド１１に直列に接続される
キャパシタ１２ａおよび１２ｂから成る容量分圧回路１
２と、この容量分圧回路１２を介して供給される論理信
号を３Ｖの電圧振幅に制限する電圧制限回路１３と、こ
の電圧制限回路１３によって制限された電圧振幅の論理
信号を入力信号として検出する検出回路ＤＴを有する。
入力パッド１１に供給される論理信号が反転すると、こ
の論理信号が容量分圧回路１２を介して電圧制限回路１
３に一時的に伝達される。このため、リーク電流が継続
して電圧制限回路１３に流れることが防止される。この
とき、電圧制限回路１３は容量分圧回路１２からの論理
信号の電圧振幅を３Ｖの電圧振幅に制限する。従って、
半導体集積回路が外部から供給される論理信号の電圧振
幅よりも低い３Ｖの耐圧であっても、半導体集積回路の
耐圧を増大させることなく無駄な電力消費を低減するこ
とができる。具体的には、半導体入力回路ＩＭは半導体
基板ＳＢ上に形成されるＭＯＳトランジスタのゲート耐
圧およびＰＮ接合耐圧が共に３Ｖであっても適用でき
る。
として配線パターン２３および２６を覆って形成され、
この酸化膜２６がキャパシタ１２ａの第２電極１２ａ２
の一部を露出するよう選択的に除去される。このキャパ
シタ１２ａの第２電極１２ａ２の露出部は、入力パッド
１１として用いられる。上述した一実施形態では、半導
体集積回路が５Ｖの電圧振幅の論理信号を受け取る入力
パッド１１と、この入力パッド１１に直列に接続される
キャパシタ１２ａおよび１２ｂから成る容量分圧回路１
２と、この容量分圧回路１２を介して供給される論理信
号を３Ｖの電圧振幅に制限する電圧制限回路１３と、こ
の電圧制限回路１３によって制限された電圧振幅の論理
信号を入力信号として検出する検出回路ＤＴを有する。
入力パッド１１に供給される論理信号が反転すると、こ
の論理信号が容量分圧回路１２を介して電圧制限回路１
３に一時的に伝達される。このため、リーク電流が継続
して電圧制限回路１３に流れることが防止される。この
とき、電圧制限回路１３は容量分圧回路１２からの論理
信号の電圧振幅を３Ｖの電圧振幅に制限する。従って、
半導体集積回路が外部から供給される論理信号の電圧振
幅よりも低い３Ｖの耐圧であっても、半導体集積回路の
耐圧を増大させることなく無駄な電力消費を低減するこ
とができる。具体的には、半導体入力回路ＩＭは半導体
基板ＳＢ上に形成されるＭＯＳトランジスタのゲート耐
圧およびＰＮ接合耐圧が共に３Ｖであっても適用でき
る。
【００２４】また、容量分圧回路１２を構成するキャパ
シタ１２ａおよび１２ｂは、それぞれ入力パッド１１に
接続される配線の一部であるキャパシタの第２の電極１
２ａ２と、電圧制限回路１３および検出回路ＤＴに接続
される配線の一部であるキャパシタ１２ａの第１の電極
１２ａ１およびキャパシタ１２ｂの第２の電極１２ｂ２
と、Ｐ型シリコンの導電領域２１であるキャパシタ１２
ｂの第１の電極１２ｂ１とで構成される。従って、これ
らキャパシタ１２ａおよび１２ｂの電極１２ａ１、１２
ａ２、１２ｂ１、１２ｂ２を形成するために新たな製造
工程を追加する必要がない。さらに、これらキャパシタ
１２ａおよび１２ｂ間の酸化膜２４は第１及び第２のメ
タル配線層間の層間絶縁膜と同一の製造工程で製造する
ことができる。
シタ１２ａおよび１２ｂは、それぞれ入力パッド１１に
接続される配線の一部であるキャパシタの第２の電極１
２ａ２と、電圧制限回路１３および検出回路ＤＴに接続
される配線の一部であるキャパシタ１２ａの第１の電極
１２ａ１およびキャパシタ１２ｂの第２の電極１２ｂ２
と、Ｐ型シリコンの導電領域２１であるキャパシタ１２
ｂの第１の電極１２ｂ１とで構成される。従って、これ
らキャパシタ１２ａおよび１２ｂの電極１２ａ１、１２
ａ２、１２ｂ１、１２ｂ２を形成するために新たな製造
工程を追加する必要がない。さらに、これらキャパシタ
１２ａおよび１２ｂ間の酸化膜２４は第１及び第２のメ
タル配線層間の層間絶縁膜と同一の製造工程で製造する
ことができる。
【００２５】ここで、図３を参照してこの半導体集積回
路において分圧された電位の求め方を説明する。
路において分圧された電位の求め方を説明する。
【００２６】図３に於いて、Ｐ型の導電領域の面積をＳ
1 、メタル配線層２５の面積をＳ2とし、メタル配線層
２３の膜厚をｄｍ1 、メタル配線層２５の膜厚をｄ
ｍ2 、酸化膜２２の膜厚をｄｏｘ1 、酸化膜２４の膜厚
をｄｏｘ2 とする。尚、メタル配線層２３は、Ｐ型シリ
コンの導電領域２１を含む領域であるものとする。
1 、メタル配線層２５の面積をＳ2とし、メタル配線層
２３の膜厚をｄｍ1 、メタル配線層２５の膜厚をｄ
ｍ2 、酸化膜２２の膜厚をｄｏｘ1 、酸化膜２４の膜厚
をｄｏｘ2 とする。尚、メタル配線層２３は、Ｐ型シリ
コンの導電領域２１を含む領域であるものとする。
【００２７】メタル配線層２３とメタル配線層２５で構
成されるキャパシタ１２ａの容量Ｃ1 は、
成されるキャパシタ１２ａの容量Ｃ1 は、
【数１】 であり、一方Ｐ型シリコン導電領域２１とメタル配線層
２３とで構成されるキャパシタ１２ｂの容量Ｃ2 は、
２３とで構成されるキャパシタ１２ｂの容量Ｃ2 は、
【数２】 となる。（ここで、εoxは酸化膜の比誘電率、ε0 は真
空中の誘電率をそれぞれ表す。） 入力電圧信号Ｖi の分圧Ｖo は下記式で表される。
空中の誘電率をそれぞれ表す。） 入力電圧信号Ｖi の分圧Ｖo は下記式で表される。
【００２８】
【数３】 ここで、通常プロセスのまま、すなわち追加マスク工程
を使用しないとすると、酸化膜２２の膜厚ｄｏｘ1 、酸
化膜２４の膜厚ｄｏｘ2 は変更することができない。ま
た、メタル配線層２５の面積Ｓ2 は、ボンディング部で
ある入力パッド１１の開口面積であり、自由に設定変更
することはできない。従って、Ｐ型導電領域の面積Ｓ1
を変更することにより出力電位を適宜変更することが可
能になる。すなわち、Ｐ型導電領域２１と、メタル配線
層２３とが対向する部分の面積Ｓ1 を任意に設定するこ
とによって、所望のキャパシタンスＣを得ることがで
き、所望の出力を得ることができる。
を使用しないとすると、酸化膜２２の膜厚ｄｏｘ1 、酸
化膜２４の膜厚ｄｏｘ2 は変更することができない。ま
た、メタル配線層２５の面積Ｓ2 は、ボンディング部で
ある入力パッド１１の開口面積であり、自由に設定変更
することはできない。従って、Ｐ型導電領域の面積Ｓ1
を変更することにより出力電位を適宜変更することが可
能になる。すなわち、Ｐ型導電領域２１と、メタル配線
層２３とが対向する部分の面積Ｓ1 を任意に設定するこ
とによって、所望のキャパシタンスＣを得ることがで
き、所望の出力を得ることができる。
【００２９】例えば、ｄｏｘ1 ＝５×１０-7ｍ、ｄｏｘ
2 ＝４×１０-7ｍ、Ｓ2 ＝１００μｍ×１００μｍ＝１
０-8ｍとして、Ｖｉ＝５Ｖ、Ｖｏ＝３Ｖを得るために
は、 Ｃ2 ／（Ｃ1 ＋Ｃ2 ）＝Ｖｏ／Ｖｉ＝３／５ 従って、上記（３）式より
2 ＝４×１０-7ｍ、Ｓ2 ＝１００μｍ×１００μｍ＝１
０-8ｍとして、Ｖｉ＝５Ｖ、Ｖｏ＝３Ｖを得るために
は、 Ｃ2 ／（Ｃ1 ＋Ｃ2 ）＝Ｖｏ／Ｖｉ＝３／５ 従って、上記（３）式より
【数４】 とすれば良い。
【００３０】さらに、他の実施の形態として追加のマス
ク工程を使用することにより、酸化膜の膜厚ｄｏｘ1 、
ｄｏｘ2 を独立して制御することが可能である。この場
合、膜厚ｄｏｘ1 、ｄｏｘ2 および面積Ｓ1 の３つのパ
ラメータを使用して、上記（３）式によって任意の分圧
出力を得ることができる。
ク工程を使用することにより、酸化膜の膜厚ｄｏｘ1 、
ｄｏｘ2 を独立して制御することが可能である。この場
合、膜厚ｄｏｘ1 、ｄｏｘ2 および面積Ｓ1 の３つのパ
ラメータを使用して、上記（３）式によって任意の分圧
出力を得ることができる。
【００３１】図４（ａ）および（ｂ）は、一般的な半導
体入力回路の構造の例を示した図である。
体入力回路の構造の例を示した図である。
【００３２】図４（ａ）では、Ｎ型のシリコン基板３１
内に形成されたＰ型導電領域３２と、シリコン基板３２
および導電領域３２上の酸化膜３３を挟んで形成された
メタル配線層３４とにより、キャパシタを構成してい
る。また、図４（ｂ）では、シリコン基板３５上の酸化
膜３６を挟んで形成されたメタル配線層３７と、このメ
タル配線層３７上の酸化膜３８を挟んで形成されたメタ
ル配線層３８とにより、キャパシタを構成している。
内に形成されたＰ型導電領域３２と、シリコン基板３２
および導電領域３２上の酸化膜３３を挟んで形成された
メタル配線層３４とにより、キャパシタを構成してい
る。また、図４（ｂ）では、シリコン基板３５上の酸化
膜３６を挟んで形成されたメタル配線層３７と、このメ
タル配線層３７上の酸化膜３８を挟んで形成されたメタ
ル配線層３８とにより、キャパシタを構成している。
【００３３】このような図４（ａ）および（ｂ）の何れ
の構成の容量素子の場合も、ＩＣ内で大容量のキャパシ
タを構成することがチップの占有面積の面から問題とな
っていた。しかしながら、本発明のようにボンディング
パッド（入力パッド）の真下に、該パッドを兼用して直
接キャパシタを構成すれば、製造プロセス上で追加工程
を必要としなくともチップ上で占有面積を大きくとると
いった問題を解決することができる。
の構成の容量素子の場合も、ＩＣ内で大容量のキャパシ
タを構成することがチップの占有面積の面から問題とな
っていた。しかしながら、本発明のようにボンディング
パッド（入力パッド）の真下に、該パッドを兼用して直
接キャパシタを構成すれば、製造プロセス上で追加工程
を必要としなくともチップ上で占有面積を大きくとると
いった問題を解決することができる。
【００３４】また、容量分圧回路によるキャパシタ分圧
結合が使用される応用例として、入力電圧レベルを下げ
て内部回路に供給することにより、内部回路の耐圧を入
力電圧レベルより高くできない場合に用いることができ
る。
結合が使用される応用例として、入力電圧レベルを下げ
て内部回路に供給することにより、内部回路の耐圧を入
力電圧レベルより高くできない場合に用いることができ
る。
【００３５】尚、本発明は上述の実施形態に限定され
ず、その要旨を逸脱しない範囲で様々に変形可能であ
る。上述した３Ｖの耐圧の半導体集積回路が５Ｖの電圧
振幅の論理信号を処理する構成を、例えば２．５Ｖの耐
圧の半導体集積回路が３Ｖの電圧振幅の論理信号を処理
する構成に変形しても良い。
ず、その要旨を逸脱しない範囲で様々に変形可能であ
る。上述した３Ｖの耐圧の半導体集積回路が５Ｖの電圧
振幅の論理信号を処理する構成を、例えば２．５Ｖの耐
圧の半導体集積回路が３Ｖの電圧振幅の論理信号を処理
する構成に変形しても良い。
【００３６】
【発明の効果】以上のように本発明によれば、ボンディ
ングパッドに入力された信号からキャパシタで分圧した
信号出力を得ることができる。しかも、製造プロセス上
で追加工程を必要とせず、チップ上で面積を占有するこ
ともない。
ングパッドに入力された信号からキャパシタで分圧した
信号出力を得ることができる。しかも、製造プロセス上
で追加工程を必要とせず、チップ上で面積を占有するこ
ともない。
【図１】本発明の一実施形態に係る半導体集積回路の構
成を示す回路図である。
成を示す回路図である。
【図２】図１に示す半導体集積回路の製造工程を概略的
に示す図である。
に示す図である。
【図３】図１に示す半導体集積回路において分圧された
電位の求め方を説明する図である。
電位の求め方を説明する図である。
【図４】一般的な半導体入力回路の構造の例を示した図
である。
である。
【図５】一般的な従来の半導体入力回路の構成を示す回
路図である。
路図である。
【図６】リーク電流を低減するためにデプリーションＭ
ＯＳトランジスタを利用する従来の他の半導体入力回路
の構成を示す回路図である。
ＯＳトランジスタを利用する従来の他の半導体入力回路
の構成を示す回路図である。
１１…入力パッド、 １２…容量分圧回路、 １２ａ…キャパシタ、 １２ｂ…キャパシタ、 １３…電圧制限回路、 １４…ラッチ回路、 １５…プルダウン抵抗、 １６…ＣＭＯＳインバータ ＳＢ…基板、 ２１…導電領域、 ２２…酸化膜、 ２３…メタル配線層、 ２４…酸化膜、 ２５…メタル配線層、 ２６…酸化膜、 ＩＭ…半導体入力回路、 ＬＭ…論理回路モジュール、 ＤＴ…検出回路。
Claims (7)
- 【請求項１】 所定の電圧振幅を越える論理信号を受け
取る入力パッドと、この入力パッドに接続される容量分
圧回路と、この容量分圧回路を介して供給される論理信
号を前記所定電圧振幅に制限する電圧制限回路と、この
電圧制限回路によって制限された電圧振幅の論理信号を
入力信号として検出する検出手段とを備え、 上記容量分圧回路は上記入力パッドと電圧制限回路間に
直列に接続された第１のキャパシタと、上記電圧制限回
路と電源端子間に接続された第２のキャパシタで構成さ
れることを特徴とする半導体入力回路。 - 【請求項２】 前記第１のキャパシタは前記入力パッド
に接続される配線の一部である電極と前記電圧制限回路
および前記検出手段に接続される配線の一部である電極
とにより構成され、前記第２のキャパシタは前記電圧制
限回路および前記検出手段に接続される配線の一部であ
る電極と基板内の導電領域とによって構成されることを
特徴とする請求項１に記載の半導体入力回路。 - 【請求項３】 前記検出手段は前記電圧制限回路によっ
て制限された電圧振幅の論理信号をラッチするラッチ回
路およびこのラッチ回路の初期値を設定するプルダウン
抵抗を含むことを特徴とする請求項１に記載の半導体入
力回路。 - 【請求項４】 前記容量分圧回路のキャパシタンスＣ、
前記プルダウン抵抗のレジスタンスＲ、および前記論理
信号の周波数ｆの関係はｆ＜１０・Ｃ・Ｒであることを
特徴とする請求項１に記載の半導体入力回路。 - 【請求項５】 前記電圧制限回路はダイオードクランプ
回路であることを特徴とする請求項１に記載の半導体入
力回路。 - 【請求項６】 所定の電圧振幅を越える論理信号を受け
取る入力パッドと、この入力パッドに直列に接続される
容量分圧回路と、この容量分圧回路を介して供給される
論理信号を前記所定電圧振幅に制限する電圧制限回路
と、この電圧制限回路によって制限された電圧振幅の論
理信号を入力信号として検出する検出手段とを半導体基
板上に形成する工程を備え、前記形成工程は前記容量分
圧回路の第１のキャパシタの第１電極を構成する部分を
持つように前記入力パッドに接続される配線を形成する
工程と、前記第１のキャパシタの第２電極および該第１
のキャパシタの第２電極と兼用する第２のキャパシタの
第１の電極を構成する部分を持つように前記電圧制限回
路および前記検出手段に接続される配線を形成する工程
と、前記半導体基板中の導電領域を前記第２のキャパシ
タの第２の電極として形成する工程と、前記第１のキャ
パシタの第１電極と前記第１のキャパシタの第２電極間
に第１の絶縁膜を形成する工程と、前記第２のキャパシ
タの第１の電極と前記第２のキャパシタの第２の電極間
に第２の絶縁膜を形成する工程とを含むことを特徴とす
る半導体入力回路の製造方法。 - 【請求項７】 前記第１の絶縁膜の形成工程は前記半導
体基板上に第１のメタル配線層と第２のメタル配線層の
間の絶縁膜と一緒に前記絶縁膜を形成する工程を含むこ
とを特徴とする請求項６に記載の半導体入力回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294015A JPH10145219A (ja) | 1996-11-06 | 1996-11-06 | 半導体入力回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8294015A JPH10145219A (ja) | 1996-11-06 | 1996-11-06 | 半導体入力回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10145219A true JPH10145219A (ja) | 1998-05-29 |
Family
ID=17802156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8294015A Pending JPH10145219A (ja) | 1996-11-06 | 1996-11-06 | 半導体入力回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10145219A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189474A (ja) * | 2006-01-13 | 2007-07-26 | Renesas Technology Corp | 半導体装置 |
| JP2014096789A (ja) * | 2012-11-07 | 2014-05-22 | Semikron Elektronik Gmbh & Co Kg | 信号伝送回路を備える駆動回路及び動作方法 |
-
1996
- 1996-11-06 JP JP8294015A patent/JPH10145219A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189474A (ja) * | 2006-01-13 | 2007-07-26 | Renesas Technology Corp | 半導体装置 |
| US7643261B2 (en) | 2006-01-13 | 2010-01-05 | Renesas Technology Corp. | Semiconductor device |
| JP2014096789A (ja) * | 2012-11-07 | 2014-05-22 | Semikron Elektronik Gmbh & Co Kg | 信号伝送回路を備える駆動回路及び動作方法 |
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