JPH10145242A - ビタビ復号方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 最尤判定部の比較回路の規模を縮小するとと
もにパスメトリック正規化用の最尤判定を高速化する。 【解決手段】 ビタビ復号装置１は、復調シンボルに基
づいてブランチメトリックを計算するＢＭＵ５と、ブラ
ンチメトリックから最尤パスメトリックを減算して正規
化する正規化回路７と、正規化ブランチメトリックと直
前のパスメトリックとを加算し、相互に比較し、比較結
果に基づいてパスメトリックを選択するＡＣＳＵ９と、
パスメトリックをレベル変換するレベル変換回路１９
と、レベル変換後のパスメトリックから最小値を求める
判定回路２１と、パスメトリックの最尤パス情報を求め
る最尤判定回路１１と、ＡＣＳＵの選択情報を貯えると
ともに最尤パス情報に従って最尤復号系列を出力するパ
スメモリ回路１３と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は畳込み符号を復号す
るビタビ復号方法および装置に関し、特にその装置化に
おいて最尤判定部の回路規模を縮小化することを可能と
するビタビ復号方法および装置に関するものである。

【０００２】

【従来の技術】ディジタル伝送における誤り訂正符号と
して、ブロック符号と畳込み符号が知られている。ブロ
ック符号と畳込み符号とを比較すれば、復号装置の複雑
さが同程度であれば、畳込み符号はブロック符号に比べ
て誤り訂正能力が高いと考えられる。このため、畳込み
符号の用途は、従来の通信用の分野から民生用の分野に
拡大されつつある。

【０００３】この畳込み符号の復号方法として、ビタビ
復号法（Ｇ．Ｄ．Ｆｏｒｎｅｙ，Ｊｒ．，“Ｔｈｅ Ｖ
ｉｔｅｒｂｉ Ａｌｇｏｒｉｔｈｍ”Ｐｒｏｃｅｅｄｉ
ｎｇｓ ｏｆ ＩＥＥＥ，Ｖｏｌ．６１，ｐｐ ２６８
−２７８，Ｍａｒ．１９７３参照）がある。このビタビ
復号法は、最尤復号（最も確からしい符号に復号するこ
と）を効率よく、実現するアルゴリズムである。

【０００４】以下、このビタビ復号法について説明す
る。まず、送信側では、図６に示すような畳込み符号器
を用いて符号化が行われる。図６の例の符号器は、２ビ
ットのシフトレジスタと２回路の排他的論理和回路から
なり、符号器の内部状態｛ａ，ｂ｝は、４通りの状態を
とることができる。そして、１ビットの入力信号ｕ当た
り２ビットの符号化出力信号ｙ（０）、ｙ（１）が得ら
れ（符号化率Ｒ＝１／２）、入力の１ビットの変化は連
続する出力３ビットに影響する（拘束長Ｌ＝３）。この
ような符号器で符号化された畳込み符号は、２元対称通
信路を通じて受信側に伝送される。すなわち通信路の誤
りは、０→１または１→０への符号誤りが生じ、判定不
能な受信符号は定義されないものとする。

【０００５】受信側では、誤りを含む受信符号系列を取
り出し、図７に示すトレリス表現にもとづいた復号（誤
り訂正）を行う。この図７を参照するに、各太線は時刻
ｋ＝４まで復号をすすめたときの、各状態｛ａ，ｂ｝＝
｛０，０｝、｛０，１｝、｛１，０｝及び｛１，１｝に
おいてそれぞれ選択され生き残った生き残りパス（復号
系列の候補）Ｖ（０）、Ｖ（１）、Ｖ（２）及びＶ
（３）を表すものである。この生き残りパスは、受信符
号系列と伝送符号系列のハミング距離差（以下、ハミン
グ距離差を単に距離差と略す）をもとに選択される。各
時刻まで復号をすすめたときの、その距離差に相当する
パスメトリックを図７では実線の四角で表している。点
線の四角は捨てられたパスのパスメトリックである。

【０００６】図７から明らかなように、時刻：ｋ＝４ま
で復号をすすめたときの生き残りパスＶ（０）、〜、Ｖ
（３）のパスメトリックは、それぞれ１、１、２、２で
ある。一般に、各生き残りパスの過去の系列ほど１本に
まとまる確率が高いので、生き残りパスのメモリ長を適
当な長さ（例えば拘束長の４〜６倍）で打ち切り、最過
去のシンボルをその時刻の復号シンボルとして出力す
る。

【０００７】また誤りパターンによっては各生き残りパ
スの最過去のビットが一致しないことがままあるが、上
記パスメトリックが最小のものが、最も確からしい復号
系列に相当することはいうまでもない。

【０００８】ビタビ復号の装置化において、パスメトリ
ックの演算は図８に示す状態遷移の組を単位として実現
できる。時刻（ｋ−１）で選択された生き残りのパスメ
トリックをそれぞれΓk-1 、Γ’k-1 とし、現在の受信
符号との距離差に相当するブランチメトリックをλk 、
λ’k とする。現在の時刻ｋにおける生き残りパスの候
補は、各状態で２つずつ存在し、それぞれのパスメトリ
ックはΓk-1 、Γ’k-1 、λk 、λ’k を用いて（Γk-
1 ＋λk ）、（Γ’k-1 ＋λ’k ）、（Γk-1＋λ’k
）、（Γ’k-1 ＋λk ）で表される。また各状態では
それぞれパスメトリックの内、小さい方に相当するパス
が選択される。

【０００９】このようにパスメトリックの演算は、加算
（Ａｄｄ）、比較（Ｃｏｍｐａｒｅ）及び選択（Ｓｅｌ
ｅｃｔ）の操作で実現できるので、このようなパスメト
リックの演算器をＡＣＳユニット（ＡＣＳＵ）と呼ぶこ
とにする。

【００１０】ビタビ復号装置全体の構成例を図９のブロ
ック図に示す。ＡＣＳＵ（図９では８０４ａ及び８０４
ｂで示す）の数は、可能な状態数をＮｓ＝２L-1 （Ｌ：
拘束長）とすると、それぞれが状態２個分に対応するの
で、（Ｎｓ／２）個である。したがって、この従来例で
はＬ＝３のため、Ｎｓ／２＝２である。

【００１１】３つの比較選択回路８２１ａ，８２１ｂ，
８２１ｃにより構成される最尤判定部８０５は、最も確
からしい生き残りパス（最尤パス）を判定するために、
最小のパスメトリックを検出することを目的とするもの
である。図９に示すように比較選択回路８２１ａ，８２
１ｂ，８２１ｃをツリー状に構成して最尤判定部８０５
を構成するときには、（Ｎｓ−１）個の比較選択回路を
必要とする。

【００１２】パスメモリ更新回路８０７は各状態で残す
パスを更新することを目的とするものである。すなわ
ち、各状態｛０，０｝＝（０）、｛０，１｝＝（１）、
｛０，１｝＝（２）、｛１，１｝＝（３）、で選択し残
したパスを示すパス選択信号β（０）、β（１）、β
（２）、β（３）、により図７に示すＶ（０）、〜、Ｖ
（３）の最過去シンボルに相当する復号シンボルの候補
σ（０）、〜、σ（３）を出力する。

【００１３】ビタビ復号のセレクタ８０８はこれらの復
号シンボルの候補σ（０）、〜、σ（３）から最尤パス
に相当する復号シンボルを選択し、ビタビ復号シンボル
として、出力するものである。この選択には最尤判定部
８０５から出力される最尤パスを示す識別信号Ｐｍ（ｍ
＝０ｏｒ １ｏｒ ２ｏｒ ３）を用いる。

【００１４】ところで、図７に示すパスメトリックの値
Γ（０）、〜、Γ（３）は、このままブランチメトリッ
クを累積していくと、限りなく大きくなっていく。実際
の装置化においては、このパスメトリックを保持するパ
スメトリックレジスタ８０３ａ、〜、８０３ｄのサイズ
は有限のため、時間がたつとオーバーフローを起こすこ
とになる。

【００１５】このオーバーフローを防ぐためには、最小
パスメトリックで正規化すれば良い。すなわち、パスメ
トリックレジスタに保存する前に、最尤パスメトリック
レジスタ８０６に保存されている１単位時刻前の最小パ
スメトリックΓｍｉｎ，k-1で各パスメトリックを減算
する。これは図９に示すように、予めブランチメトリッ
クユニット（ＢＭＵ）８０１で計算したブランチメトリ
ックλ００、λ０１、λ１０、λ１１、から正規化回路
８０２により、最小パスメトリックΓｍｉｎ，k-1 を減
算しても同じことである。こうすることで各状態に残さ
れるパスメトリックΓ（０）、〜、Γ（３）は、ある範
囲に収まることになり、またパスメトリックレジスタ８
０３ａ、〜８０３ｄのサイズを十分大きくとっておけ
ば、復号性能に影響は生じない。

【００１６】ところで、図７では、ブランチメトリック
としてハミング距離を用いたが、より訂正能力を高める
ため受信シンボルの軟判定を導入して、ユークリッド距
離、あるいは、ユークリッド距離の二乗をブランチメト
リックに用いる方法がある。この場合ブランチメトリッ
クを３ビットで表現するとすれば、復号性能を劣化させ
ないためには各パスメトリックのレジスタは６ビットか
ら８ビットが必要である。

【００１７】実際に用いる畳込み符号は、拘束長が大き
いほど、訂正能力が大きいので、Ｌ＝７程度のものがよ
く用いられている。符号化率Ｒ＝１／２、拘束長Ｌ＝７
の場合のビタビ復号装置の全体構成図を図１０に示す。
畳込み符号器の状態数はＮｓ＝２^L-1＝６４であるか
ら、最尤判定部の比較入力の数も６４となる。

【００１８】

【発明が解決しようとする課題】しかしながら、従来開
発されているビタビ復号装置は拘束長７の場合、最尤判
定部にて最尤パスメトリックを選択するためには、６段
に構成された比較選択回路を通過する必要があるため、
その遅延時間が大きくなり、その影響で回路規模がさら
に拡大するという問題点があった。

【００１９】例えば、処理能力３０Ｍｂｐｓ程度の高速
動作を行わせるためには、１クロックで最尤判定値を導
出することが困難であり、数クロックを必要とする。そ
のため本来１クロックで加算、比較、選択、及び正規化
のための最尤値判定が行われるべきパスメトリックが、
最尤値判定が遅れることによって、正規化までのタイム
ラグが発生し、パスメモリには余計な演算精度を必要と
したり、正規化用演算器にはアンダーフロー対策のため
のリミッタを必要とするという各種の問題点が発生す
る。

【００２０】本発明は上記問題点に鑑みてなされたもの
で、特にビタビ復号装置の実現化において、クリティカ
ルパスである正規化のための最尤判定時間を短縮し、ビ
タビ復号器を高速化するとともにその回路規模を縮小し
たビタビ復号器を提供することを目的とする。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は次の構成を有する。すなわち、請求項１記
載の発明は、復調シンボルに基づいてブランチメトリッ
クを計算するブランチメトリック演算過程と、前記ブラ
ンチメトリックと直前のパスメトリックとを加算しパス
メトリックを求める加算過程と、前記求められたパスメ
トリックを相互に比較し、比較結果に基づいてパスメト
リックを選択する比較選択過程と、パスメトリックをレ
ベル変換するレベル変換過程と、レベル変換後のパスメ
トリックから最小値を求める判定過程と、前記最小値を
用いてパスメトリックを正規化する正規化過程と、前記
比較の結果を貯えたパスメモリから最尤信号系列を出力
する出力過程と、を備えたことを要旨とするビタビ復号
方法である。

【００２２】また、請求項２記載の発明は、請求項１記
載のビタビ復号方法において、前記レベル変換過程は、
リミッタによりパスメトリック値を一定値以下に制限す
ることを要旨とする。

【００２３】また、請求項３記載の発明は、請求項１記
載のビタビ復号方法において、前記レベル変換過程は、
パスメトリック値と所定値との大小比較結果を用いるこ
とを要旨とする。

【００２４】また、請求項４記載の発明は、請求項１記
載のビタビ復号方法において、前記レベル変換過程は、
パスメトリック値の０検出を用いることを要旨とする。

【００２５】また、請求項５記載の発明は、請求項１記
載のビタビ復号方法において、前記判定過程は、それぞ
れのパスメトリック値を２値変換した信号を互いに論理
積することを要旨とする。

【００２６】また、請求項６記載の発明は、復調シンボ
ルに基づいてブランチメトリックを計算するブランチメ
トリック演算回路と、前記ブランチメトリックと直前の
パスメトリックとを加算し更新後のパスメトリックを生
成する加算回路と、前記更新後のパスメトリックを相互
に比較し、比較結果に基づいてパスメトリックを選択す
る比較選択回路と、パスメトリックをレベル変換するレ
ベル変換回路と、レベル変換後のパスメトリックから最
小値を求める判定回路と、前記最小値を用いてパスメト
リックを正規化する正規化回路と、前記比較の結果を貯
えるパスメモリと、前記パスメモリから最尤信号系列を
出力する出力回路と、を備えたことを要旨とするビタビ
復号装置である。

【００２７】また、請求項７記載の発明は、請求項６記
載のビタビ復号装置において、前記レベル変換回路は、
リミッタ、被変換値と所定値とを比較する比較器、及び
被変換値が０であるか否かを検出する０検出回路のいず
れかまたはこれらの組合せであることを要旨とする。

【００２８】また、請求項８記載の発明は、請求項６記
載のビタビ復号装置において、前記判定回路は、それぞ
れのパスメトリック値を２値変換した信号を互いに論理
積する論理積回路であることを要旨とする。

【００２９】［作用］本発明においては、パスメトリッ
クのうち最も正しいものは他に比べて値が小さく、他は
非常に大きな値となることに着目し、レベル変換回路を
用いてパスメトリック値のビット数を圧縮し、このレベ
ル変換されたパスメトリックから正規化用の最小値を判
定することにより、パスメトリック正規化用の最尤判定
を高速化するとともにビタビ復号装置の回路規模を縮小
することができる。

【００３０】

【発明の実施の形態】次に本発明の実施の形態につい
て、図面を参照しながら説明する。図１は本発明に係る
ビタビ復号装置の実施形態の構成を示すブロック図であ
る。本実施の形態においては、拘束長Ｌ＝７とし、各時
刻における符号化器の可能な状態数は、Ｎｓ＝２^L-1 ＝
６４となるが、これは本発明を限定するものではない。

【００３１】図１において、ビタビ復号装置１は、入力
端子３と、ブランチメトリック演算回路（以下、ＢＭＵ
と略す）５と、正規化回路７と、加算比較選択ユニット
（以下、ＡＣＳＵと略す）９と、最尤判定回路１１と、
パスメモリ回路１３と、出力端子１５と、パスメトリッ
クをレベル変換するレベル変換回路１９と、レベル変換
後のパスメトリックから最小値を選択して出力する判定
回路２１と、を備えて構成されている。

【００３２】ＢＭＵ５は、入力端子３から入力された復
調シンボルに基づいて、ブランチメトリックを計算し、
正規化回路７へ出力する。正規化回路７は、ブランチメ
トリックから後述される判定回路２１で選ばれた最尤パ
スメトリック値Γmin を減算して、ＡＣＳＵ９へ出力す
る。

【００３３】ＡＣＳＵ９は、Ｎｓ＝６４に対応して、Ｎ
ｓ／２＝３２個のサブユニット、ＡＣＳＵ＃１からＡＣ
ＳＵ＃３２により構成されている。ＡＣＳＵ９のサブユ
ニットＡＣＳＵ＃１〜ＡＣＳＵ＃３２は、それぞれ図示
されない２つのパスメトリックレジスタが保持している
直前状態のパスメトリックの値に正規化回路７の出力を
加算して新しいパスメトリックを求め、この新しい状態
に至るそれぞれ２つの状態遷移のパスメトリック同士を
比較し、その中から小さい方のパスメトリックを選択し
て、選択されたパスメトリック値によりパスメトリック
レジスタを更新する。また同時に選択された遷移の情報
である選択フラグβ０〜β６３をパスメモリ回路１３へ
送る。

【００３４】パスメモリ回路１３は、ＡＣＳＵ９から出
力される選択フラグβ０〜β６３を時系列的に記憶する
とともに、最尤判定回路１１から出力される最尤パス情
報に基づいてメモリ回路に記憶された内容を選択し、最
尤復号出力として出力端子１５へ出力する。

【００３５】最尤判定回路１１は、ＡＣＳＵ９から出力
されるパスメトリックから最小値を有するパスメトリッ
クの識別情報である最尤パス情報を求め、これをパスメ
モリ回路１３へ出力する。

【００３６】レベル変換回路１９は、ＡＣＳＵ９と判定
回路２１との間に位置し、ＡＣＳＵ９から出力されるそ
れぞれのパスメトリックをレベル変換してビット数を削
減したパスメトリックを生成し、判定回路２１へ出力す
るものである。

【００３７】判定回路２１は、レベル変換回路１９によ
りビット数を削減された後のパスメトリックから最小値
を求め、この最小値である最尤パスメトリック値Γmin
を正規化回路７へ出力する。

【００３８】レベル変換回路１９及び判定回路２１は、
本発明の特徴的な構成要素であり、比較的簡単な回路構
成で、パスメトリック値を表現するビット数を削減し、
これにより最小パスメトリック検出のための回路規模を
縮小し、クリティカルパスである正規化フィードバック
ループの遅延期間を大幅に短縮するものである。

【００３９】図２（ａ）は、レベル変換回路の第１実施
形態としての変換テーブル回路の例を示す詳細回路図で
あり、６ビットの入力ＰＭ５〜ＰＭ０を３ビットの出力
ＰＭＬ２〜ＰＭＬ０に変換する例を示す回路図である。
同図において、符号１０１、１０３、１０５はそれぞれ
論理和回路を示し、符号１０７、１０９、１１１、１１
３はそれぞれ論理積回路を示す。

【００４０】論理和回路１０１の入力には、４本の入力
信号ＰＭ５〜ＰＭ２が接続され、これらの論理和である
ＰＭＬ２が出力となるとともに、論理積回路１０７、１
１１のそれぞれの一方の入力に接続されている。また論
理和回路１０１は反転出力を有し、ＰＭＬ２の相補（反
転）論理信号を論理積回路１０９、１１３のそれぞれの
一方の入力に供給している。

【００４１】論理積回路１０７、１１１のそれぞれの他
方の入力は、ＰＭ５、ＰＭ４に接続され、論理積回路１
０９、１１３のそれぞれの他方の入力は、ＰＭ１、ＰＭ
０に接続されている。そして、論理積回路１０７および
１０９の出力は論理和回路１０３に入力され論理和回路
１０３の出力はＰＭＬ１となっている。同様に、論理積
回路１１１および１１３の出力は論理和回路１０５に入
力され論理和回路１０５の出力はＰＭＬ０となってい
る。

【００４２】以上の回路構成により、この変換テーブル
回路は、入力ＰＭが３以下のときは、ＰＭＬ１、０にそ
れぞれＰＭ１、０を出力し、入力ＰＭが４以上のとき
は、ＰＭＬ１、０にそれぞれＰＭ５、４を出力すること
によりレベル変換を実行する。図２（ｂ）はこの変換テ
ーブル回路の入出力変換表である。

【００４３】図３（ａ）は、レベル変換回路の第２実施
形態としてのリミッタ回路の例を示す詳細回路図であ
る。同図において、符号１２１、１２３、１２５、及び
１２７は、それぞれ論理和回路を示す。このリミッタ回
路は、６ビットの入力ＰＭ５〜ＰＭ０の信号振幅を
“７”に制限した３ビットの出力ＰＭＬ２〜ＰＭＬ０に
変換する回路であり、“７”以下の入力はそのまま出力
するが、“７”以上の入力があったとき、その出力を
“７”に制限するものである。

【００４４】図３（ａ）のリミッタ回路の動作は以下の
とおりである。まず、入力が“７”以下のときは、論理
和回路１２１の出力が付勢されず、６ビットの入力の
内、下位３ビットであるＰＭ２〜０の値がそのまま３ビ
ットの出力ＰＭＬ２〜０となる。そして入力のパスメト
リック値が“８”以上になると、６ビットの入力の内、
上位３ビットであるＰＭ５〜３の論理和を出力する論理
和回路１２１が付勢され、その結果、論理和回路１２
３、１２５、１２７の出力も付勢され、振幅制限後の出
力ＰＭＬ２〜ＰＭＬ０の示す値が“７”となる。

【００４５】図３（ｂ）は、レベル変換回路の第３実施
形態としてのリミッタ回路の例を示す詳細回路図であ
る。同図において、符号１３１、１３３、１３５、及び
１３７は、それぞれ論理和回路を示す。このリミッタ回
路は、５ビットの入力ＰＭ４〜ＰＭ０の信号振幅を“１
５”に制限した４ビットの出力ＰＭＬ３〜ＰＭＬ０に変
換する回路であり、“１５”以下の入力はそのまま出力
するが、“１５”以上の入力があったとき、その出力を
“１５”に制限するものである。

【００４６】図４（ａ）は、レベル変換回路の第４実施
形態としての所定値との大小比較を行う比較器の例を示
す詳細回路図である。同図において、符号１４１は論理
和回路であり、６ビットの入力ＰＭ５〜ＰＭ０のうち、
ＰＭ５〜ＰＭ３の３本が入力されている。その他のＰＭ
２〜ＰＭ０は、接続されていない。そして、入力される
ＰＭの値が“８”以上のとき、出力ＰＭＬが付勢され、
入力ＰＭが“７”以下のときは、出力ＰＭＬは付勢され
ない。すなわち比較器は、６ビットの入力ＰＭ５〜ＰＭ
０と、比較対照値“８”との比較結果、入力が“８”以
上のときに出力ＰＭＬが“１”となり、入力が“７”以
下のときに出力ＰＭＬが“０”となる比較器として動作
することになる。

【００４７】図４（ｂ）は、レベル変換回路の第５実施
形態としての０検出回路の例を示す詳細回路図である。
同図において、符号１９は論理和回路であり、例えば、
６ビットのパスメトリック値を示す入力ＰＭ５〜ＰＭ０
の全てが論理和回路１９に接続されている。そして、入
力されるＰＭの値が“１”以上のとき、出力ＰＭＬが付
勢され、入力ＰＭが“０”のときは、出力ＰＭＬは付勢
されない。すなわち論理和回路１９の出力は、入力ＰＭ
と１との比較器と見なすこともできるし、負論理出力の
０検出器と見なすこともできる。

【００４８】ところで、図１のレベル変換回路１９がそ
れぞれ図４（ｂ）に示したような、０検出器で構成され
る場合、それぞれのレベル変換器でレベル変換された後
のパスメトリックは、“０”または“１”となるので、
これらのパスメトリックから最小値を選択する判定回路
２１は、これら変換後のパスメトリックの論理積をとる
論理積回路で実現される。

【００４９】実際のビタビ復号において、３ビットのブ
ランチメトリック容量を設けても、訂正可能な程度の誤
りがある状態でのブランチメトリックの値は、せいぜい
“１”または“２”程度の分布し、また誤りが連続する
ことも少ないことがしられている。

【００５０】そこでパスメトリックの正規化に用いるビ
ット数は、１ビットに制限しても、１回の正規化で１づ
つ（もしくは２などの小さな値）を減算すれば、パスメ
トリックのオーバーフローが発生する可能性は殆どな
い。もし大きな誤りが生じて正規化値すなわち最小パス
メトリック値が１以上となった場合にも、複数回の正規
化により１づつ減算されて、最小パスメトリック値が０
になり正規化処理ができる。

【００５１】パスメトリックのビット精度に余裕があれ
ば、１回の正規化を１づつおこなうのではなく、そのパ
スメトリックの最小値が８または１６を超えたときに、
８または１６を減算して正規化を行うようにしてもよ
い。このとき使用するレベル変換回路は、図４（ａ）に
示したような比較回路が好ましく、また判定回路には論
理積回路が利用できる。

【００５２】図５は、ビタビ復号におけるビット誤り率
の特性グラフであり、パスメトリックのレベル変換を行
い、３ビットにパスメトリックを圧縮した場合のビット
誤り率、及び５ビットのパスメトリックの場合の参照値
を示したものである。

【００５３】同図からも明らかなように、太い実線で示
すパスメトリックを３ビットにレベル変換した場合（Ｎ
ｍ＝３、□表示）と、比較対象である５ビットのパスメ
トリックの場合（Ｒｆ３２、黒の△表示）で殆どビット
誤り率に差異がなく、本発明の有効性が証明されてい
る。

【００５４】以上好ましい実施の形態について説明した
が、これは本発明を限定するものではない。たとえば、
第１実施形態の変換テーブル回路において、入出力特性
が入力値“４”を境界として屈曲する例を示したが他の
値を屈曲点にとってもよく、入力ビット数、出力ビット
数も所望の値とすることができる。

【００５５】また、第２実施形態において、リミットレ
ベルを“７”としたが、他の値をリミットレベルとする
こともできる。さらには第５実施形態における比較器の
比較対象である所定値を“８”としたが他の値としても
よいことも明らかである。

【００５６】

【発明の効果】以上説明したように本発明によれば、Ａ
ＣＳＵから最尤判定部に送られるパスメトリックをレベ
ル変換してそのビット数を圧縮し、このレベル変換され
たパスメトリックから最小値である最尤パスメトリック
を判定して正規化に利用することにより、クリティカル
パスであるパスメトリック正規化のための遅延時間を短
縮し、ビタビ復号装置全体のクロックを高速化すること
ができるという効果を奏する。

【００５７】また、本発明によれば、最尤判定部の回路
規模を縮小することが可能となり、また正規化回路にお
けるアンダーフロー対策の必要がなくなり、ビタビ復号
装置全体の回路を縮小することができるという効果を奏
する。

【図面の簡単な説明】

【図１】本発明に係るビタビ復号装置の全体構成を示す
ブロック図である。

【図２】本発明に係るビタビ復号装置に用いられるレベ
ル変換回路の詳細を示す回路構成図である。

【図３】本発明に係るビタビ復号装置に用いられるリミ
ッタ回路の詳細を示す回路構成図である。

【図４】本発明に係るビタビ復号装置に用いられる比較
回路（ａ）及び０検出回路（ｂ）の詳細を示す回路構成
図である。

【図５】本発明に係るビタビ復号装置のビット誤り率特
性を示すグラフである。

【図６】畳込み符号器の構成を示す図である。

【図７】ビタビ復号の原理を説明するトレリス線図であ
る。

【図８】状態遷移の組とパスメトリックとの関係を説明
するための図である。

【図９】従来のビタビ復号装置全体の構成を示すブロッ
ク図である。

【図１０】従来のビタビ復号装置全体の構成を示すブロ
ック図である。

【符号の説明】

１…ビタビ復号装置、３…入力端子、５…ブランチメト
リック計算回路（ＢＭＵ）、７…正規化回路、９…加算
比較選択回路（ＡＣＳＵ）、１１…最尤判定回路、１３
…パスメモリ回路、１５…出力端子、１９…レベル変換
回路、２１…判定回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 復調シンボルに基づいてブランチメトリ
   ックを計算するブランチメトリック演算過程と、 前記ブランチメトリックと直前のパスメトリックとを加
   算しパスメトリックを求める加算過程と、 前記求められたパスメトリックを相互に比較し、比較結
   果に基づいてパスメトリックを選択する比較選択過程
   と、 パスメトリックをレベル変換するレベル変換過程と、 レベル変換後のパスメトリックから最小値を求める判定
   過程と、 前記最小値を用いてパスメトリックを正規化する正規化
   過程と、 前記比較の結果を貯えたパスメモリから最尤信号系列を
   出力する出力過程と、 を備えたことを特徴とするビタビ復号方法。
2. 【請求項２】 前記レベル変換過程は、リミッタにより
   パスメトリック値を一定値以下に制限することを特徴と
   する請求項１記載のビタビ復号方法。
3. 【請求項３】 前記レベル変換過程は、パスメトリック
   値と所定値との大小比較結果を用いることを特徴とする
   請求項１記載のビタビ復号方法。
4. 【請求項４】 前記レベル変換過程は、パスメトリック
   値の０検出を用いることを特徴とする請求項１記載のビ
   タビ復号方法。
5. 【請求項５】 前記判定過程は、それぞれのパスメトリ
   ック値を２値変換した信号を互いに論理積することを特
   徴とする請求項１記載のビタビ復号方法。
6. 【請求項６】 復調シンボルに基づいてブランチメトリ
   ックを計算するブランチメトリック演算回路と、 前記ブランチメトリックと直前のパスメトリックとを加
   算し更新後のパスメトリックを生成する加算回路と、 前記更新後のパスメトリックを相互に比較し、比較結果
   に基づいてパスメトリックを選択する比較選択回路と、 パスメトリックをレベル変換するレベル変換回路と、 レベル変換後のパスメトリックから最小値を求める判定
   回路と、 前記最小値を用いてパスメトリックを正規化する正規化
   回路と、 前記比較の結果を貯えるパスメモリと、 前記パスメモリから最尤信号系列を出力する出力回路
   と、 を備えたことを特徴とするビタビ復号装置。
7. 【請求項７】 前記レベル変換回路は、リミッタ、被変
   換値と所定値とを比較する比較器、及び被変換値が０で
   あるか否かを検出する０検出回路のいずれかまたはこれ
   らの組合せであることを特徴とする請求項６記載のビタ
   ビ復号装置。
8. 【請求項８】 前記判定回路は、それぞれのパスメトリ
   ック値を２値変換した信号を互いに論理積する論理積回
   路であることを特徴とする請求項６記載のビタビ復号装
   置。