JPH10145344A - ビット位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 通信システムにおいて、伝送された入力信号
とクロック信号のとの間に生じた位相差を調整するに際
して、入力信号の位相変動に対して広範囲の位相追従を
実現することが課題である。 【解決手段】 入力信号又は入力クロックの一方を、移
相させることにより、入力信号と入力クロックとを位相
同期させる複数の位相同期手段と、対応する上記位相同
期手段からの入力クロックを分周して低速クロックを生
成し、対応する上記位相同期手段からの入力信号を上記
低速クロックに同期したパラレル信号に変換する、複数
の上記位相同期手段のそれぞれに対応した複数のシリア
ルパラレル変換手段と、複数系の位相同期手段及びシリ
アルパラレル変換手段のうちの１つの系を選択してパラ
レル信号及び低速クロックを出力させると共に、選択中
の系の位相同期手段による入力信号と入力クロックとの
位相同期が破綻間近なときに、他の系のパラレル信号及
び低速クロックを出力させる系切替手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ビット位相同期
回路に関するものであり、特に通信システムのシリアル
インタフェースに適用して好適なものである。

【０００２】

【従来の技術】通信システムにおいて、伝送されてきた
入力信号と入力クロックのとの間に生じた位相差を調整
する方法として、例えば、特開平４−２９３３３２号公
報に開示された方法がある。

【０００３】これは、入力信号に対し遅延素子を縦続接
続した可変遅延回路によって入力信号を段階的に遅延さ
せ、システムより供給されたクロックに基づいて、入力
信号を正しくラッチすることができる位相を有する入力
信号を上記可変遅延回路から選択するものである。これ
によって、入力信号の位相変動によって生じたクロック
信号と位相差を調整することができる。

【０００４】

【発明が解決しようとする課題】しかし、上記構成を有
する回路では、可変遅延回路が遅延素子の縦続接続によ
り構成されているため、位相追従範囲が有限であり、入
力信号の位相変動が可変遅延回路の許容遅延範囲を超え
た場合に、位相追従が破綻するという問題があった。

【０００５】また、所定位相ずつ異なる多相の入力信号
（又は入力クロック）を形成するものとして可変遅延回
路以外を適用したものもあるが、このような回路におい
ても、各位相の信号を形成する部分は、有限個の構成要
素から成っており、上述した可変遅延回路を適用した場
合と同様な課題を生じている。

【０００６】従って、入力信号の位相変動に対して広範
囲の位相追従を実現することが望まれていた。

【０００７】

【課題を解決するための手段】かかる課題を解決するた
めに、この発明のビット位相同期回路は、（１）入力信
号又は入力クロックの一方を、それらの位相差に応じて
移相させることにより、入力信号と入力クロックとを位
相同期させる複数の位相同期手段と、（２）対応する上
記位相同期手段からの入力クロックを分周して低速クロ
ックを生成し、対応する上記位相同期手段からの入力信
号を上記低速クロックに同期したパラレル信号に変換す
る、複数の上記位相同期手段のそれぞれに対応した複数
のシリアルパラレル変換手段と、（３）複数系の位相同
期手段及びシリアルパラレル変換手段のうちの１つの系
を選択してパラレル信号及び低速クロックを出力させる
と共に、選択中の系の位相同期手段による入力信号と入
力クロックとの位相同期が破綻間近なときに、他の系の
パラレル信号及び低速クロックを出力させる系切替手段
とを有することを特徴とする。

【０００８】

【発明の実施の形態】

（Ａ）実施形態 以下、本発明によるビット位相同期回路の一実施形態を
図面を参照しながら詳述する。

【０００９】（Ａ−１）実施形態の構成 図１は、この実施形態の機能的構成図である。図１にお
いて、この実施形態のビット位相同期回路は、位相判定
回路１０１、１０２と、制御回路１１１、１１２と、可
変遅延回路１２０と、同期パターン検出回路１３１、１
３２と、シリアルパラレル変換回路１４１、１４２と、
系選択制御回路１５０と、系選択回路１５１と、位相調
整回路１５２とから構成されている。

【００１０】ここで、位相判定回路１０１と制御回路１
１１と可変遅延回路１２０と同期パターン検出回路１３
１とシリアルパラレル変換回路１４１とで構成される系
を第１の系、位相判定回路１０２と制御回路１１２と可
変遅延回路１２０と同期パターン検出回路１３２とシリ
アルパラレル変換回路１４２とで構成される系を第２の
系という。また、この実施形態では、上記第１の系の出
力信号又は第２の系の出力信号のいずれかが後述する系
選択制御回路１５０によって選択される。ここでは、系
選択制御回路１５０によって選択される信号を出力する
系を選択系といい、それ以外の系を非選択系という。

【００１１】以下、この実施形態のビット位相同期回路
を構成する各部の機能について詳述する。

【００１２】可変遅延回路１２０は、複数個の遅延素子
を有し、可変遅延回路全体で入力クロックを最小でも１
クロック周期以上遅延させることが可能であり、後述す
る制御回路１１１、１１２から出力された位相制御信号
に従って、入力クロックの位相を遅延させた遅延素子を
選択し、遅延クロックとして制御回路１１１、１１２に
対応する位相判定回路１０１、１０２に出力するもので
ある。なお、可変遅延回路１２０によって選択される２
つの遅延クロックは、同一のクロックを源とするため、
位相は異なるが周波数は同じであり、さらに、これら２
つの遅延クロックは、制御回路１１１、１１２から出力
された位相制御信号によってそれぞれ個別に選択され
る。

【００１３】位相判定回路１０ｘ（ｘは、１又は２）
は、入力信号の位相と前記可変遅延回路１２０から出力
された遅延クロックの位相とを比較し、入力信号と遅延
クロックとの位相差を表わす位相差信号を制御回路１１
ｘへ出力し、入力信号と可変遅延回路１２０から出力さ
れた遅延クロックとを同期させ、同期させた信号を同期
パターン検出回路１３ｘとシリアルパラレル変換回路１
４ｘとへ出力するものである。

【００１４】制御回路１１１、１１２は、対応する位相
判定回路１０１、１０２から出力された位相差信号に基
づいて、入力信号の位相に対して遅延クロックを追従さ
せるために、可変遅延回路１２０において選択すべき遅
延素子を定め、これを位相制御信号として可変遅延回路
１２０へ出力するものである。具体的には、制御回路１
１１、１１２は、位相判定回路１０１、１０２から出力
された位相差信号と、後述する系選択制御回路１５０か
ら出力された系切替信号と、この制御回路１１１、１１
２と同一の機能を有する他の系の制御回路１１２、１１
１から出力された位相制御信号とを入力信号とする。そ
して、入力信号の位相が遅延クロックの位相に対して進
んでいるとき、当該制御回路１１１、１１２は、より位
相の進んだ遅延クロックにするために、可変遅延回路１
２０において、より遅延時間の短い遅延素子を選択させ
るための位相制御信号を出力し、入力信号の位相が遅延
クロックの位相に対して遅れているとき、当該制御回路
１１１、１１２は、より位相の遅れた遅延クロックにす
るために、可変遅延回路１２０において、より遅延時間
の長い遅延素子を選択させるための位相制御信号を可変
遅延回路１２０へ出力する機能を有する。

【００１５】また、当該制御回路１１１、１１２を含む
系が非選択系となっている場合で、選択系である他の制
御回路１１２、１１１から出力された位相制御信号によ
って、他の制御回路１１２、１１１が限界の遅延素子
（それ以上位相の進んだ又は位相の遅れた遅延クロック
にする遅延素子が無い状態）を選択していることを当該
制御回路１１１、１１２が認識したとき、当該制御回路
１１１、１１２は、ビット位相同期の確立のために、上
記の機能に加え、他の制御回路１１２、１１１が選択し
ている遅延クロックと位相差が１クロック以内の遅延ク
ロックであり、他の制御回路１１２、１１１が選択した
遅延クロックが有する位相以外の位相を有する遅延クロ
ックを選択するように位相制御信号を可変遅延回路１２
０へ出力する機能をも有する。

【００１６】制御回路１１１、１１２によって、再選択
された遅延クロックは、再び位相判定回路１０１、１０
２によって入力信号との位相が判定される。従って、位
相判定回路１０１、１０２と、制御回路１１１、１１２
と、可変遅延回路１２０とで構成される２つの位相同期
回路は、時間的に位相が変動する入力信号に対して遅延
クロックの位相を追従させる機能を有する。

【００１７】同期パターン検出回路１３ｘは、転送信号
に挿入されている同期パターンを検出するものである。
通常、通信システムにおいて授受される転送信号は、あ
る特定のフォーマットを有しいる。そして、受信装置に
おいてワード同期を確立させるため、転送信号内には特
定の同期パターンが挿入されている。

【００１８】シリアルパラレル変換回路１４ｘは、可変
遅延回路１２０から出力された遅延クロックを分周し、
これを低速クロックとして出力し、同期パターン検出回
路１３ｘから出力されたパターン検出信号に基づいて、
シリアル信号である入力信号を低速クロックに同期する
パラレル信号に展開し、出力するものである。

【００１９】系選択制御回路１５０は、選択系の制御回
路１１１、１１２から出力された位相制御信号と選択系
の位相判定回路１０１、１０２から出力された位相差信
号とから、選択系の位相追従が破綻する（以下、これを
臨界点という）ことを認識したとき（即ち、選択系で
は、それ以上の位相追従ができないことを認識したと
き）、非選択系の同期パターン検出回路１３２、１３１
が最初に同期パターンを検出した時点で、非選択系を選
択系に切り替えるように切替信号を系選択回路１５１へ
出力するものである。なお、上記臨界点とは、ビット位
相同期が破綻した状態を示すものではなく、ビット位相
同期がかろうじて確立されている状態を示す。

【００２０】系選択回路１５１は、系選択制御回路１５
０から出力された系切替信号に従って、切替信号が示す
系のシリアルパラレル変換回路１４１、１４２から出力
されたパラレル信号と低速クロックとを位相調整回路１
５２へ出力するものである。なお、系の切り替えは、系
選択回路１５１によって行われるので、パラレル信号及
び低速クロックのデータの安定時間内に系の切り替えを
行うことは十分可能であり、クリティカルなタイミング
制御は必要とされない。

【００２１】位相調整回路１５２は、系選択回路１５１
から出力されたパラレル信号と低速クロックとシステム
クロックとを入力信号とし、系選択回路１５１によって
系が切り替えられた際、系選択回路１５１から出力され
る切り替え前のパラレル信号と切り替え後のパラレル信
号との位相差を吸収し、低速クロックに従うパラレル信
号をシステムクロックに従うパラレル信号に変換し、出
力信号として出力するものである。なお、系選択回路１
５１によって系が切り替えられた際に生じるパラレル信
号の位相差は、分周前の遅延クロックの１クロック周期
より短い。従って、切り替えによって生じるパラレル信
号の微少な位相変動は、この位相調整回路１５２によっ
て十分吸収可能である。従って、最終的にはシステムク
ロックに同期した連続なパラレル信号が得られる。

【００２２】以上、この実施形態のビット位相同期回路
を構成する各部の機能について詳述したが、さらに以下
では、この実施形態を構成する位相判定回路１０１、１
０２と可変遅延回路１２０と系選択回路１５１とを詳細
に示す。図２は、この実施形態の機能的構成を示した図
１において、上記各回路について具体的にその回路構成
を示した詳細図である。

【００２３】この実施形態を構成する各回路が有する機
能は上述したので、以下では、上記各回路の回路構成と
構成された回路に基づく各回路の機能についてのみ説明
する。

【００２４】なお、図１において、制御回路１１１、１
１２は、いわゆるアップダウンカウンタを応用すること
によって実現可能である。そこで、図２では、制御回路
１１１、１１２をそれぞれカウンタ回路６０１、６０２
として表わす。そして、カウンタ回路６０１、６０２
は、可変遅延回路１２０の遅延素子（２０１〜２０ｎ）
のアドレス値を位相制御信号として出力する。また、ク
ロック分周機能をも有するシリアルパラレル変換回路１
４１は、シリアルパラレル変換回路４１０とクロックを
分周する分周回路４１１とに分けて図２に示した。シリ
アルパラレル変換回路１４２についても同様である。さ
らに、系選択回路１５１が有する機能は、エラスティク
ストアメモリによって実現することができるので、図２
では、系選択回路１５１をエラステックストアメモリ７
０１として示した。

【００２５】可変遅延回路１２０は、遅延素子である遅
延素子２０１〜２０ｎ（ｎは、２以上の整数）と、クロ
ック選択回路２１０、２１１とから構成されている。遅
延素子２０１〜２０ｎは、入力クロックに対して各々の
遅延素子が縦続接続されており、各々の素子が有する遅
延時間の分解能で段階的に、入力クロックを遅延させる
ものである。各々の素子が出力した各遅延クロックは、
クロック選択回路２１０と２１１とに入力される。クロ
ック選択回路２１０、２１１は、それぞれカウンタ回路
６０１、６０２が指定するアドレス値に対応したクロッ
クを選択し、遅延クロックとして位相判定回路１０１、
１０２へ出力するものである。

【００２６】位相判定回路１０１は、固定遅延回路３０
１、３０２と、ラッチ回路であるＤＦＦ回路３０３〜３
０５と、排他的否定論理和回路（ＥＸＮＯＲ回路）３０
６、３０７と、論理積回路（ＡＮＤ回路）３０８、３０
９とで構成されている。固定遅延回路３０１、３０２
は、入力信号の位相を段階的に遅延させるものである。
ＤＦＦ回路３０３〜３０５は、それぞれ、入力信号、固
定遅延回路３０１、３０２から出力された信号を入力と
し、クロック選択回路２１０から出力された遅延クロッ
クで上記入力信号をラッチし、これをラッチ信号として
出力するものである。特に、ＤＦＦ回路３０４から出力
されたラッチ信号は、この位相判定回路１０１の出力信
号となっている。ＥＸＮＯＲ回路３０６は、ＤＦＦ回路
３０３、３０４から出力された上記ラッチ信号の排他的
否定論理和を演算し、ＡＮＤ回路３０８に対しては演算
結果をそのまま、ＡＮＤ回路３０９に対しては演算結果
を反転させて出力するものであり、また、ＥＸＮＯＲ回
路３０７は、ＤＦＦ回路３０４、３０５から出力された
上記ラッチ信号の排他的否定論理和を演算し、ＡＮＤ回
路３０８に対しては演算結果を反転させて、ＡＮＤ回路
３０９に対しては演算結果をそのまま出力するものであ
る。

【００２７】ＡＮＤ回路３０８、３０９は、ＥＸＮＯＲ
回路３０６、３０７から出力された信号の論理積を演算
し、演算結果を位相差信号として出力するものである。

【００２８】ＤＦＦ回路３０３、３０４の出力が同一
で、ＤＦＦ回路３０５の出力のみが異なる場合（固定遅
延回路３０１から出力された信号の位相がクロック選択
回路２１０から出力された遅延クロックの位相に対して
遅れている場合）は、ＡＮＤ回路３０８の出力の論理レ
ベルはＨＩＧＨとなり、ＤＦＦ回路３０４、ＤＦＦ回路
３０５の出力が同一で、ＤＦＦ回路３０３の出力のみが
異なる場合（入力信号の位相が、クロック選択回路２１
０から出力された遅延クロックの位相に対して進んでい
る場合）は、ＡＮＤ回路３０９の出力の論理レベルがＨ
ＩＧＨとなる。ＤＦＦ回路３０３〜３０５の出力がすべ
て同一の場合（クロック選択回路２１０から出力された
遅延クロックに基づいて、ラッチ回路ＤＦＦ回路３０３
〜３０５が入力信号、固定遅延回路３０１、３０２から
出力された信号を正しくラッチした場合）は、ＡＮＤ回
路３０８、３０９の出力はともにＬＯＷレベルとなる。

【００２９】位相判定回路１０２は、固定遅延回路３１
０、３１１と、ラッチ回路であるＤＦＦ回路３１２〜３
１４と、排他的否定論理和回路（ＥＸＮＯＲ回路）３１
５、３１６と、論理積回路（ＡＮＤ回路）３１７、３１
８とで構成されている。なお、上記各回路が有する機能
は、位相判定回路１０１の場合と同様なのでその説明を
省略する。

【００３０】系選択回路１５１は、系選択セレクタ５１
０、５１１とによって構成されている。系選択セレクタ
５１０は、系選択制御回路１５０の出力である系切替信
号に従って、シリアルパラレル変換回路４１０、４１２
の出力であるパラレル信号のうち、いずれかをエラステ
ックストアメモリ１５２へ出力するものである。系選択
セレクタ５１１は、系選択制御回路１５０の出力である
系切替信号に従って、分周回路４１１、４１３の出力で
ある低速クロック（パラレル信号と同期したクロック）
のうち、いずれかをエラステックストアメモリ７０１へ
出力するものである。

【００３１】エラスティックストアメモリ７０１は、系
選択セレクタ５１１から出力された低速クロックに同期
して、系選択セレクタ５１０から出力されたパラレル信
号をメモリ内に書き込み、システムクロックに同期し
て、メモリ内に書き込まれた上記パラレル信号を読み出
し、これを外部のシステムに出力するものである。

【００３２】（Ａ−２）実施形態の動作 以上の構成を有するこの実施形態のビット位相同期回路
の動作を以下に説明する。なお、この実施形態を構成す
る各回路の動作を詳細に説明するために、ここでは先に
示した図２に基づいて説明を行なう。また、シリアルパ
ラレル変換回路は８ビットパラレル信号に変換するもの
である。

【００３３】まず、第１の系が選択系であり、第１の系
によってビット位相同期が確立されており、クロック選
択回路２１０から出力された遅延クロックによって、入
力信号、固定遅延回路３０１、３０２から出力された信
号が確実にラッチされている場合の動作を説明する。図
３は、入力信号、固定遅延回路３０１、３０２、クロッ
ク選択回路２１０、ＤＦＦ回路３０４、ＡＮＤ回路３０
８、３０９、同期パターン検出回路１３１、分周回路４
１１、シリアルパラレル変換回路４１０の出力信号のタ
イムチャートを示したものである。以下、図２及び３を
参照しながら説明する。

【００３４】入力信号は、固定遅延回路３０１によって
遅延量ＰＨ１だけ遅延され、さらに固定遅延回路３０２
によって遅延量ＰＨ２（＝ＰＨ×２）だけ遅延される。
タイムチャートに示したように、入力信号と固定遅延回
路３０１、３０２から出力された信号の同一ビット内で
クロック選択回路２１０から出力された遅延クロックが
立ち上がっているので（図３において、例えばｔ１を参
照）、ＤＦＦ回路３０３〜３０５に入力したこれらの信
号は、遅延クロックによって確実にラッチされる。従っ
て、ＤＦＦ回路３０３〜３０５から出力されたラッチ信
号は全て一致し、ＡＮＤ回路３０８、３０９から出力さ
れた位相差信号はともにＬＯＷレベルとなる。従って、
位相差信号が入力するカウンタ回路６０１は、現在の位
相制御信号（即ち、クロック選択回路２１０のアドレス
値）を維持する。また、ＤＤＦ回路３０４から出力され
たラッチ信号は、クロック選択回路２１０から出力され
た遅延クロックに同期しており（図３において例えば、
ｔ１を参照）、ビット位相同期が確立されていることが
示される。

【００３５】ＤＦＦ回路３０４から出力されたラッチ信
号は、同期パターン検出回路１３１とシリアルパラレル
変換回路４１０とに入力される。同期パターン検出回路
１３１では、ラッチ信号内に挿入されている同期パター
ンが検出され、同期パターンが検出されたとき、同期パ
ターン検出回路１３１の出力である同期パターン検出信
号がＨＩＧＨレベルとなる。この動作例では、＃７ビッ
トに同期パターンが挿入されているものとした（図３の
ｔ２を参照）。一方、分周回路４１１へ入力された遅延
クロックは、そのクロックが８分周され、低速クロック
が出力される。

【００３６】シリアルパラレル変換回路４１０は、同期
パターン検出回路１３１から出力された同期パターン検
出信号がＨＩＧＨレベルになったことに基づいてワード
同期を確立し、回路ＤＦＦ回路３０４から出力されたシ
リアル信号であるラッチ信号の＃０ビット〜＃７ビット
を、分周回路４１１から出力された低速クロックに従う
８ビットのパラレル信号に変換する。

【００３７】シリアルパラレル変換回路１４１及び分周
回路４１１から出力されたパラレル信号及び低速クロッ
クは、それぞれ、系選択セレクタ５１０、５１１を経由
して、エラスティックストアメモリ７０１に入力され
る。

【００３８】エラスティックストアメモリ７０１は、低
速クロックに同期して、８ビットのパラレル信号をメモ
リ内に書き込み、外部から入力されたシステムクロック
に同期して、メモリ内に書き込まれた上記パラレル信号
を読み出し、これを外部のシステムに出力する。

【００３９】次に、第１の系が選択系であり、第１の系
によってビット位相同期が確立されてはいるが、固定遅
延回路３０１から出力された信号の位相がクロック選択
回路２１０から出力された遅延クロックの位相より進ん
でいる場合で、可変遅延回路１２０のクロック選択回路
２１０が遅延処理を施されていない入力信号を選択して
いるときの動作を説明する。

【００４０】図４は、入力信号、第１の系の固定遅延回
路３０１、３０２、クロック選択回路２１０、ラッチ回
路３０４、ＡＮＤ回路３０８、３０９、分周回路４１
１、シリアルパラレル変換回路４１０、第２の系のクロ
ック選択回路２１１、ラッチ回路３１３、同期パターン
検出回路１３２、分周回路４１３、シリアルパラレル変
換回路４１２、系選択制御回路１５０、系選択セレクタ
５１０、系選択セレクタ５１１の出力信号のタイムチャ
ートを示したものである。なお、第２の系の固定遅延回
路３１０、３１１の出力信号は、固定遅延回路３０１、
３０２の出力信号に一致する。以下、図２及び４を参照
しながら説明する。

【００４１】入力信号は、固定遅延回路３０１によって
遅延量ＰＨ１だけ遅延され、さらに固定遅延回路３０２
によって遅延量ＰＨ２（ＰＨ１×２）だけ遅延される。

【００４２】入力信号と固定遅延回路３０１、３０２か
ら出力された信号において、固定遅延回路３０１、３０
２から出力された信号については、同一ビット内でクロ
ック選択回路２１０から出力された遅延クロックが立ち
上がっている。しかし、入力信号については、入力信号
のビットの境界である不定領域で遅延クロックが立ち上
がっている（図４の例えば、ｔ３参照）。従って、ＤＦ
Ｆ回路３０３〜３０５が、入力信号、固定遅延回路３０
１、３０２から出力された信号を遅延クロックによって
ラッチする際に、固定遅延回路３０１、３０２から出力
された信号ついては正確にラッチできるが、入力信号に
ついてはレベルが不定領域にあるため、正確にラッチす
ることができない。ここでは、ＤＦＦ回路３０３〜３０
５から出力されたラッチ信号のうち、ＤＦＦ回路３０３
から出力されたラッチ信号のみが他の信号と一致しない
とする。この場合、ＡＮＤ回路３０９から出力された位
相差信号のみがＨＩＧＨレベルとなる。この段階では、
固定遅延回路３０１から出力されたラッチ信号は、遅延
クロックに対してＰＨ３の位相余裕しかないものの、こ
の固定遅延回路３０１から出力されたラッチ信号が第１
の系の出力信号となるので、ビット位相同期は確立され
た状態にある。

【００４３】位相差信号によって、入力信号の位相が進
んだことを認識したカウンタ回路６０１は、クロック選
択回路２１０において、より位相の進んだ遅延クロック
に対応するアドレス値があれば（即ち、それ以上に遅延
クロックの位相を進ませることができる遅延素子があれ
ば）、そのアドレス値をクロック選択回路２１０へ出力
し、クロック選択回路２１０から出力される遅延クロッ
クの位相を進ませる。しかし、今の場合、可変遅延回路
１２０のクロック選択回路２１０が遅延処理を施されて
いない入力信号を選択してるので、カウンタ回路６０１
はラッチ信号と遅延クロックとの位相差ＰＨ３を解消す
るクロック選択回路２１０のアドレス値を出力すること
ができない。

【００４４】一方、クロック選択回路２１１を制御する
第２の系のカウンタ回路６０２は、カウンタ回路６０１
から出力された位相制御信号（クロック選択回路２１０
のアドレス値）から、可変遅延回路１２０が、遅延処理
が施されていない入力信号（即ち、それ以上に位相の進
んだ遅延クロックがない信号）を選択していることを認
識し、系制御回路１５０から出力された系切替信号によ
って、自らが属する第２の系が非選択系であることを認
識した時点で、ＡＮＤ回路３１７、３１８から出力され
た位相差信号に基づいて、ＤＦＦ回路３１２〜３１４の
出力が全て確実にラッチできるような遅延クロックであ
って、カウンタ回路６０１が選択した遅延クロック以外
の遅延クロック（例えば、遅延素子２０４に対応する遅
延クロックなど）に対応するアドレス値をクロック選択
回路２１１へ出力する。

【００４５】タイムチャートに示したとおり、クロック
選択回路２１１から出力された遅延クロックの位相は、
クロック選択回路２１０から出力された遅延クロックの
位相より約１８０度進んでいる。即ち、入力信号、固定
遅延回路３１０、３１１から出力された信号の同一ビッ
ト内でクロック選択回路２１１から出力された遅延クロ
ックが立ち上がっているので（図４の例えば、ｔ４参
照）、第２の系では、ビット位相同期が確立されている
状態にある。

【００４６】カウンタ回路６０１、６０２から出力され
た位相制御信号と位相判定回路１０１から出力された位
相差信号とによって、第１の系が臨界点に達したことを
認識した系制御回路１５０は、第２の系の同期パターン
検出回路１３２によって同期パターンが検出された時点
（図４のｔ５）で、第１の系を非選択系に、第２の系を
選択系にするために、出力信号をＨＩＧＨレベルからＬ
ＯＷレベルに切り替え、系切替信号を系選択セレクタ５
１０、５１１とカウンタ回路６０１、６０２とへ出力す
る。

【００４７】系選択セレクタ５１０、５１１は、系選択
制御回路１５０から出力された系切替信号に従って、第
２の系から出力されたパラレル信号と低速クロックとを
選択し、エラステックストアメモリ７０１へ出力する。
この切り替えによって、系選択セレクタ５１０、５１１
から出力されたシリアル信号と低速クロックとの位相
は、切り替えがなかった場合と比べてそれぞれＰＨ４
（約１／２クロック周期）だけ短くなる。

【００４８】エラステックストアメモリ７０１は、系選
択セレクタ５１０、５１１での切り替え動作により生じ
たパラレル信号の位相変動（図４では、ＰＨ４の位相変
動）を吸収し、上記パラレル信号をシステムクロックに
乗せかえ、それを出力信号として出力する。なお、上記
のパラレル信号の位相変動は、シリアルクロックで１ク
ロック周期以内の位相差しかないため、その位相差をエ
ラステックストアメモリ７０１で吸収することは十分可
能である。

【００４９】（Ａ−３）実施形態の効果 以上の構成を有するこの実施形態のビット位相同期回路
の効果を以下説明する。

【００５０】この実施形態は、第１の系と第２の系とが
相異なる位相を有する遅延クロックによって入力信号を
追従し、一方の系による位相追従が破綻する直前に他の
系に切り替えるので、複数個の遅延素子を有する可変遅
延回路を用いても、入力信号の位相変動に対して広範囲
な位相追従を実現することができる。

【００５１】また、この実施形態は、位相判定回路をか
ら出力されたシリアル信号であるラッチ信号をシリアル
パラレル変換回路でパラレル信号に変換するので、後段
の系選択回路１５１において系が切り替えられたときに
生じる位相変動は、シリアルクロックで１クロック周期
以内の位相差しかない。このため、この位相差は位相調
整回路１５２で容易に吸収することができる。

【００５２】さらに、上記シリアルパラレル変換回路
は、同期パターンが検出された時点で、シリアル信号を
パラレル信号へ変換する。そのために、ワード同期が確
立した状態でシリアルパラレル変換回路からパラレル信
号が出力されるので、後段においてパラレル信号を並び
替える必要がない。

【００５３】（Ｂ）その他の実施形態 なお、実施形態では、入力クロックの多相クロック（上
記実施形態では、遅延クロック）を得るために、複数個
の遅延素子を有する可変遅延回路を用いたが、他の多相
クロックの形成方法を適用しているものにも、この発明
を適用できる。

【００５４】また、実施形態は、非選択系については、
選択系の制御回路が臨界点に達すか否かを問わず、常に
ビット位相同期動作を行う機能を有するが、選択系の制
御回路が臨界点に達するまでは待機状態とし、選択系の
制御回路が臨界点に達した時点でビット位相同期動作を
開始する機能としても良い。

【００５５】さらに、実施形態では、ビット位相同期と
ともにワード同期の確立をも同時に確立させるために、
同期パターン検出回路で同期パターンを検出したが、ビ
ット位相同期とともにフレーム同期を確立させるため
に、同期パターン検出回路でフレーム同期パターンを検
出しても良く、或いは、同期パターン検出回路を具備す
る構成としなくても良い。

【００５６】さらにまた、実施形態では、選択系のビッ
ト位相同期が臨界点に達する時点で系の切り替えを行う
こととしたが、臨界点に達することのみが系の切り替え
の条件ではない。従って、選択系のビット位相同期が臨
界点に達するまでに系の切り替えを行うこととしても良
い。

【００５７】また、上記実施形態では、位相判定回路と
制御回路と可変遅延回路と同期パターン検出回路とシリ
アルパラレル変換回路とで構成される系を２つ用いた場
合を示したが、この系を３つ以上用いてビット位相同期
回路を構成しても良い。なお、この場合系選択制御回路
が、選択系の位相追従が臨界点に到達することを認識し
たとき、系選択制御回路の制御論理として、例えば、そ
の時点で入力信号に対して最も良く位相追従している遅
延クロックを出力する系を選択することとして良い。こ
のように、制御論理に変更を加えることで、上記系を３
つ以上用いてたビット位相同期回路を構成することがで
きる。

【００５８】さらに、上記実施形態では、入力信号に対
して確実にラッチすることのできる入力クロックを可変
遅延回路で選択する方法を示したが、上記実施形態で示
した場合とは逆に、可変遅延回路に入力信号を入力さ
せ、入力クロックに対して確実にラッチすることのでき
る遅延された入力クロックを、可変遅延回路で選択する
方法でも良い。

【００５９】

【発明の効果】以上のように、この発明によれば、選択
中の系の位相同期手段による入力信号と入力クロックと
の位相同期が破綻間近なときに、他の系の位相同期手段
による入力信号と入力クロックとを位相同期をさせ、他
の系の位相同期手段による入力信号と入力クロックとを
出力させることにより、入力信号の位相変動に対して広
範囲な位相追従を実現することができる。

【図面の簡単な説明】

【図１】実施形態の機能的構成を表したブロック図であ
る。

【図２】実施形態の機能的構成を詳細に表したブロック
図である。

【図３】実施形態の動作説明するためのタイムチャート
である。

【図４】実施形態の動作の特徴を説明するためのタイム
チャートである。

【符号の説明】

１０１…位相判定回路、１０２…位相判定回路、１１１
…制御回路、１１２…制御回路、１３１…同期パターン
検出回路、１３２…同期パターン検出回路、１４１…シ
リアルパラレル変換回路、１４２…シリアルパラレル変
換回路 、１５０…系選択制御回路、１５１…系選択回
路、１５２…位相調整回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力信号又は入力クロックの一方を、そ
   れらの位相差に応じて移相させることにより、入力信号
   と入力クロックとを位相同期させる複数の位相同期手段
   と、 対応する上記位相同期手段からの入力クロックを分周し
   て低速クロックを生成し、対応する上記位相同期手段か
   らの入力信号を上記低速クロックに同期したパラレル信
   号に変換する、複数の上記位相同期手段のそれぞれに対
   応した複数のシリアルパラレル変換手段と、 複数系の位相同期手段及びシリアルパラレル変換手段の
   うちの１つの系を選択してパラレル信号及び低速クロッ
   クを出力させると共に、選択中の系の位相同期手段によ
   る入力信号と入力クロックとの位相同期が破綻間近なと
   きに、他の系のパラレル信号及び低速クロックを出力さ
   せる系切替手段とを有することを特徴とするビット位相
   同期回路。
2. 【請求項２】 上記切替手段の後段に、この系切替手段
   からのパラレル信号を、上記低速クロックと同一の周波
   数を有する外部からのクロックに乗せ換える位相調整手
   段をさらに有することを特徴とする請求項１に記載のビ
   ット位相同期回路。
3. 【請求項３】 上記各位相同期手段はそれぞれ、 与えられた位相制御信号に基づいた遅延量だけ、入力信
   号又は入力クロックを遅延させる可変遅延回路と、 この可変遅延回路からの入力信号又は入力クロックと、
   他方の入力クロック又は入力信号との位相差を検出する
   位相判定回路と、 この位相判定回路が検出した位相差に基づいて、上記位
   相制御信号を形成する位相制御回路とを有することを特
   徴とする請求項１又は２に記載のビット位相同期回路。
4. 【請求項４】 上記各位相同期手段の可変遅延回路とし
   て、共通の可変遅延回路を適用していることを特徴とす
   る請求項３に記載のビット位相同期回路。
5. 【請求項５】 非選択状態の上記位相制御回路は、選択
   されている系が切替わる直前、又は常時、選択状態の位
   相同期手段において遅延された入力信号又は入力クロッ
   クが有する位相とは異なる位相に入力信号又は入力クロ
   ックを遅延させる位相制御信号を形成することを特徴と
   する請求項３に記載のビット位相同期回路。