JPH10149330A - インターフェース・バス用の２次チャネル - Google Patents
インターフェース・バス用の２次チャネルInfo
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- JPH10149330A JPH10149330A JP9212197A JP21219797A JPH10149330A JP H10149330 A JPH10149330 A JP H10149330A JP 9212197 A JP9212197 A JP 9212197A JP 21219797 A JP21219797 A JP 21219797A JP H10149330 A JPH10149330 A JP H10149330A
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- Japan
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- circuit
- bus
- memory
- secondary channel
- point
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
- G06F13/4278—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using an embedded synchronisation
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 コンピュータ・システムにおいて、２地点間
バスに接続され該バスに対して情報の抽出や供給を可能
にする二次チャネルを提供する。 【解決手段】 ２地点間バスであるＴＳＩバスは、ファ
イバ・チャネル・コントローラ１２とブリッジ回路１８
との間に接続され、２次チャネル・アービトレータ２４
がＴＳＩバスに接続されている。アービトレータ２４
は、ＴＳＩバス上の情報がメモリ２６に向けられている
か否かを判定する。メモリに向けられている場合には、
クイック・スイッチを介してＴＳＩバスからメモリに情
報を供給して書込／読出を実行するが、そうでない場合
にのみ、ローカル・プロセッサ２８が２次チャネル・ア
ービトレータ２４を介してメモリにアクセスできる。制
御情報をブリッジ回路を迂回してメモリに供給できるの
で、データ速度を高めることができる。
バスに接続され該バスに対して情報の抽出や供給を可能
にする二次チャネルを提供する。 【解決手段】 ２地点間バスであるＴＳＩバスは、ファ
イバ・チャネル・コントローラ１２とブリッジ回路１８
との間に接続され、２次チャネル・アービトレータ２４
がＴＳＩバスに接続されている。アービトレータ２４
は、ＴＳＩバス上の情報がメモリ２６に向けられている
か否かを判定する。メモリに向けられている場合には、
クイック・スイッチを介してＴＳＩバスからメモリに情
報を供給して書込／読出を実行するが、そうでない場合
にのみ、ローカル・プロセッサ２８が２次チャネル・ア
ービトレータ２４を介してメモリにアクセスできる。制
御情報をブリッジ回路を迂回してメモリに供給できるの
で、データ速度を高めることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、２地点間バス(poi
nt-to-point bus)に接続する２次チャネル(secondary c
hannel)に関する。２次チャネル（従属チャネル）は、
所定の情報を２地点間バスから抽出し、２地点間の回路
以外の他の回路にその情報を供給するように構成された
ものである。更に特定すれば、本発明は、タキオン・シ
ステム・インターフェース・バス(Tachyon system inte
rface bus)からの所定の情報の抽出、および該所定の情
報の２次回路への供給に関する。
nt-to-point bus)に接続する２次チャネル(secondary c
hannel)に関する。２次チャネル（従属チャネル）は、
所定の情報を２地点間バスから抽出し、２地点間の回路
以外の他の回路にその情報を供給するように構成された
ものである。更に特定すれば、本発明は、タキオン・シ
ステム・インターフェース・バス(Tachyon system inte
rface bus)からの所定の情報の抽出、および該所定の情
報の２次回路への供給に関する。
【０００２】
【従来の技術】近年、超高速データ・リンクの分野にお
いて、飛躍的な技術的発展があった。高性能コンピュー
タが、データ通信業界の照準となっている。性能に関す
る必要条件および改善は、マルチメディア、科学的現象
の視覚化、およびネットワークの拡張設計のような、デ
ータ集約的(data-intensive)で高速のネットワークを使
用する用途を生み出した。しかしながら、コンピュータ
及びＩ／Ｏ装置間の既存のネットワーク相互接続には、
必要とされる速度で実行できるものが存在していない。
いて、飛躍的な技術的発展があった。高性能コンピュー
タが、データ通信業界の照準となっている。性能に関す
る必要条件および改善は、マルチメディア、科学的現象
の視覚化、およびネットワークの拡張設計のような、デ
ータ集約的(data-intensive)で高速のネットワークを使
用する用途を生み出した。しかしながら、コンピュータ
及びＩ／Ｏ装置間の既存のネットワーク相互接続には、
必要とされる速度で実行できるものが存在していない。
【０００３】ファイバ・チャネルは、ワークステーショ
ン、メインフレーム、スーパーコンピュータ、デスクト
ップ・コンピュータ、記憶装置、ネットワーク・サーバ
およびその他の周辺機器間で迅速にデータを転送するた
めに、実用的で安価であり、しかも拡張可能な手段を提
供するために開発された。ファイバ・チャネルは、Amer
ican National Standards Institute（ＡＮＳＩ）によ
って作成された規格を統合した規格集の一般的な名称で
ある。
ン、メインフレーム、スーパーコンピュータ、デスクト
ップ・コンピュータ、記憶装置、ネットワーク・サーバ
およびその他の周辺機器間で迅速にデータを転送するた
めに、実用的で安価であり、しかも拡張可能な手段を提
供するために開発された。ファイバ・チャネルは、Amer
ican National Standards Institute（ＡＮＳＩ）によ
って作成された規格を統合した規格集の一般的な名称で
ある。
【０００４】プロセッサと周辺機器との間のデータ通信
には、チャネルおよびネットワークという２つの基本的
なタイプがある。チャネルは、通信装置間において、直
接的または切替式の２地点間接続を提供するものであ
る。チャネルは、通常、ハードウエア集約的であり、高
速でデータを移送し、オーバーヘッドが少ない。これと
対照的に、ネットワークは分散ノード（ワークステーシ
ョン、ファイル・サーバ、または周辺機器のような）の
集合体であり、これらのノード間の相互作用をサポート
するそれ自体のプロトコルを有している。ネットワーク
は、ソフトウエア集約的であるために比較的オーバーヘ
ッドが多く、その結果チャネルよりも低速である。
には、チャネルおよびネットワークという２つの基本的
なタイプがある。チャネルは、通信装置間において、直
接的または切替式の２地点間接続を提供するものであ
る。チャネルは、通常、ハードウエア集約的であり、高
速でデータを移送し、オーバーヘッドが少ない。これと
対照的に、ネットワークは分散ノード（ワークステーシ
ョン、ファイル・サーバ、または周辺機器のような）の
集合体であり、これらのノード間の相互作用をサポート
するそれ自体のプロトコルを有している。ネットワーク
は、ソフトウエア集約的であるために比較的オーバーヘ
ッドが多く、その結果チャネルよりも低速である。
【０００５】Hewlett Packard社は、「タキオン(tachyo
n)」と呼ばれている集積回路を設計している。この集積
回路は、ファイバ・チャネルとインターフェースし、そ
してコントローラとして動作する。タキオン・コントロ
ーラは、ファイバ・チャネルを通じて受信および送信を
行う。また、タキオン・コントローラは、バースト状の
データを処理することができる高速装置と、タキオン・
コントローラとをインターフェースするために、タキオ
ン・システム・インターフェース・バス（ＴＳＩバス）
を備えている。ＴＳＩバスは、基本的には、高速の２地
点間相互接続バスである。これは、ミニコンピュータに
直接接続することができ、あるいはブリッジ回路を介し
て、ＰＣＩバス上におけるバス・プロトコルのような、
他の種類のバス・プロトコルに接続することもできる。
n)」と呼ばれている集積回路を設計している。この集積
回路は、ファイバ・チャネルとインターフェースし、そ
してコントローラとして動作する。タキオン・コントロ
ーラは、ファイバ・チャネルを通じて受信および送信を
行う。また、タキオン・コントローラは、バースト状の
データを処理することができる高速装置と、タキオン・
コントローラとをインターフェースするために、タキオ
ン・システム・インターフェース・バス（ＴＳＩバス）
を備えている。ＴＳＩバスは、基本的には、高速の２地
点間相互接続バスである。これは、ミニコンピュータに
直接接続することができ、あるいはブリッジ回路を介し
て、ＰＣＩバス上におけるバス・プロトコルのような、
他の種類のバス・プロトコルに接続することもできる。
【０００６】ファイバ・チャネルから受け取ったデータ
は、一旦ＰＣＩバス上に乗せられると、ＳＣＳＩコント
ローラを介して記憶装置に格納するように指定すること
ができる。ローカル・マイクロプロセッサは、ＰＣＩバ
ス上にあるデータ・ストリームをインタープリート（解
釈）し、ディスク・ドライブのようなメモリ装置内への
データ転送のスケジューリングを行わなければならな
い。ローカル・マイクロプロセッサによってデータ転送
のスケジューリングが行われた後、ＳＣＳＩコントロー
ラは、ファイバ・チャネルから来たデータのメモリ記憶
装置への転送を進める。
は、一旦ＰＣＩバス上に乗せられると、ＳＣＳＩコント
ローラを介して記憶装置に格納するように指定すること
ができる。ローカル・マイクロプロセッサは、ＰＣＩバ
ス上にあるデータ・ストリームをインタープリート（解
釈）し、ディスク・ドライブのようなメモリ装置内への
データ転送のスケジューリングを行わなければならな
い。ローカル・マイクロプロセッサによってデータ転送
のスケジューリングが行われた後、ＳＣＳＩコントロー
ラは、ファイバ・チャネルから来たデータのメモリ記憶
装置への転送を進める。
【０００７】上述のファイバ・チャネルからのデータ
を、例えば、記憶装置に転送する技法の欠点は、データ
情報ストリームをファイバ・チャネル・フォーマットか
らＴＳＩバス・フォーマットに再フォーマット化し、更
にＰＣＩバス・フォーマットにする際に、時間がかかる
ことである。ローカル・マイクロプロセッサは、データ
内にある制御コマンドを読み取って解釈し、現在ＰＣＩ
バス上に存在するこのデータに対して、何を行うべきか
を判断しなければならない。データがＰＣＩバスのため
に再フォーマットされる前の時点において、ＴＳＩデー
タ・ストリームから制御コマンドが抽出できれば有用で
あろう。これが可能であれば、マイクロプロセッサは、
データ・ストリームの準備ができ、ＰＣＩバス上で使用
可能になるのと同時に、例えば、ＳＣＳＩコントローラ
内へのデータ転送のスケジューリングができるようにな
る。
を、例えば、記憶装置に転送する技法の欠点は、データ
情報ストリームをファイバ・チャネル・フォーマットか
らＴＳＩバス・フォーマットに再フォーマット化し、更
にＰＣＩバス・フォーマットにする際に、時間がかかる
ことである。ローカル・マイクロプロセッサは、データ
内にある制御コマンドを読み取って解釈し、現在ＰＣＩ
バス上に存在するこのデータに対して、何を行うべきか
を判断しなければならない。データがＰＣＩバスのため
に再フォーマットされる前の時点において、ＴＳＩデー
タ・ストリームから制御コマンドが抽出できれば有用で
あろう。これが可能であれば、マイクロプロセッサは、
データ・ストリームの準備ができ、ＰＣＩバス上で使用
可能になるのと同時に、例えば、ＳＣＳＩコントローラ
内へのデータ転送のスケジューリングができるようにな
る。
【０００８】
【発明の概要】本発明は、２地点間バースト型バスに接
続される２次チャネルを提供することに関する。この２
次チャネルは、制御情報のような所定の情報をバースト
型バスから抽出したり、あるいは、このような情報をバ
ースト型バスに供給するように構成されている。即ち、
２次チャネルは、２つの２地点間装置と、２地点間バス
を共有する。更に詳細には、本発明は、コンピュータ・
システムと連携する２地点間バースト型バス用の２次チ
ャネルに関するものである。２地点間バスは、標準化さ
れたバスとして、ファイバ・チャネル・コントローラを
起点とすることができる。２地点間バスは他の回路に接
続する。他の回路とは、ブリッジ回路、ミニコンピュー
タ、または周辺装置等が考えられる。また、２次チャネ
ルも２地点間バスに接続され、所定のアドレスを有する
情報を受け取ることによって、このバスを共有するよう
に構成される。２次チャネルが受け取る情報は、プロセ
ッサと共有するメモリに格納することができる。
続される２次チャネルを提供することに関する。この２
次チャネルは、制御情報のような所定の情報をバースト
型バスから抽出したり、あるいは、このような情報をバ
ースト型バスに供給するように構成されている。即ち、
２次チャネルは、２つの２地点間装置と、２地点間バス
を共有する。更に詳細には、本発明は、コンピュータ・
システムと連携する２地点間バースト型バス用の２次チ
ャネルに関するものである。２地点間バスは、標準化さ
れたバスとして、ファイバ・チャネル・コントローラを
起点とすることができる。２地点間バスは他の回路に接
続する。他の回路とは、ブリッジ回路、ミニコンピュー
タ、または周辺装置等が考えられる。また、２次チャネ
ルも２地点間バスに接続され、所定のアドレスを有する
情報を受け取ることによって、このバスを共有するよう
に構成される。２次チャネルが受け取る情報は、プロセ
ッサと共有するメモリに格納することができる。
【０００９】
【発明の実施の形態】図１には、ファイバ・チャネル・
インターフェース・コントローラ・システム・インター
フェース・バス１０用の本発明による２次チャネルの代
表的な実施例が示されており、該２次チャネルは、好ま
しくはタキオン・コントローラのような、ファイバ・チ
ャネル・コントローラ１２を必要とする。他のファイバ
・チャネル・コントローラも使用可能であり、この場合
も、本発明の主旨から逸脱する訳ではない。ファイバ・
チャネル・コントローラ１２は、ファイバ・チャネル１
４を介して、データの送受信を行うように構成されてい
る。ファイバ・チャネル・コントローラ１２は、ファイ
バ・チャネルの情報を、ＴＳＩバス１６と呼ばれる標準
化されたバスのプロトコルに変換する。好適なファイバ
・チャネル・コントローラ１２は、Hewlett Packardに
よって製造されており、その仕様はこの言及により本願
にも含まれているものとする。
インターフェース・コントローラ・システム・インター
フェース・バス１０用の本発明による２次チャネルの代
表的な実施例が示されており、該２次チャネルは、好ま
しくはタキオン・コントローラのような、ファイバ・チ
ャネル・コントローラ１２を必要とする。他のファイバ
・チャネル・コントローラも使用可能であり、この場合
も、本発明の主旨から逸脱する訳ではない。ファイバ・
チャネル・コントローラ１２は、ファイバ・チャネル１
４を介して、データの送受信を行うように構成されてい
る。ファイバ・チャネル・コントローラ１２は、ファイ
バ・チャネルの情報を、ＴＳＩバス１６と呼ばれる標準
化されたバスのプロトコルに変換する。好適なファイバ
・チャネル・コントローラ１２は、Hewlett Packardに
よって製造されており、その仕様はこの言及により本願
にも含まれているものとする。
【００１０】ブリッジ回路１８によって、ＴＳＩバス１
６のプロトコルをＰＣＩバス２０用の標準化されたバス
・プロトコルに変換することが好ましい。更に、２次チ
ャネル・バス２２がＴＳＩバス１６に接続されている。
ＴＳＩバス１６上のデータは、好ましくは３３ＭＨｚの
クロックによって送り出されている。ＴＳＩバス１６
は、高速データ・バースト・バスであり、速度の低下ま
たは上昇は不可能である。ＴＳＩバス１６は２地点間バ
スとして設計されたものであるので、ファイバ・チャネ
ル・コントローラ１２から他の装置に高データ速度でデ
ータを送出することができる。ファイバ・チャネル・コ
ントローラ１２は、次にあげる少なくとも２種類の情報
を、ＴＳＩバス１６に渡す。すなわち、 １）ディスク２３に格納しなければならないデータ、及
び ２）該データに関して何を行うか等を定義する制御情報
である。
６のプロトコルをＰＣＩバス２０用の標準化されたバス
・プロトコルに変換することが好ましい。更に、２次チ
ャネル・バス２２がＴＳＩバス１６に接続されている。
ＴＳＩバス１６上のデータは、好ましくは３３ＭＨｚの
クロックによって送り出されている。ＴＳＩバス１６
は、高速データ・バースト・バスであり、速度の低下ま
たは上昇は不可能である。ＴＳＩバス１６は２地点間バ
スとして設計されたものであるので、ファイバ・チャネ
ル・コントローラ１２から他の装置に高データ速度でデ
ータを送出することができる。ファイバ・チャネル・コ
ントローラ１２は、次にあげる少なくとも２種類の情報
を、ＴＳＩバス１６に渡す。すなわち、 １）ディスク２３に格納しなければならないデータ、及
び ２）該データに関して何を行うか等を定義する制御情報
である。
【００１１】２次チャネル・バス２２は、２次チャネル
・バス・アービトレータ(secondarychannel bus arbitr
ator)、すなわち２次チャネル・アービトレータ２４に
接続されている。その結果、ファイバ・チャネル・コン
トローラ１２、ブリッジ回路１８、および２次チャネル
・アービトレータ２４は全て、ＴＳＩバスを介して接続
されることになる。２次チャネル・アービトレータ２４
は、バスを介して、メモリ回路２６に接続されている。
メモリ回路２６は、最低６６ＭＨｚのクロック速度で動
作可能なＳＲＡＭであることが好ましい。本発明では他
のメモリ回路も利用可能であるが、最低６６ＭＨｚのク
ロックで動作可能でなければならない。ローカル・プロ
セッサ２８がメモリ２６に接続されている。ＰＣＩバス
２０は、ローカル・プロセッサ２８およびＳＣＳＩコン
トローラ２９やキャッシュ・メモリのような他の周辺要
素に接続されている。
・バス・アービトレータ(secondarychannel bus arbitr
ator)、すなわち２次チャネル・アービトレータ２４に
接続されている。その結果、ファイバ・チャネル・コン
トローラ１２、ブリッジ回路１８、および２次チャネル
・アービトレータ２４は全て、ＴＳＩバスを介して接続
されることになる。２次チャネル・アービトレータ２４
は、バスを介して、メモリ回路２６に接続されている。
メモリ回路２６は、最低６６ＭＨｚのクロック速度で動
作可能なＳＲＡＭであることが好ましい。本発明では他
のメモリ回路も利用可能であるが、最低６６ＭＨｚのク
ロックで動作可能でなければならない。ローカル・プロ
セッサ２８がメモリ２６に接続されている。ＰＣＩバス
２０は、ローカル・プロセッサ２８およびＳＣＳＩコン
トローラ２９やキャッシュ・メモリのような他の周辺要
素に接続されている。
【００１２】ファイバ・チャネル・コントローラ・シス
テム・インターフェース・バス１０用の本発明の２次チ
ャネルの好適実施例の動作は、単純である。実施例の最
終目標は、データを読み出す速度、あるいはファイバ・
インターフェースに供給する速度を高めることである。
言い換えれば、本発明は、制御情報の中間転送段階（ブ
リッジ回路１８）を迂回し、これによって、指定された
装置（ディスク２３のような）に向けてデータを送出可
能な速度に高めることである。
テム・インターフェース・バス１０用の本発明の２次チ
ャネルの好適実施例の動作は、単純である。実施例の最
終目標は、データを読み出す速度、あるいはファイバ・
インターフェースに供給する速度を高めることである。
言い換えれば、本発明は、制御情報の中間転送段階（ブ
リッジ回路１８）を迂回し、これによって、指定された
装置（ディスク２３のような）に向けてデータを送出可
能な速度に高めることである。
【００１３】図２は、代表的な２次チャネル１０の動作
を示すフロー・チャートである。ステップＳ１におい
て、ローカル・プロセッサ２８がメモリ２６のリード
（読み出し）またはライト（書き込み）を要求している
か否かについて判定を行う。ローカル・プロセッサ２８
がメモリ２６からのリードまたはメモリ２６へのライト
を要求している場合、２次チャネル・アービトレータ２
４は、ブリッジ回路１８がＴＳＩバス１６の許可（制
御）を有さないようにすることを要求する（ステップＳ
２）。ローカル・プロセッサ２８は、アドレスおよび情
報を２次チャネル・アービトレータ２４に供給し、２次
チャネル・アービトレータ２４は、情報をメモリ２６に
送り込む（ステップＳ３）。
を示すフロー・チャートである。ステップＳ１におい
て、ローカル・プロセッサ２８がメモリ２６のリード
（読み出し）またはライト（書き込み）を要求している
か否かについて判定を行う。ローカル・プロセッサ２８
がメモリ２６からのリードまたはメモリ２６へのライト
を要求している場合、２次チャネル・アービトレータ２
４は、ブリッジ回路１８がＴＳＩバス１６の許可（制
御）を有さないようにすることを要求する（ステップＳ
２）。ローカル・プロセッサ２８は、アドレスおよび情
報を２次チャネル・アービトレータ２４に供給し、２次
チャネル・アービトレータ２４は、情報をメモリ２６に
送り込む（ステップＳ３）。
【００１４】ローカル・プロセッサ２８がメモリ２６へ
のアクセスを要求していない場合、ファイバ・チャネル
・コントローラ１２は、ステップＳ４において、ＴＳＩ
バス１６の制御を取得する。ファイバ・チャネル・コン
トローラ１２は、アドレスおよび情報をＴＳＩバス１６
に供給する。制御情報がＴＳＩバス１６からメモリ２６
に送出されるべき場合に、ファイバ・チャネル・コント
ローラ１２は、第１サイクルにおいて、ADDRESS VALID
CHIP SELECT（アドレス有効チップ・セレクト）信号お
よびADDRESSをＴＳＩバス１６上に配する。これらの信
号は、ブリッジ回路１８に送り込まれ、ラッチ（図示せ
ず）に格納されるので、必要であれば、後にアドレスを
メモリに送出することができる。
のアクセスを要求していない場合、ファイバ・チャネル
・コントローラ１２は、ステップＳ４において、ＴＳＩ
バス１６の制御を取得する。ファイバ・チャネル・コン
トローラ１２は、アドレスおよび情報をＴＳＩバス１６
に供給する。制御情報がＴＳＩバス１６からメモリ２６
に送出されるべき場合に、ファイバ・チャネル・コント
ローラ１２は、第１サイクルにおいて、ADDRESS VALID
CHIP SELECT（アドレス有効チップ・セレクト）信号お
よびADDRESSをＴＳＩバス１６上に配する。これらの信
号は、ブリッジ回路１８に送り込まれ、ラッチ（図示せ
ず）に格納されるので、必要であれば、後にアドレスを
メモリに送出することができる。
【００１５】第２のサイクルにおいて、ブリッジ回路１
８は、ADDRESSがメモリ２６のアドレスか、あるいはブ
リッジ回路１８のアドレスかについて判定を行う（ステ
ップＳ５）。ADDRESSがメモリ２６のアドレスである場
合、ブリッジ回路１８はVALIDMEM_CYCLE信号をＴＳＩバ
ス１６上に配して、アドレスに続く情報は、メモリ２６
に格納すべきことを示す（ステップＳ６）。２次チャネ
ル・アービトレータ２４は、ＴＳＩバス１６上のVALID
MEM_CYCLEを認識し、アドレスに続く情報を直接、メモ
リ２６に送出させる（Ｓ７）。ブリッジ回路１８がVALI
D MEM_CYCLE信号を供給しない場合、アドレスに続く情
報は、ブリッジ回路１８を通過し、ＰＣＩプロトコルに
変形される（Ｓ８）。本発明の好適実施例では、制御情
報はＴＳＩバス１６からメモリ２６に直接送出され、デ
ータ情報は、ブリッジ回路１８を介して、ＰＣＩプロト
コルに変形され、ＰＣＩバス２０上に送り込まれる。
８は、ADDRESSがメモリ２６のアドレスか、あるいはブ
リッジ回路１８のアドレスかについて判定を行う（ステ
ップＳ５）。ADDRESSがメモリ２６のアドレスである場
合、ブリッジ回路１８はVALIDMEM_CYCLE信号をＴＳＩバ
ス１６上に配して、アドレスに続く情報は、メモリ２６
に格納すべきことを示す（ステップＳ６）。２次チャネ
ル・アービトレータ２４は、ＴＳＩバス１６上のVALID
MEM_CYCLEを認識し、アドレスに続く情報を直接、メモ
リ２６に送出させる（Ｓ７）。ブリッジ回路１８がVALI
D MEM_CYCLE信号を供給しない場合、アドレスに続く情
報は、ブリッジ回路１８を通過し、ＰＣＩプロトコルに
変形される（Ｓ８）。本発明の好適実施例では、制御情
報はＴＳＩバス１６からメモリ２６に直接送出され、デ
ータ情報は、ブリッジ回路１８を介して、ＰＣＩプロト
コルに変形され、ＰＣＩバス２０上に送り込まれる。
【００１６】尚、アドレスおよび制御情報の双方とも、
ブリッジ回路１８を介してＰＣＩプロトコルに変形し、
次いでＰＣＩバス２０上に配することも可能であること
に注意されたい。一旦情報がＰＣＩバス２０上に配され
れば、メモリ２６に格納すること、あるいはＰＣＩバス
上のローカル・プロセッサ２８またはその他の装置に供
給することが可能となる。アドレスおよび情報をＰＣＩ
プロトコルに変形するプロセスに用いられる追加のクロ
ック・サイクルは、本発明では不要である。したがっ
て、本発明によれば、制御情報はＰＣＩプロトコルへの
変換よりも前に、ＴＳＩバスから抽出されるので、制御
情報をメモリを介してローカル・プロセッサ２８に一層
迅速に供給することができる。
ブリッジ回路１８を介してＰＣＩプロトコルに変形し、
次いでＰＣＩバス２０上に配することも可能であること
に注意されたい。一旦情報がＰＣＩバス２０上に配され
れば、メモリ２６に格納すること、あるいはＰＣＩバス
上のローカル・プロセッサ２８またはその他の装置に供
給することが可能となる。アドレスおよび情報をＰＣＩ
プロトコルに変形するプロセスに用いられる追加のクロ
ック・サイクルは、本発明では不要である。したがっ
て、本発明によれば、制御情報はＰＣＩプロトコルへの
変換よりも前に、ＴＳＩバスから抽出されるので、制御
情報をメモリを介してローカル・プロセッサ２８に一層
迅速に供給することができる。
【００１７】このように、ローカル・プロセッサ２８
は、制御信号に関係する情報（通常、制御信号に続くデ
ータ）がどこに行くべきかの判断を一層迅速に行うこと
ができる。これは、ＴＳＩバス１６から来るデータがブ
リッジ回路１８によって変形され、ＰＣＩバス２０上に
配されるときよりもかなり前のサイクルにおいて、ロー
カル・プロセッサ２８は制御信号を得ることができるか
らである。
は、制御信号に関係する情報（通常、制御信号に続くデ
ータ）がどこに行くべきかの判断を一層迅速に行うこと
ができる。これは、ＴＳＩバス１６から来るデータがブ
リッジ回路１８によって変形され、ＰＣＩバス２０上に
配されるときよりもかなり前のサイクルにおいて、ロー
カル・プロセッサ２８は制御信号を得ることができるか
らである。
【００１８】この代表的な実施例では、ＴＳＩバス１６
を提供しかつ制御するようにファイバ・チャネル・コン
トローラ１２を設定する必要があり、さらに、ブリッジ
回路１８を、ＴＳＩバス１６に接続し、ＴＳＩバス上の
情報がＰＣＩバス２０またはメモリ２６のどちらに行く
のかを判定するように設定する必要があり、さらにま
た、情報がメモリ２８に行くように指定するアドレスを
有する情報を受け取るように２次チャネル・アービトレ
ータ２４を設定することが必要である。更に、本発明の
代表的な実施例においては、ローカル・プロセッサ２８
を含むことができ、該ローカル・プロセッサ２８は、Ｔ
ＳＩバス１６およびＴＳＩバス１６から入来しメモリに
向けられるように指定された情報を妨害することなく、
メモリ２６から情報を読み出したり、メモリ２６に情報
を書き込むことができるものである。
を提供しかつ制御するようにファイバ・チャネル・コン
トローラ１２を設定する必要があり、さらに、ブリッジ
回路１８を、ＴＳＩバス１６に接続し、ＴＳＩバス上の
情報がＰＣＩバス２０またはメモリ２６のどちらに行く
のかを判定するように設定する必要があり、さらにま
た、情報がメモリ２８に行くように指定するアドレスを
有する情報を受け取るように２次チャネル・アービトレ
ータ２４を設定することが必要である。更に、本発明の
代表的な実施例においては、ローカル・プロセッサ２８
を含むことができ、該ローカル・プロセッサ２８は、Ｔ
ＳＩバス１６およびＴＳＩバス１６から入来しメモリに
向けられるように指定された情報を妨害することなく、
メモリ２６から情報を読み出したり、メモリ２６に情報
を書き込むことができるものである。
【００１９】メモリ２６は、本質的に、ＴＳＩバス１６
とローカル・プロセッサ２８との間で共有される。更
に、メモリ２６は、ＴＳＩバス１６のクロックの２倍の
速度のクロックで動作することが好ましい。例えば、Ｔ
ＳＩバス１６が３３ＭＨｚのクロック速度で動作してい
る場合、メモリ２６は６６ＭＨｚのクロックで同期動作
する。メモリ２６に供給されるクロックの速度がＴＳＩ
バスのクロック速度の倍数となっている限り、ＴＳＩバ
ス１６上のアドレスをデコードし、アドレスに続く情報
がメモリ２６に向かうのか、あるいはブリッジ回路１８
およびＰＣＩバス２０に向かうのかについて判定する時
間（少なくとも３３ＭＨｚクロック・サイクルの半分）
を得ることができる。
とローカル・プロセッサ２８との間で共有される。更
に、メモリ２６は、ＴＳＩバス１６のクロックの２倍の
速度のクロックで動作することが好ましい。例えば、Ｔ
ＳＩバス１６が３３ＭＨｚのクロック速度で動作してい
る場合、メモリ２６は６６ＭＨｚのクロックで同期動作
する。メモリ２６に供給されるクロックの速度がＴＳＩ
バスのクロック速度の倍数となっている限り、ＴＳＩバ
ス１６上のアドレスをデコードし、アドレスに続く情報
がメモリ２６に向かうのか、あるいはブリッジ回路１８
およびＰＣＩバス２０に向かうのかについて判定する時
間（少なくとも３３ＭＨｚクロック・サイクルの半分）
を得ることができる。
【００２０】本発明は、ＴＳＩバスのような２地点間バ
スの共有を可能にする。本発明を用いなければ、ファイ
バ・チャネル・コントローラ１２から来る全ての情報
は、ＴＳＩバスに行き、次いでブリッジ回路１８に向か
い、このブリッジ回路でＰＣＩのような他のプロトコル
に変換しなければならないであろう。本発明は、２地点
間バスを、２地点間バス以上のものとすることができ
る。その利点は、制御信号のような所定のタイプの情報
を２地点間バスから抽出し、他の回路による使用を可能
とする一方、データ等のその他の情報をＴＳＩバス１６
上に留まらせることにより、ローカル・プロセッサ等の
他の回路による該データに対する作用を迅速化すること
である。他の回路によるデータに対する作用の迅速化が
可能なのは、当該データに関連する制御信号を他の回路
が既に受け取っているからである。
スの共有を可能にする。本発明を用いなければ、ファイ
バ・チャネル・コントローラ１２から来る全ての情報
は、ＴＳＩバスに行き、次いでブリッジ回路１８に向か
い、このブリッジ回路でＰＣＩのような他のプロトコル
に変換しなければならないであろう。本発明は、２地点
間バスを、２地点間バス以上のものとすることができ
る。その利点は、制御信号のような所定のタイプの情報
を２地点間バスから抽出し、他の回路による使用を可能
とする一方、データ等のその他の情報をＴＳＩバス１６
上に留まらせることにより、ローカル・プロセッサ等の
他の回路による該データに対する作用を迅速化すること
である。他の回路によるデータに対する作用の迅速化が
可能なのは、当該データに関連する制御信号を他の回路
が既に受け取っているからである。
【００２１】図３は、本発明の一部のブロック図を示
す。ＴＳＩバス１６は２次チャネル回路３０に接続され
ている。２次チャネル回路３０は、本実施例では、２次
チャネル・バス・アービトレータ、すなわち２次チャネ
ル・アービトレータ２４、及びクイック・スイッチ３２
の２つの基本的なブロックを有する。２次チャネル・ア
ービトレータ２４は、ＴＳＩバス１６を介して、ブリッ
ジ回路（図示せず）から制御信号を受け取る。ブリッジ
回路からの制御信号に応答して、２次チャネル・アービ
トレータ２４は、クイック・スイッチ３２にＴＳＩバス
１６の切り替えを命令し、これによって、 １）ＴＳＩバスはメモリに情報を提供するか、またはメ
モリから提供される情報を受けることができ、あるいは ２）ローカル・プロセッサはメモリに情報を提供する
か、またはメモリから提供される情報を受けることがで
きる。
す。ＴＳＩバス１６は２次チャネル回路３０に接続され
ている。２次チャネル回路３０は、本実施例では、２次
チャネル・バス・アービトレータ、すなわち２次チャネ
ル・アービトレータ２４、及びクイック・スイッチ３２
の２つの基本的なブロックを有する。２次チャネル・ア
ービトレータ２４は、ＴＳＩバス１６を介して、ブリッ
ジ回路（図示せず）から制御信号を受け取る。ブリッジ
回路からの制御信号に応答して、２次チャネル・アービ
トレータ２４は、クイック・スイッチ３２にＴＳＩバス
１６の切り替えを命令し、これによって、 １）ＴＳＩバスはメモリに情報を提供するか、またはメ
モリから提供される情報を受けることができ、あるいは ２）ローカル・プロセッサはメモリに情報を提供する
か、またはメモリから提供される情報を受けることがで
きる。
【００２２】クロック・サイクルの前半では、ブリッジ
回路は、ＴＳＩバスから受け取ったアドレスがどこに向
かうものかについて判定を行う。アドレスがメモリを対
象とする場合、ブリッジ回路は、ＴＳＩバス１６を介し
て、信号を２次チャネル回路３０に供給する。２次チャ
ネル回路３０により、メモリ２６は制御線３４を通じて
アドレス指定され、一方メモリ２６に送られる情報は、
クイック・スイッチ３２によって切り替えられ、メモリ
２６に送られて記憶される。ＴＳＩバス１６は約３３Ｍ
Ｈｚのクロックで駆動されている。ＴＳＩバス１６上の
アドレスをデコードし、ＴＳＩバス１６からのデータ・
バーストを処理できるように十分高速で（即ち、ほぼリ
アル・タイムで）メモリ２６を制御可能とするために
は、クイック・スイッチ３２の制御回路およびメモリ２
６を、ＴＳＩバスのクロック周波数の２倍のクロック
で、同期して動作させなければならない。この周波数は
約６６ＭＨｚとなる。こうすることにより、ＴＳＩクロ
ックの各半サイクルに対して１クロック全体を対応させ
ることができる。したがって、ＴＳＩクロックの前半の
間にアドレスをデコードし、クロック・サイクルの後半
の間に２次チャネル回路３０はデータをメモリから読み
出すかまたはデータをメモリに書き込むように動作する
ことができる。ＴＳＩバス１６がメモリ２６をアドレス
指定していない場合、ローカル・プロセッサ２８がメモ
リ２６をアドレス指定し、情報の読み出しまたは書き込
みを行うことができる。
回路は、ＴＳＩバスから受け取ったアドレスがどこに向
かうものかについて判定を行う。アドレスがメモリを対
象とする場合、ブリッジ回路は、ＴＳＩバス１６を介し
て、信号を２次チャネル回路３０に供給する。２次チャ
ネル回路３０により、メモリ２６は制御線３４を通じて
アドレス指定され、一方メモリ２６に送られる情報は、
クイック・スイッチ３２によって切り替えられ、メモリ
２６に送られて記憶される。ＴＳＩバス１６は約３３Ｍ
Ｈｚのクロックで駆動されている。ＴＳＩバス１６上の
アドレスをデコードし、ＴＳＩバス１６からのデータ・
バーストを処理できるように十分高速で（即ち、ほぼリ
アル・タイムで）メモリ２６を制御可能とするために
は、クイック・スイッチ３２の制御回路およびメモリ２
６を、ＴＳＩバスのクロック周波数の２倍のクロック
で、同期して動作させなければならない。この周波数は
約６６ＭＨｚとなる。こうすることにより、ＴＳＩクロ
ックの各半サイクルに対して１クロック全体を対応させ
ることができる。したがって、ＴＳＩクロックの前半の
間にアドレスをデコードし、クロック・サイクルの後半
の間に２次チャネル回路３０はデータをメモリから読み
出すかまたはデータをメモリに書き込むように動作する
ことができる。ＴＳＩバス１６がメモリ２６をアドレス
指定していない場合、ローカル・プロセッサ２８がメモ
リ２６をアドレス指定し、情報の読み出しまたは書き込
みを行うことができる。
【００２３】図４は、代表的な２次チャネル・アービト
レータ２４のブロック図を示している。２次チャネル・
アービトレータ２４は、ＴＳＩバス１６から、選択され
た信号を受け取る。これらの信号はデコード回路、すな
わちデコーダ４０においてデコードされる。デコーダ４
０は、ローカル・プロセッサ２８からの信号も受け取
る。デコーダ４０は、ＴＳＩバス１６またはローカル・
プロセッサ２８のどちらがメモリ２６のリードまたはラ
イトを要求しているのか、あるいはいずれも要求してい
ないのかについて、判定を行う。デコーダ４０の判定に
基づいて、クイック・スイッチ用制御ロジック４２およ
びメモリ用制御ロジック４４がトリガされ、ＴＳＩバス
１６にメモリ２６のリードまたはライトを行わせるか、
あるいはローカル・プロセッサ２８にメモリ２６のリー
ドまたはライトを行わせる。
レータ２４のブロック図を示している。２次チャネル・
アービトレータ２４は、ＴＳＩバス１６から、選択され
た信号を受け取る。これらの信号はデコード回路、すな
わちデコーダ４０においてデコードされる。デコーダ４
０は、ローカル・プロセッサ２８からの信号も受け取
る。デコーダ４０は、ＴＳＩバス１６またはローカル・
プロセッサ２８のどちらがメモリ２６のリードまたはラ
イトを要求しているのか、あるいはいずれも要求してい
ないのかについて、判定を行う。デコーダ４０の判定に
基づいて、クイック・スイッチ用制御ロジック４２およ
びメモリ用制御ロジック４４がトリガされ、ＴＳＩバス
１６にメモリ２６のリードまたはライトを行わせるか、
あるいはローカル・プロセッサ２８にメモリ２６のリー
ドまたはライトを行わせる。
【００２４】本発明においては、選択された制御情報の
メモリ回路による受け取りや、ローカル・プロセッサに
よる読み取りが、より的確なタイミングで可能となるの
で、当技術において飛躍的な改善をもたらすものである
ことは、明確に理解されよう。また、メモリ回路は、バ
ースト・データを転送する２地点間バスおよびローカル
・プロセッサによって共有される。更に、選択された制
御情報については、ブリッジ回路による中間転送および
再フォーマット化を迂回することができる。本発明は、
本明細書に記載したように構成し用いるようにすれば特
に効果的であるが、本発明ならびにその使用および構成
においては、数多くの変形や代用が可能であり、本明細
書に明示的に記載した実施例によって達成されるのとほ
ぼ同一の結果が得られることを、当業者は容易に認めよ
う。このような変形は、本明細書の記載に含まれること
を意図し、本発明の一部を形成するものである。したが
って、前述の詳細な説明は、一例として与えたに過ぎ
ず、本発明の主旨および範囲は特許請求の範囲によって
のみ限定されるものである。
メモリ回路による受け取りや、ローカル・プロセッサに
よる読み取りが、より的確なタイミングで可能となるの
で、当技術において飛躍的な改善をもたらすものである
ことは、明確に理解されよう。また、メモリ回路は、バ
ースト・データを転送する２地点間バスおよびローカル
・プロセッサによって共有される。更に、選択された制
御情報については、ブリッジ回路による中間転送および
再フォーマット化を迂回することができる。本発明は、
本明細書に記載したように構成し用いるようにすれば特
に効果的であるが、本発明ならびにその使用および構成
においては、数多くの変形や代用が可能であり、本明細
書に明示的に記載した実施例によって達成されるのとほ
ぼ同一の結果が得られることを、当業者は容易に認めよ
う。このような変形は、本明細書の記載に含まれること
を意図し、本発明の一部を形成するものである。したが
って、前述の詳細な説明は、一例として与えたに過ぎ
ず、本発明の主旨および範囲は特許請求の範囲によって
のみ限定されるものである。
【図１】本発明によるファイバ・チャネル・インターフ
ェース・コントローラ・インターフェース・バス用２次
チャネルの代表的な実施例を示すブロック図である。
ェース・コントローラ・インターフェース・バス用２次
チャネルの代表的な実施例を示すブロック図である。
【図２】本発明の２次チャネルの基本動作を示すフロー
・チャートである。
・チャートである。
【図３】本発明の２次チャネルの一部を示すブロック図
である。
である。
【図４】本発明に用いられる２次チャネル・バス・アー
ビトレータを示すブロック図である。
ビトレータを示すブロック図である。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 トーマス・ダブリュー・グリフ アメリカ合衆国テキサス州77379，スプリ ング，リップリング・ホロー 6502 (72)発明者 マイケル・エル・サボッタ アメリカ合衆国テキサス州77429，サイプ レス，シーダー・ポイント・ドライブ 13506
Claims (14)
- 【請求項１】 コンピュータ・システムと連携するファ
イバ・チャネル・システム・インターフェース・バス用
の２次チャネルにおいて、 前記システム・インターフェース・バスに接続された第
１の回路であって、前記システム・インターフェース・
バス上の情報が前記第１の回路またはメモリ回路のどち
らに指定されたものであるかの判定を行う第１の回路
と、 前記システム・インターフェース・バスに接続され、前
記第１の回路が、前記情報が前記メモリ回路に指定され
たものであると判定した場合、前記情報を前記メモリに
向けて送出する第２の回路とからなることを特徴とする
２次チャネル。 - 【請求項２】 請求項１記載の２次チャネルにおいて、
該チャネルは更にプロセッサを含み、該プロセッサは、
前記システム・インターフェース・バスが前記メモリに
指定された情報を有していないと前記第２の回路が判定
したときに、前記メモリにアクセスするように構成され
ていることを特徴とする２次チャネル。 - 【請求項３】 請求項２記載の２次チャネルにおいて、
前記プロセッサは、前記第２の回路を介して、前記メモ
リにアクセスすることを特徴とする２次チャネル。 - 【請求項４】 請求項１記載の２次チャネルにおいて、
前記システム・インターフェース・バスは、第１の周波
数のクロックで動作し、前記メモリは、前記第１の周波
数および該第１の周波数の倍数の双方と同期する第２の
クロックで動作することを特徴とする２次チャネル。 - 【請求項５】 請求項１記載の２次チャネルにおいて、
前記システム・インターフェース・バスは、ＴＳＩバス
であることを特徴とする２次チャネル。 - 【請求項６】 請求項５記載の２次チャネルにおいて、
前記第１の回路は、ＴＳＩバスとＰＣＩバスとの間のブ
リッジ回路であることを特徴とする２次チャネル。 - 【請求項７】 請求項１記載の２次チャネルにおいて、
前記システム・インターフェース・バスは、タキオン回
路を起点とするＴＳＩバスであることを特徴とする２次
チャネル。 - 【請求項８】 請求項１記載の２次チャネルにおいて、
前記システム・インターフェース・バスは、ファイバ・
チャネル・コントロール回路を起点とすることを特徴と
する２次チャネル。 - 【請求項９】 コンピュータ・システムと連携する第
１、第２および第３回路で、２地点間バスを共有する方
法であって、 ａ．第１のサイクルの間に、第１の回路をマスタとし
て、該第１の回路によって、前記２地点間バス上にアド
レスを配するステップと、 ｂ．前記第２の回路によって前記アドレスを読み取り、
該アドレスが前記第２の回路内にあるか、前記第３の回
路内にあるかの判定を行うステップと、 ｃ．前記第２の回路が、前記アドレスが前記第３の回路
内にあると判定した場合、前記２地点間バスを介して有
効信号を前記第３の回路に送出することにより、前記第
１回路が情報を前記第３の回路に送出しようとしている
ことを示すステップと、 ｄ．第２のサイクルにおいて、前記第３の回路が前記情
報を受け取り、そして該情報をメモリ回路に向けて送信
するステップと からなることを特徴とする方法。 - 【請求項１０】 請求項９記載の方法において、該方法
は更に、 ｅ．前記第１の回路が前記第３の回路を介して情報を前
記メモリに送っていない場合、プロセッサが前記メモリ
から読み出すステップを含むことを特徴とする方法。 - 【請求項１１】 請求項９記載の方法において、前記２
地点間バスはＴＳＩバスであり、前記第１の回路はファ
イバ・チャネル・コントローラ回路であることを特徴と
する方法。 - 【請求項１２】 請求項１０記載の方法において、前記
第１の回路および前記プロセッサは、前記メモリを共有
することを特徴とする方法。 - 【請求項１３】 請求項９記載の方法において、前記２
地点間バスは、第１の速度のクロックによって駆動さ
れ、前記第３の回路は、前記第１の速度の倍数の速度の
クロックで、前記情報を前記メモリに送り込むことを特
徴とする方法。 - 【請求項１４】 請求項１３記載の方法において、前記
倍数は２であることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US692516 | 1985-01-18 | ||
| US08/692,516 US5848251A (en) | 1996-08-06 | 1996-08-06 | Secondary channel for command information for fibre channel system interface bus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10149330A true JPH10149330A (ja) | 1998-06-02 |
Family
ID=24780896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9212197A Pending JPH10149330A (ja) | 1996-08-06 | 1997-08-06 | インターフェース・バス用の２次チャネル |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5848251A (ja) |
| EP (1) | EP0824239A3 (ja) |
| JP (1) | JPH10149330A (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751715A (en) * | 1996-08-08 | 1998-05-12 | Gadzoox Microsystems, Inc. | Accelerator fiber channel hub and protocol |
| US5978379A (en) * | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US6000020A (en) * | 1997-04-01 | 1999-12-07 | Gadzoox Networks, Inc. | Hierarchical storage management from a mirrored file system on a storage network segmented by a bridge |
| JP3228182B2 (ja) * | 1997-05-29 | 2001-11-12 | 株式会社日立製作所 | 記憶システム及び記憶システムへのアクセス方法 |
| US5970070A (en) * | 1997-08-20 | 1999-10-19 | Sun Microsystems, Inc. | Communication controllers and methods therefor |
| USRE42761E1 (en) | 1997-12-31 | 2011-09-27 | Crossroads Systems, Inc. | Storage router and method for providing virtual local storage |
| US5941972A (en) | 1997-12-31 | 1999-08-24 | Crossroads Systems, Inc. | Storage router and method for providing virtual local storage |
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| US6549988B1 (en) | 1999-01-22 | 2003-04-15 | Ilya Gertner | Data storage system comprising a network of PCs and method using same |
| JP4091195B2 (ja) * | 1999-02-08 | 2008-05-28 | 富士通株式会社 | インタフェース制御装置及びインタフェース制御方法 |
| JP2001167040A (ja) * | 1999-12-14 | 2001-06-22 | Hitachi Ltd | 記憶サブシステム及び記憶制御装置 |
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| US7386610B1 (en) | 2000-09-18 | 2008-06-10 | Hewlett-Packard Development Company, L.P. | Internet protocol data mirroring |
| US6862648B2 (en) * | 2000-10-30 | 2005-03-01 | Sun Microsystems, Inc. | Interface emulation for storage devices |
| US6606690B2 (en) | 2001-02-20 | 2003-08-12 | Hewlett-Packard Development Company, L.P. | System and method for accessing a storage area network as network attached storage |
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| US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
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| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
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|---|---|---|---|---|
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-
1996
- 1996-08-06 US US08/692,516 patent/US5848251A/en not_active Expired - Fee Related
-
1997
- 1997-08-04 EP EP97305893A patent/EP0824239A3/en not_active Withdrawn
- 1997-08-06 JP JP9212197A patent/JPH10149330A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0824239A2 (en) | 1998-02-18 |
| EP0824239A3 (en) | 1999-07-28 |
| US5848251A (en) | 1998-12-08 |
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