JPH10154022A

JPH10154022A - データ処理システム内の種々のクロック源間を切り替える装置およびその方法

Info

Publication number: JPH10154022A
Application number: JP9302126A
Authority: JP
Inventors: Gary L Swoboda; エル．スウォボダゲイリー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1996-11-04
Filing date: 1997-11-04
Publication date: 1998-06-09
Also published as: JP2008135065A; US5790609A; EP0840196A2; EP0840196A3

Abstract

(57)【要約】【課題】電子データ処理システム用クロック捕捉サブ
システム内でプロセッサ動作中に非同期クロック間を円
滑に切り替える。【解決手段】データ処理システムにクロック信号１０
２として供給するクロック源を捕捉するインタロックド
・クロック・マルチプレクサ１００は、少なくとも２つ
の入力端子１０４，１０６を２つ以上のクロック源１１
０，１２０に接続する。これらの間を切り替える際、マ
ルチプレクサ１００が含むインタロックド・シクロナイ
ザを使用してかつ制御レジスタ１３０からの選択信号１
０８に応答して、出力クロック信号１０２を第１のクロ
ック源から第２のクロック源へクリーンに「無グリッ
チ」であるように遷移させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ内の
実時間電力保存に関し、特に、コンピュータが動作して
いる間に、またはコンピュータが低電力動作モードに入
りつつある若しくはこのモードから出つつあるときに、
種々のクロック源間を切り替える装置および方法に関す
る。

【０００２】データ処理システムは、生活のことごとく
の局面に実際に触れる無数の応用に使用される。データ
処理システムが電池電源を寿命のかなりの長さにわたっ
て使用する応用では、データ処理システムの電力消費を
最小限にすることが望ましい。かなりの時間間隔にわた
って電池電源を使用するシステムの例には、ノート型お
よびサブノート型コンピュータシステムのような携帯型
データ処理システムと、遠隔位置，危険な天候の地域ま
たは地震の起こり易い地域に採用されるデータ処理シス
テムとがある。

【０００３】データ処理システムに高性能を要求する応
用では、高性能要件は、多くの場合、熱消散問題であ
る。その結果、ほとんどの高性能データ処理装置は、こ
の装置の過熱を回避するのに適した熱消散能力を備える
ために、セラミック・ピン・グリッド・アレーのような
高価なパッケージを使用する。

【０００４】上に述べた状況によってもたらされる電源
管理上の論点に取り組むに当たって、固定動作電圧を有
するデータ処理システムのワット損が次式で与えられる
ことが知られている。

【０００５】

【数１】Ｐ＝ＣＶ²ｆ

【０００６】ここに、Ｐはワット損であり、Ｃは実効ワ
ット損キャパシタンスであり、Ｖは動作電圧であり、ｆ
は実効遷移周波数である。それゆえ、実効遷移周波数ｆ
を小さくすることによって、ワット損Ｐを減少させるこ
とができる。

【０００７】実効遷移周波数ｆを小さくする既知の調査
研究では、データ処理装置は、外部刺激に応答してその
装置自身のクロック周波数を分周することができる。例
えば、既知の従来のＲＩＳＣマイクロプロセッサは、減
少電力動作モードを有し、このモードで外部刺激に応答
してその内部クロック周波数を７５％だけ小さくする。

【０００８】先行技術のクロック・スイッチング回路
は、一般に、同期動作を維持するようにマスタ発振器の
周波数を分周することによって、または非同期クロック
源間をスイッチするのに先立ってそのプロセッサを停止
させることによって、動作する。他のスイッチング回路
は、高周波数クロックが非同期スイッチされるときに生
じる「グリッチ」をマスクするために、高周波数クロッ
クと低周波数クロックとを切り替えることに拠ってい
る。

【０００９】

【発明が解決しようとする課題】本発明の目的は、プロ
セッサが動作を維持している間に非同期クロック源間を
切り替えるクロックスイッチング回路を提供することに
ある。

【００１０】本発明の他の目的は、互いに比較的接近し
ていることがある周波数を有する非同期クロック源間の
クリーンな「無グリッチ」スイッチングを提供すること
にある。

【００１１】本発明の他の目的および利点は、以下の詳
細な説明および添付図面を参照するならば当業者に明ら
かであろう。

【００１２】

【問題を解決するための手段】本発明によれば、複数の
クロック源から選択可能である出力クロックを供給する
ためにクロック捕捉システムを備える電子データ処理シ
ステムが提供される。クロック捕捉システムは、複数の
クロック源から選択されたクロック源を指定する選択手
段を有する。更に、クロック捕捉システムは、クロック
源のうちの１つを選択する選択手段に応答するインター
ロックド・クロック・マルチプレクサを有する。インタ
クロックド・クロック・マルチプレクサは、先に選択さ
れたクロック源を「ブレークした」のち、かつこのクロ
ック・マルチプレクサの動作が次に選択されたクロック
源と同期している間に次に選択されたこのクロック源を
「メークする」前に、所定論理値の待機状態を挿入す
る。

【００１３】

【発明の実施の形態】今日のデータ処理システムは、一
般に、１つ以上のマイクロプロセッサと、データを送り
かつ受け取る周辺装置と、種々の型式のメモリ・サブシ
ステムとを含む。半導体集積技術が向上するに従って、
データ処理システムのたとえ全ての構成要素でなくても
多くの構成要素を単一集積回路（ＩＣ）上に配置するこ
とができる。このようなデータ処理システムは多数のク
ロック源を有することができ、これらのクロック源はク
ロック捕捉サブシステムに供給される。クロック捕捉サ
ブシステムは、データ処理システムがどのクロック源を
所与の時刻に使用するかを選択する。これらのクロック
源は、周波数やデューティサイクルのような異なるクロ
ック特性を有してよい。クロック源の指定は、慣例的に
は、装置ピンを使用して達成されるが、ＩＣの複雑性お
よび密度が増すに従って、この調査研究はやや好ましく
なくなっている。これに代わる調査研究は、ソフトウェ
ア（ＳＷ）制御される回路によってクロック選択の制御
を行う。

【００１４】クロック源選択のソフトウェア制御は、初
期化シーケンス（リセットなど）を必要とすることな
く、いかなる時刻にも多数のクロック源間を切り替える
ことを可能にする。これは、データ処理システムの種々
の構成要素の動作を最適化できるように、異なるクロッ
ク源を種々の時刻に選択することを可能にする。ソフト
ウェア方法は、多くの異なるクロック源をソフトウェア
により選択することを可能にする。これは、クロック制
御レジスタ値に応答する「インタロックド・クロック・
マルチプレクサ（ＩＣＭ）」と呼ばれる同期メーク前ブ
レーク・クロック・スイッチング機構（ｓｙｎｃｈｒｏ
ｎｏｕｓｂｒｅａｋｂｅｆｏｒｅｍａｋｅｃｌ
ｏｃｋｓｗｉｔｃｈｉｎｇｍｅｃｈａｎｉｓｍ）に
よって完遂される。クロック制御レジスタは、一般に、
システム・リセットによって初期化され、かつ、ソフト
ウェアによって書き込み可能である。

【００１５】このようなシステムのシステム・ブロック
図が図１に示されている。このシステムにおいて、２つ
のクロック源、すなわち、このインタロックド・クロッ
ク・マルチプレクサ（ＩＣＭ）１００のクロックＡ（Ｃ
ＬＫＡ）入力端子に接続されたクロックＡ源１２０およ
びＩＣＭ１００のクロックＢ（ＣＬＫＢ）入力端子に接
続されたクロックＢ源１１０のうちの１つが、ソフトウ
ェア書き込み可能クロック制御レジスタ１３０によって
制御されるＩＣＭ１００を使用して選択されてシステム
クロック源１０２とされる。クロック源１２０，１１０
は単一源であってもまたは多数の源であってもよく、こ
れらの源は、発振器，外部入力，ＰＬＬ，Ｎ倍周（Ｎは
正の実数），Ｎ分周（Ｎは正の実数）などであり得る
が、これらに限定されない。

【００１６】クロック制御レジスタ１３０は、単一また
は多数モード・ビット・フィールド１３０ａを含み、も
し必要ならばこれらは外部論理１３２によって修正する
ことができる。その結果、クロックＡ信号１０４または
クロックＢ信号１０６を選択するＳＥＬ＿Ａ信号１０８
が発生される。クロック源１２０およびクロック源１１
０のどちらかは１つ以上のクロック源で構成されてよ
く、その場合、制御レジスタ１３０は特定クロック源を
識別するビット・フィールドを含む。クロックＡ源フィ
ールド１３０ｂは、クロックＡ信号１０４を発生する特
定クロック源を識別するために使用される。クロックＢ
源フィールド１３０ｃは、クロックＢ信号１０６を発生
する特定クロック源を識別するために使用される。強制
的ではないが、制御レジスタ・モード・ビット１３０ａ
をシステム初期化機能によって既知の状態にセットする
ことが望ましい。モード・ビット１３０ａの初期値に相
当する特定ＡＳＲＣ［ｎ：０］フィールド１３０ｂまた
は特定ＢＳＲＣ［ｎ：０］フィールド１３０ｃを初期化
することがまた望ましい。これらのビットの初期化は同
期的でも非同期的でもよい。これは、システム初期化に
おけるクロック源を完全に定義するであろう。正規シス
テム動作中、ソフトウェアはいかなるときにもビット・
フィールド１３０ａを変化させることを許され、これに
よって、異なるクロック特性を有するクロック源を選択
する。ＡＳＲＣ［ｎ：０］ビット１３０ｂは、クロック
Ｂ信号１０６が選択されている間に限り変化させられる
ことになっており、また、ＢＳＲＣ［ｎ：０］ビット１
３０ｃは、クロックＡ信号１０４が選択されている間に
限り変化させられる。

【００１７】ソフトウェア選択可能クロック捕捉サブシ
ステムの詳細なシステムレベルブロック図が図２に示さ
れている。この図は、２つのクロック信号（クロックＡ
信号１０４およびクロックＢ信号１０６）が、制御ＢＳ
ＲＣ［ｎ：０］１３０ｃおよびＡＳＲＣ［ｎ：０］１３
０ｂを用いて、マルチプレクサ２０８，２１０の出力と
してぞれぞれ発生されることを示す。ＡＳＲＣ［ｎ：
０］および／またはＢＳＲＣ［ｎ：０］マルチプレクサ
制御フィールド１３０ｂ，１３０ｃは、相手方のクロッ
ク源が選択されるまでオプショナル・ハードウェア・イ
ンタロック２３２またはオプショナル・ハードウェア・
インタロック２３４がそのマルチプレクサに新たな値を
供給するのを禁止するために使用されるときはいつで
も、ソフトウェアによって書き込まれ得る。イネーブル
信号Ａ（ＥＮＡ）は、いつクロックＡ信号１０４が選択
されるかを表示する。また、イネーブル信号Ｂは、いつ
クロックＢ信号１０６が選択されるかを表示する。これ
らの制約は、ＣＬＫＯＵＴ信号１０２を捕捉するために
クロックＡ源１２０およびクロックＢ源１１０を使用し
ないときに限り、これらのクロック源を変化させること
を保証し、それゆえ、システムクロックの保全性を保証
する。ハードウェア・インタロック２３２またはハード
ウェア・インタロック２３４が欠けている場合は、マル
チプレクサ選択フィールド１３０ｂ，１３０ｃが変化さ
せられているときに限り、相手方クロック源がＣＬＫＯ
ＵＴ信号１２０用に選択されることを制御ソフトウェア
が保証しなければならない。

【００１８】図３は、図１の双投形インターロックド・
クロック・マルチプレクサ（ＩＣＭ）１００の回路図で
ある。ＩＣＭ１００は、クロック特性を選択したクリー
ンな無グリッチのＣＬＫＯＵＴ信号１０２を捕捉するた
めに、選択信号１０８に応答して２つのクロック源信号
（クロックＡ信号１０４およびクロックＢ信号１０６）
の間を切り替える。この回路は、便宜上、２段シンクロ
ナイザ３１０，３１２を備えて示されているが、シンク
ロナイザ３１０，３１２の出力上の準安定状態の可能性
を減少させるために必要などんな数の同期段も利用する
ことができる。本発明により、新たなクロック源を選択
するたびにメーク前ブレークシーケンスが起こるよう
に、ゲート３１４，３１６がインタロック機能を提供す
る。この特定の実施例では、クロックＢ（ＣＬＫＢ）経
路が優勢である。もしＣＬＫＢの選択をイネーブルする
２つのフリップフロップ（Ｑ_B0，Ｑ_B1）のどちらかがロ
ウであるならば、ＣＬＫＡの選択は、ＣＬＫＡの選択を
制御する２つのフリップフロップ（Ｑ_A0，Ｑ_A1）の状態
にかかわらずゲート３１８によってディスエーブルされ
る。しかしながら、インタロック方式の他の形式も使用
してよい。

【００１９】本発明の一態様では、ＳＥＬ＿Ａ信号１０
８を変化させるとき、先に選択したクロック源のクロッ
ク周期の終端でＣＬＫＯＵＴ信号１０２を待機状態に遷
移させる（すなわち、クリーンに「ブレーク」する）た
めに、先に選択したクロック源のＣＬＫＡシンクロナイ
ザ３１０またはＣＬＫＢシンクロナイザ３１２によっ
て、まずＳＥＬ＿Ａ信号１０８の変化を同期させる。セ
レクタ・ゲート３２０は、各シンクロナイザ３１０，３
１２の出力に応答してクロック信号１０４またはクロッ
ク信号１０６を選択し、これに従ってシンクロナイザが
活性化（ａｓｓｅｒｔｅｄ）される。もしどちらのシン
クロナイザも活性化されないならば、セレクタ・ゲート
３２０は定常論理信号を発生し、この信号がクロック捕
捉間の「待機状態」として働く。ＣＬＫＯＵＴ信号１０
２にいったん待機状態が確立されると、新たに選択され
たクロック源選択が、他のシンクロナイザ３１０，３１
２によってそれぞれ同期させられる。これは、新たに選
択されたクロック源の同期時間に相当する待機状態期間
の後に、ＣＬＫＯＵＴ信号１０２が新たに捕捉されたク
ロック信号とクリーンで無グリッチであるような形でト
グルするのを開始することを保証する。

【００２０】図４および図５は、本発明による図１のイ
ンターロックド・クロック・マルチプレクサの動作を示
すタイミング図である。クロックＡ（ＣＬＫＡ）信号１
０４およびクロックＢ（ＣＬＫＢ）信号１０６の両方が
トグルしていると仮定すると、ＳＥＬ＿Ａ信号１０８を
変えることによって発生されたＣＬＫＢ信号１０６から
ＣＬＫＡ信号１０４へのおよびＣＬＫＡ信号１０４から
ＣＬＫＢ信号１０６への切替えは、図４および図５にそ
れぞれ示されている。図４では、ＳＥＬ＿Ａ信号１０８
は時刻４０３で変化し、これはＣＬＫＡ信号１０４およ
びＣＬＫＢ信号１０６の両方と非同期していることがあ
る。この変化は、ＳＥＬ＿Ａ信号１０８の論理レベルの
変化がＣＬＫＢ信号１０６と同期されるシンクロナイザ
３１０の入力へゲート３１４を経由して転送される。Ｃ
ＬＫＢ信号１０６の２つクロック・エッジの後に、出力
Ｑ_b1が時刻４０４で不活性化（ｄｅ−ａｓｓｅｒｔｅ
ｄ）される。これが、ＣＬＫＯＵＴ信号１０２が高論理
状態にある間にゲート３２０にＣＬＫＢ信号１０６を出
力するのを中止させ、かつ、時刻４０４から時刻４０６
まで延長する待機状態期間４０２の間に高論理待機状態
を維持させる。また、待機状態期間４０２の間、インタ
ロック・ゲート３１６はイネーブルされてＳＥＬ＿Ａ信
号１０８をシンクロナイザ３１２へ供給し、ここでＳＥ
Ｌ＿Ａ信号１０８のレベル変化はＣＬＫＡ信号１０４と
同期させられる。ＣＬＫＡ信号１０４の２つのクロック
・エッジの後、出力Ｑ_A1が時刻４０６で活性化される。
そのとき、セレクタ・ゲート３２０は、イネーブルされ
て、ＣＬＫＡ信号１０４が高論理状態にある間にＣＬＫ
Ａ信号１０４を出力する。その結果、ＣＬＫＯＵＴ信号
１０２が、時刻４０８でＣＬＫＡ信号１０４に応答して
待機状態４０２から第１の出力遷移へ円滑に遷移する。
それゆえ、本発明によれば、ＩＣＭ１００は、まずＣＬ
ＫＢ信号１０６をクリーンに「ブレーク」し、次いで、
グリッチ，ラント・パルスまたは部分クロックパルスの
発生するおそれなくＣＬＫＡ信号１０４をクリーンに
「メーク」する。

【００２１】図５では、ＳＥＬ＿Ａ信号１０８は時刻５
０３で変化し、これはＣＬＫＡ信号１０４およびＣＬＫ
Ｂ信号１０６の両方と非同期であることがある。この変
化は、ＳＥＬ＿Ａ信号１０８の論理レベルの変化がＣＬ
ＫＡ信号１０４と同期させられるシンクロナイザ３１２
の入力へゲート３１６を経由して転送される。ＣＬＫＡ
信号１０４の２つクロック・エッジの後に、出力Ｑ_A1が
時刻５０４で不活性化される。これが、ＣＬＫＯＵＴ信
号１０２が高論理状態にある間にゲート３２０にＣＬＫ
Ａ信号１０４を出力するのを中止させ、かつ，時刻５０
４から時刻５０６まで延長する待機状態期間５０２の間
に高論理待機状態を維持させる。また、待機状態期間５
０２の間、インタロック・ゲート３１４はイネーブルさ
れてＳＥＬ＿Ａ信号１０８をシンクロナイザ３１０へ供
給し、ここでＳＥＬ＿Ａ信号１０８の論理レベルの変化
はＣＬＫＡ信号１０６と同期させられる。ＣＬＫＢ信号
１０６の２つのクロック・エッジののち、出力Ｑ_b1が時
刻５０６で活性化される。そのとき、セレクタ・ゲート
３２０は、イネーブルされて、ＣＬＫＢ信号１０４が高
論理状態にある間ＣＬＫＢ信号１０６を出力する。その
結果、ＣＬＫＯＵＴ信号１０２が、時刻５０８でＣＬＫ
Ｂ信号１０６に応答して待機状態５０２から第１の出力
遷移へ円滑に遷移する。それゆえ、本発明によれば、Ｉ
ＣＭ１００は、まずＣＬＫＡ信号１０４をクリーンに
「ブレーク」し、次いで、グリッチ，ラント・パルスま
たは部分クロックパルスの発生するおそれなくＣＬＫＢ
信号１０４をクリーンに「メーク」する。

【００２２】待機状態４０２はＣＬＫＡ信号１０４の約
２サイクルより短く、また、待機状態５０２はＣＬＫＢ
信号１０６の約２サイクルより短い。シンクロナイザ３
１０，３１２は２段同期装置であるので、同期する最長
時間は２クロックサイクルである。シンクロナイザの出
力に準安定条件を生じる可能性を更に減少させるため
に、追加段をどちらかのシンクロナイザに追加してよ
い。これは、同期する最長時間を延長し、それゆえ、待
機状態４０２および／または待機状態５０２の長さをそ
れに従って延長するであろう。準安定状態の機会を全く
除去するために、１０段より多くの段が必要であること
はほとんどない。

【００２３】図６は、図１のスイッチ用クロック源とし
てのプログラマブル位相ロックド・ループ（ＰＬＬ）お
よび発振器の使用を示すブロック図である。ＰＬＬ６２
０はプログラマブル乗算比を有する。制御レジスタ６３
０は、フィールド６３０ｂがマルチプレクサ選択値では
なく乗算比を保持すること以外は、制御レジスタ１３０
と類似している。制御レジスタ６３０はデータバスから
書き込まれ、また、オプショナル２次ラッチ６３２は制
御レジスタ値６３０ｂのＰＬＬ６２０への供給を制御す
る。２次ラッチは、ハードウェア・インタロック２３２
について前に論じたように、発振器がシステム・クロッ
ク源として選択されたときに限り１次値で更新される。
これは、プログラミング・エラーがシステム・クロック
擾乱を起こすのを防止する。

【００２４】端子６１１，６１２は、典型的には、結晶
を発振器６１０に接続するために使用される。このシス
テムは、ＭＯＤＥ［ｎ：０］ビット６３０ａに加える変
化がクロック選択論理６４０のＳＥＬ＿Ａ出力でグリッ
チを起こさせないように、設計される。

【００２５】本発明の更に他の態様が図７に示されてお
り、この図は図１に類似のクロック捕捉システムのブロ
ック図である。ただし、この図は、ハードウェア制御さ
れるディープ・スリープ・ウェークアップ（ｄｅｅｐ
ｓｌｅｅｐｗａｋｅｕｐ）で小電力モードを制御する
制御レジスタを備える。今日のデータ処理システムは、
非常に小さい電力モードを持つことができる。複数の装
置がパワーダウンされるとき、たとえ全てのクロックで
なくてもほとんどのクロックがシステム・クロック捕捉
サブシステム内でターンオフされる。一般に、パワーダ
ウン・モードは、これらのシステムに含まれるマイクロ
プロセッサまたはマイクロコントローラのような装置内
で実行されるソフトウェア・シーケンスを伴う。クロッ
ク源は結晶発振器またはＰＬＬを含み、これらは実質的
にセットアップ時間を有する。これらのセットアップ時
間は、装置がディープ・スリープ小電力モードから「ウ
ェークアップ」するとき割込み待ち時間を延長する。発
振器のような基準周波数がシステム内のＰＬＬに供給さ
れるとき、このＰＬＬ基準周波数がそのシステムのタイ
ミング要件を満たす限り、ＰＬＬが基準周波数にロック
している間にシステムが初期的にウェークアップしかつ
ＰＬＬ基準周波数をランオフ（ｒｕｎｏｆｆ）するこ
とが好ましいと云える。本発明によれば、これは、ＩＣ
Ｍクロック・スイッチ機構をシステムに含むとき可能で
ある。基準クロックおよびＰＬＬ出力が類似の周波数を
有するときでも、ＩＣＭ１００は、ディープ・スリープ
に先立ちまたはディープ・スリープからのウェークアッ
プの直後にＰＬＬ基準周波数に切り替える能力を提供す
る。

【００２６】図７は、発振器７１０が安定化したときウ
ェークアップ後のシステム・クロック源として、ＰＬＬ
７２０を再開させかつ自動的に選択する電子回路を用い
て、ディープ・スリープからのウェークアップの後の動
作に先立ちクロック源として発振器７１０を自動的に選
択する能力を特徴とするシステムのシステムレベルブロ
ック図を表す。ＩＣＭ１００は、クロック選択論理７４
０によって発生されるＳＥＬ＿Ａ信号１０８に応答して
ＳＬＫＡ信号１０４またはＳＬＫＢ信号１０６のどちら
かからのＣＬＫＯＵＴ信号１０２を捕捉する。図２およ
び図３を参照して論じたように、ＣＬＫＡ信号１０４お
よびＣＬＫＢ信号１０６は単一源に限定されない。

【００２７】図７に示された実施例の場合、クロック選
択および電力ダウンモードは、クロック制御レジスタ７
３０内の３ビット（ＬＰＭ＿Ｍ［２：０］）小電力モー
ド選択コード・フィールド７３０ａを用いて指定され
る。この実施例では、この３ビットコードは、表１に概
括したように使用される。ウェークアップ論理７５０
は、クロック選択論理７４０に接続される種々のウェー
クアップ事象に応答して発振器イネーブル信号（ＯＳＣ
ＥＮ）７５１を発生する。

【００２８】

【表１】

【００２９】図８は、ＰＬＬを再イネーブルするハード
ウェア制御を用いる、図７のパワーダウン選択論理７４
０の回路図である。発振器７１０が動作可能であると
き、発振器は発振器ＯＫ信号７５２を発生する。ＰＬＬ
７２０が基準信号にロックされておりかつ動作可能であ
るとき、ＰＬＬ７２０はＰＬＬ・ＯＫ信号７５３を発生
する。ゲート７６１〜７６４は、表１に掲げられたクロ
ック選択シーケンスを起こすために、制御信号ＰＬＬ＿
ＯＦＦ，ＯＳＣ＿ＯＦＦ，ＳＥＬ＿Ａ信号を発生する。
選択されたクロック源が動作可能なとき、ＣＬＫ＿Ｏ
Ｋ信号７６５が活性化される。

【００３０】図９は、ソフトウェア制御されるディープ
・スリープ・ウェークアップを用いて小電力モードを制
御する制御レジスタを備える、図７に類似のクロック捕
捉システムのブロック図である。本発明のこの実施例
は、ディープ・スリープからのウェークアップの後に使
用されるクロック源としてのＰＬＬ８２０から発振器７
１０への自動スイッチと、ＰＬＬ８２０が安定化したと
きウェークアップの後にシステム・クロック源としての
ＰＬＬ８２０のソフトウェア指示される選択とを特徴と
するシステムである。このシステムは、図７に示された
ものに類似しているが、後者ほど多くのパワーダウン・
モードを遂行しない。更に、ハードウェア電子回路が、
活性化されている発振器オフ（ＯＳＣＯＦＦ）信号８６
２に応答してディープ・スリープ・パワーダウン中のシ
ステムクロック源として発振器を確立する。

【００３１】ディープ・スリープ・ウェークアップ後に
システムクロック源としてＰＬＬ８２０を再確立するの
は、ソフトウェアである。この実施例では、ディープ・
スリープ・パワーダウンへのエントリが、活性化される
ＯＳＣＯＦＦ信号８６２に応答してクロック制御レジス
タ８３０内の値を修正する。この実施例は、システム内
のマイクロプロセッサまたはマイクロコントローラにい
つＰＬＬ８２０の出力が安定化しているべきか判定する
タイマ機能を実現可能にして、この機能をハードウェア
として実現する必要を除去する。

【００３２】図９に示された実施例では、クロック選択
およびパワーダウン・モードは、クロック制御レジスタ
８３０内の２ビット（ＬＰＭ＿Ｍ［１：０］）小電力モ
ード選択コードを用いて指定される。この実施例では、
この２ビット・コードは、表２に概括されたように使用
される。

【００３３】

【表２】

【００３４】図１０は、ＰＬＬを再イネーブルするソフ
トウェア制御を用いる、図９のパワーダウン選択論理の
回路図である。発振器７１０が動作可能であるとき、発
振器７１０は発振器ＯＫ信号７５２を発生する。ゲート
８６１〜８６３は、表２に掲げられたクロック選択シー
ケンスを作るために制御信号ＰＬＬＯＦＦ，ＯＳＣＯＦ
Ｆ，ＳＥＬ＿Ａ信号を発生する。発振器７１０が動作可
能なとき、ＣＬＫＯＫ信号８６５が活性化される。

【００３５】本発明に従って構成されたクロック捕捉サ
ブシステムの他の実施例が図１１に示されており、これ
は三投インタロックド・クロック・マルチプレクサを使
用するクロック捕捉サブシステムのブロック図である。
発振器１１１０はＣＬＫＡ信号１０４を発生するのに対
して、分周器１１１１はＣＬＫＡ信号１０４の周波数を
２分周して、ＣＬＫＢ信号１０６を形成する。ＰＬＬは
発振器１１１０にロックされて、ＣＬＫＣ信号１１０７
を形成し、この信号は分周器１１２１によって決定され
た１，２，３，４，５または９の係数だけＣＬＫＡ信号
１０４と異なる周波数を有する。それゆえ、周波数の異
なるクロック特性おそらくはデューティサイクルを有す
る３つのクロック源をＩＣＭ１１００内に出現させる。
ＩＣＭ１１００はＣＬＫＯＵＴ信号１０２を捕捉し、こ
の信号は制御信号１１０８に応答してマイクロプロセッ
サ１１７０に供給される。

【００３６】図１２は、本発明による、図１１の三投イ
ンタロックド・クロック・マルチプレクサの回路図であ
る。ＩＣＭ１１００は、ＩＣＭ１００に類似している
が、クロック特性を選択したクリーンなグリッチのない
出力クロック信号１０２を捕捉するために、ＳＥＬ０信
号１１０８ａおよびＳＥＬ１信号１１０８ｂを選択する
のに応答して３つのクロック源信号（ＣＬＫＡ信号１０
４，ＣＬＫＢ信号１０６およびＣＬＫＣ信号１１０７）
の間を切り替えるインタロックド・クロック・マルチプ
レクサの他の実施例である。この実施例では、ＣＬＫＣ
信号１１０７は、典型的には、ＰＬＬ１１２０によって
発生される。ＰＬＬ１１２０はまた、「ＰＬＬ＿ＯＫ」
信号１１０８ｅを発生し、この信号はこのＰＬＬがロッ
クしたことかつ良好ＣＬＫＣ信号１１０７を発生してい
ることを表示する。

【００３７】ＩＣＭ１１００は制御信号ＳＥＬ０および
ＳＥＬ１によって制御され、これらの信号の真理値表を
表３に掲げる。

【００３８】

【表３】

【００３９】ＩＣＭ１１００の電子回路は、２つ以上の
クロック源が同時に選択され得ないように設計される。
ＣＬＫＡシンクロナイザ３１０とＣＬＫＢシンクロナイ
ザ３１２とＣＬＫＣシンクロナイザ１２１３とは、交さ
結合スイッチを形成するようにインタロックされる。も
しＣＬＫＡ信号が選択されるならば、ＣＬＫＡ信号が選
択されなくなるまでＣＬＫＢ信号またはＣＬＫＣ信号を
選択することができない。同じことが、ＣＬＫＡ信号，
ＣＬＫＢ信号およびＣＬＫＣ信号の他の組合わせに対し
ても成り立つ。各クロック源毎の２段シンクロナイザ
は、図４および図５を参照して説明したように、先行選
択を「ブレーク」した後かつ新たな選択を「メーク」す
る前の約２サイクルである待機状態を発生することによ
って、切替え中にグリッチが起こらないことを保証す
る。

【００４０】この実施例では、２つの小電力モードが利
用可能である。１つのモードは、ＣＬＫＣのみを停止さ
せることを許す。他のモードは、全てのクロックをディ
スエーブルすることを許す。これらのモードは、ＰＬＬ
オフ（ＰＬＬ＿ＯＦＦ）信号１１０８ｃ，全クロックオ
フ（ＡＬＬ＿ＯＦＦ）信号１１０８ｄおよびＰＬＬ動作
可能（ＰＬＬ＿ＯＫ）信号１１０８ｅによって制御され
る。ＰＬＬ＿ＯＦＦ信号およびＡＬＬ＿ＯＦＦ信号は、
制御レジスタ７３０または制御レジスタ９３０のような
制御レジスタを使用して図８または図１０に示されたよ
うな電子回路によって形成されてよい。制御レジスタを
セットすることによっていったん小電力モードが指定さ
れると、プロセッサ１１７０が休止（ＩＤＬＥ）命令を
実行するかまたは小電力モードに入るべきことを表示す
るビットを制御レジスタに書き込むまで、一般に小電力
モードに入らない。全オフ小電力モードに入った後、ウ
ェークアップ事象が起こるまで、発振器イネーブル信号
７５１が不活性化される。

【００４１】もしＣＬＫＣ信号が選択され（ＳＥＬ１＝
１）かつＰＬＬ＿ＯＦＦ信号がハイ（活性化）へ移行す
るならば、本発明に従って先に説明したような適当な同
期の後に、制御信号ＳＥＬ０の値に依存して、ＣＬＫＯ
ＵＴ信号１０２はＣＬＫＣ信号１１０７からＣＬＫＡ信
号１０４またはＣＬＫＢ信号１０６へ切り替えられる。
次いで、ＰＬＬ１１２０をディスエーブルすることがで
きる。ＰＬＬ＿ＯＦＦ信号が再び不活性化されるとき、
ＰＬＬ＿ＯＫ信号がハイへ移行して、ＣＬＫＣ信号１１
０７が安定であることを表示するまでＣＬＫＯＵＴ信号
１０２は引き続きＣＬＫＡ信号１０４／ＣＬＫＢ信号１
０６によって供給されることになる。このとき、ＣＬＫ
Ｃ信号１１０７はＩＣＭ１１００によって捕捉されて、
適当な同期の後にＣＬＫＯＵＴ信号１０２を形成する。

【００４２】もしＡＬＬ＿ＯＦＦ信号が活性化されかつ
ＣＬＫＡ信号１０４またはＣＬＫＢ信号１０６が現在選
択されているならば、全てのクロックは選択されずかつ
ＣＬＫＯＵＴ信号１０２は適当な同期の後にロウへ移行
することになる。このとき、全てのクロック源を停止さ
せることができる。ＡＬＬ＿ＯＦＦ信号が再び不活性化
されるとき、適当な同期の後に制御信号ＳＥＬ０の値に
依存して、ＣＬＫＡ信号およびＣＬＫＢ信号のどちらか
が選択されることになる。

【００４３】本発明の他の態様は、ＡＬＬ＿ＯＦＦ信号
が活性化されかつＣＬＫＣが現在選択されているなら
ば、上に説明したように、制御信号ＳＥＬ０の値に依存
して、ＣＬＫＯＵＴ信号１０２はＣＬＫＣ信号１１０７
からＣＬＫＡ信号１０４またはＣＬＫＢ信号１０６へ切
り替えられる。いったんＣＬＫＯＵＴ信号１０２がＣＬ
ＫＡ信号１０４またはＣＬＫＢ信号１０６へ切り替えら
れると、この現行状態がＲＳラッチ１２６１またはＲＳ
ラッチ１２６２によって捕捉され（ＷＡＳ＿ＡまたはＷ
ＡＳ＿Ｂ）、次いで、全てのクロックが選択されなく
て、ＣＬＫＯＵＴ信号１０２は適当な同期の後にロウへ
移行する。ＡＬＬ＿ＯＦＦ信号が再び不活性化されると
き、ＲＳラッチ１２６１，１２６２内にラッチされた値
に依存して、ＣＬＫＡ信号１０４およびＣＬＫＢ信号１
０６のどちらかが選択されることになる。ＰＬＬ＿ＯＫ
信号１０２がハイへ移行してＣＬＫＣ信号１１０７が安
定であることを表示するまで、ＣＬＫＯＵＴ信号１０２
は引き続きＣＬＫＡ信号１０４／ＣＬＫＢ信号１０６に
よって供給される。次いで、ＣＬＫＯＵＴ信号１０２
は、同期の後にＣＬＫＣ信号１１０７へ復帰するように
切り替えられる。このクロック・スイッチング・シーケ
ンスの利点は、プロセッサ１１７０がＣＬＫＡ信号１０
４またはＣＬＫＢ信号１０６を使用してウェークアップ
事象の後に敏速に動作を開始し、次いで、ＰＬＬ１１２
０が安定であるときに自動的にＣＬＫＣ信号１１０７へ
切り替えることができるということである。

【００４４】あるシステムでは、クロック源が安定にな
る前にこれを再選択するのを回避するために、Ｂ＿ＯＫ
信号またはＡ＿ＯＫ信号でＡＬＬ＿ＯＦＦ信号をゲート
する必要があることに注意されたい。

【００４５】本発明の他の態様が図１３に示されてお
り、この図は電力が再回復された後に少なくとも１つの
クロック源を強制的に活性にするために図３または図１
２のＩＣＭ１００に接続してよいオプショナル回路の回
路図である。ある状況下では、２つ以上のシンクロナイ
ザ３１０，３１２，１２１３をクロック捕捉サブシステ
ムに電源を投入中に変則状態にセットすることがある。
図１３の回路は、２つ以上のクロックがゲート１３６０
で選択されるかどうか検出しかつどのクロック信号もゲ
ート１３６１で選択されないかどうか検出する。もしＡ
ＬＬ＿ＯＦＦ信号が活性化されていないならば、ゲート
１３６２はゲート１３６３をイネーブルして、信号ＯＳ
Ｃ＿ＯＦＦの状態にかかわらずイネーブル発振器信号を
形成し、かつゲート１３６４をイネーブルしてＰＬＬイ
ネーブル信号を形成する。発振器およびＰＬＬをターン
オンすることによって、クロック信号をシンクロナイザ
３１０，３１２，１２１３に供給し、これによって変則
状態が除去される。

【００４６】本発明の新規な回路は、データ処理システ
ム内に多くの有利な用途を有する。特定の状況に対して
処理速度を最適化するために多数のクロック源のうちの
どれか１つを選択することができ、次いで、データ処理
システム内のプロラム動作の制御の下で異なる最適化の
ために異なるクロック源に変更することができる。

【００４７】他の利点は、自動的にまたはソフトウェア
制御の下に小電力モードに入るか出るときに、種々のク
ロック・スイッチング・シーケンスを遂行できるという
ことである。

【００４８】２つのクロック源信号の間を選択する双投
ＩＣＭを有する本発明の実施例、および３つのクロック
源信号の中から選択する三投ＩＣＭを有する本発明の実
施例が説明され、ここで、各クロック源信号はある数の
クロック源から導出される。３クロック信号入力より多
い入力を備えるＩＣＭを有する他の実施例も同様にして
構成される。

【００４９】ここで使用された用語、「供給される」、
「接続される」および「接続」は、電気的に接続される
ことを意味し、追加構成要素がその電気通路内にある場
合を含む。

【００５０】本発明は実施例を参照して説明されたが、
この説明は限定する意味に解釈されることを意図してい
ない。本発明の種々の実施例は、この説明を参照すれば
当業者に明らかであろう。したがって、添付の特許請求
の範囲は、本発明の真の範囲および精神に属するこれら
の実施例のいかなる変形をも包含すると考える。

【００５１】以上の説明に関して更に以下の項を開示す
る。

【００５２】（１）複数のクロック源の中から選択可能
である出力クロックを供給するクロック捕捉システムを
含む電子データ処理システムであって、前記クロック捕
捉システムが、複数のクロック源と、前記複数のクロッ
ク源の中から一つの選択されたクロック源を指定する選
択手段と、複数のクロック源入力端子を有するインタク
ロックド・クロック・マルチプレクサであって、前記複
数のクロック源の異なる１つが前記複数のクロック源入
力端子の各々に接続され、前記選択手段に応答性であ
り、前記複数のクロック源入力端子のどれかから得られ
た先に選択されたクロック源に相当する出力クロック端
子上の１完全クロックサイクルの終端において、かつ前
記複数のクロック源入力端子の他のどれかから得られた
新たに選択されたクロック源の１完全サイクルが開始さ
れる以前において、前記出力クロック端子に所定論理値
の待機状態を挿入するように動作するインタロックド・
クロック・マルチプレクサとを包含し、前記待機状態
は、前記新たに選択されたクロック源の少なくとも１サ
イクルより長くかつ前記新たに選択されたクロック源を
同期させる最長時間より短いかまたは近似的に等しい、
電子データ処理システム。

【００５３】（２）第１項記載の電子データ処理システ
ムにおいて、前記同期させる最長時間が前記新たに選択
されたクロック源の２サイクルより小さいかまたは近似
的に等しい、電子データ処理システム。

【００５４】（３）第１項記載の電子データ処理システ
ムにおいて、前記インタクロックド・クロック・マルチ
プレクサが第１の遅延時間を有する第１のクロック源シ
ンクロナイザに接続された第１のクロック源入力端子
と、第２の遅延時間を有する第２のクロック源シンクロ
ナイザに接続された第２のクロック源入力端子と、前記
選択手段から選択信号を受け取る選択端子と、前記第１
のクロック源シンクロナイザに接続された出力，前記選
択端子に接続された第１の入力および前記第２のクロッ
ク源シンクロナイザに接続された第２の入力を有する第
１のインタロック回路であって、前記選択信号が第１の
所定選択状態にありかつ前記第２のクロック源シンクロ
ナイザが活性化されていないときに限り前記第１のクロ
ック源シンクロナイザに活性化信号を供給するように動
作する第１のインタロック回路と、前記第２のクロック
源シンクロナイザに接続された出力，前記選択端子に接
続された第１の入力および前記第１のクロック源シンク
ロナイザに接続された第２の入力を有する第２のインタ
ロック回路であって、前記選択信号が第２の所定選択状
態にありかつ前記第１のクロック源シンクロナイザが活
性化されていないときに限り前記第２のクロック源シン
クロナイザに活性化信号を供給するように動作する第２
のインタロック回路と、前記第１および第２のクロック
源端子と前記第１および第２のクロック源シンクロナイ
ザとに接続された前記出力クロック端子上に前記出力ク
ロック信号を形成する出力回路であって、前記第１のク
ロック源シンクロナイザが活性化されているときに限り
前記第１のクロック源端子上の信号に相当する前記出力
信号を形成するように、また、前記第２のクロック源シ
ンクロナイザが活性化されているときに限り前記第２の
クロック源端子上の信号に相当する前記出力信号を形成
するように、さらに、前記第１のクロック源シンクロナ
イザも前記第２のクロック源シンクロナイザも活性化さ
れていないときに限り前記待機状態を形成するように動
作する出力回路とを含む、電子データ処理システム。

【００５５】（４）第３項記載の電子データ処理システ
ムであって、第３の遅延時間を有する第３のクロック源
シンクロナイザに接続された少なくとも一つの第３のク
ロック源入力端子を更に含み、前記出力回路が少なくと
も前記第３のクロック源端子と少なくとも前記第３のク
ロック源シンクロナイザとに接続され、前記シンクロナ
イザのどれもが活性化されていないときに限り前記待機
状態が形成される、電子データ処理システム。

【００５６】（５）第３項記載の電子データ処理システ
ムであって、前記第１および前記第２のクロック源シン
クロナイザに接続された、前記複数のクロック源の２つ
以上が選択されるかどうか検出しかつ前記複数のクロッ
ク源のどれもが選択されないかどうか検出する検出回路
を更に含む、電子データ処理システム。

【００５７】（６）第１項記載の電子データ処理システ
ムにおいて、前記選択手段が、プログラマブル装置によ
って制御される選択回路を含む、電子データ処理システ
ム。

【００５８】（７）第１項記載の電子データ処理システ
ムにおいて、前記選択手段が手動手段によって制御され
る選択回路を含む、電子データ処理システム。

【００５９】（８）第１項記載の電子データ処理システ
ムにおいて、前記選択手段が、前記複数のクロック源の
うちの１つのクロック源からのＯＫ信号に応答して前記
ＯＫ信号が活性化されているときに限り前記１つのクロ
ック源を選択する回路を含む、電子データ処理システ
ム。

【００６０】（９）第１項記載の電子データ処理システ
ムであって、前記出力クロック端子に接続される処理装
置を更に含み、前記処理装置が前記出力クロック信号に
応答する処理回路を有する、電子データ処理システム。

【００６１】（１０）第９項記載の電子データ処理シス
テムにおいて、前記クロック捕捉システムと前記処理装
置とが単一半導体基板上に形成される、電子データ処理
システム。

【００６２】（１１）選択可能クロック特性を有するク
ロック信号を処理装置に供給する方法であって、複数の
クロック源を供給するステップであって、前記クロック
源の各々が複数のクロック特性の少なくとも一つ有する
ステップと、第１のクロック選択状態を確立することに
よって前記複数のクロック源の中から第１のクロック特
性を有する第１のクロック源を選択するステップと、前
記処理装置に前記クロック信号を供給するために出力ク
ロック端子へ前記第１のクロック源を接続するステップ
であって、前記第１のクロック源が前記第１のクロック
選択状態に応答して選択されるステップと、前記複数の
クロック源の中から第２のクロック特性を有する第２の
クロック源へクリーンに切り替えるステップとを含み、
前記切り替えるステップが、第２のクロック選択状態を
確立することによって前記第２のクロック源を選択する
ステップと、前記クロック信号が第１の論理状態にある
間に第１の同期遅延の後に前記出力クロック端子から前
記第１のクロック源を遮断するステップであって、前記
第１の同期遅延が前記第１のクロック源によって同期さ
せられるステップと、第２の同期遅延中に前記第１の論
理状態に前記クロック信号を維持するステップであっ
て、前記第２の同期遅延が前記第２のクロック源によっ
て同期させられるステップと、前記第２のクロック源に
相当する、前記第２のクロック特性に適合する前記第１
クロックパルスが供給されるように、前記第２の同期遅
延の終端において前記出力クロック端子に前記第２のク
ロック源を接続して、グリッチまたはラント・パルスが
前記出力クロック端子に供給されないようにするステッ
プとを含む、方法。

【００６３】（１２）第１１項記載の方法において、前
記第１の同期遅延が前記第１のクロック源の約１周期よ
り長く、前記第２の同期遅延が前記第２のクロック源の
約１周期よりに長い、方法。

【００６４】（１３）第１１項記載の方法において、前
記第１のクロック源が位相ロックド・ループであり、前
記第１のクロック源に対する制御パラメータを変化させ
るステップであって、これによって前記第１のクロック
特性を変更第１のクロック特性へ変化させるステップ
と、前記処理装置が前記第２のクロック源を使用して動
作を続行している間に前記第１のクロック源が安定する
のを待機するステップと、前記第１のクロック源が安定
した後に前記第１のクロック源へクリーンに切り替える
ステップと、を更に含む方法。

【００６５】（１４）第１３項記載の方法において、前
記第１のクロック源が選択されている間にもし前記第１
のクロック源に対する前記制御パラメータが変化させら
れるならば、前記第２のクロック源が選択されるまで前
記制御パラメータが有効にならない、方法。

【００６６】（１５）第１２項記載の方法において、前
記第２のクロック源を選択するステップが前記第２のク
ロック源からの信号に応答する方法。

【００６７】（１６）電子データ処理システム用クロッ
ク捕捉サブシステムは、前記データ処理システムにクロ
ック信号１０２として供給されるクロック源を捕捉する
インタロックド・クロック・マルチプレクサ１００を有
する。前記マルチプレクサ１００は、クロック源信号用
の少なくとも２つの入力端子１０４，１０６を有する。
各クロック源信号は２つ以上のクロック源１１０，１２
０に接続することができる。制御レジスタ１３０は、前
記マルチプレクサ１００がどのクロック源を選択するべ
きか指定する。前記マルチプレクサ１００は、各クロッ
ク信号入力上にインタロックド・シンクロナイザを有す
る結果、前記マルチプレクサ１００が切り替えられると
き、グリッチまたはラント・パルスを伴うことなく出力
クロック信号１０２が第１のクロック源から第２のクロ
ック源へクリーンに遷移する。

【図面の簡単な説明】

【図１】本発明によるインタロックド・クロック・マル
チプレクサを使用して、２つの同期クロック源間を切り
替える双投スイッチを備えるクロック捕捉システムのブ
ロック図である。

【図２】図１のインタロックド・クロック・マルチプレ
クサの各入力に供給されるいくつかのクロック信号の中
から選択する方法を示す、ソフトウェア選択可能クロッ
ク捕捉サブシステムの詳細なシステムレベルブロック図
である。

【図３】図１の双投インタロックド・クロック・マルチ
プレクサの回路図である。

【図４】本発明による図１に示されたインタロックド・
クロック・マルチプレクサの動作のタイミング図であ
る。

【図５】本発明による図１に示されたインタロックド・
クロック・マルチプレクサの（図４とスイッチ方向が逆
の場合の）動作のタイミング図である。

【図６】図１のスイッチに対するクロック源としてのプ
ログラマブル位相ロックド・ループおよび発振器の使用
を示すブロック図である。

【図７】ハードウェア制御されるディープ・スリープ・
ウェークアップで小電力モードを制御する制御レジスタ
を備える、図１に類似の本発明によるクロック捕捉シス
テムのブロック図である。

【図８】位相ロックド・ループを再イネーブルするハー
ドウェア制御を用いる、図７のパワーダウン選択論理の
回路図である。

【図９】ソフトウェア制御されるディープ・スリープ・
ウェークアップを用いて小電力モードを制御する制御レ
ジスタを備える、図７に類似の本発明によるクロック捕
捉システムのブロック図である。

【図１０】位相ロックド・ループを再イネーブルするソ
フトウェア制御を用いる、図９のシステムのパワーダウ
ン選択論理の回路図である。

【図１１】プロセッサに接続された本発明に従って構成
された三投インタロックド・マルチプレクサを使用する
クロック捕捉システムのブロック図である。

【図１２】図１１の三投インタロックド・クロック・マ
ルチプレクサの回路図である。

【図１３】本発明により電源が再回復された後に少なく
とも１つのクロック源を強制的に活性化するために図３
または図１２のインタロックド・クロック・マルチプレ
クサに接続してよいオプショナル回路の回路図である。

【符号の説明】

１００インタロックド・クロック・マルチプレクサ
（ＩＣＭ）１０２システムクロック源、出力クロック（ＣＬＫＯ
ＵＴ）信号１０４クロックＡ（ＣＬＫＡ）信号１０６クロックＢ（ＣＬＫＢ）信号１０８選択信号、すなわち、ＳＥＬ＿Ａ信号１１０クロックＢ源１２０クロックＡ源１３０クロック制御レジスタ２３２ハードウェア・インタロック２３４ハードウェア・インタロック３１０シンクロナイザ３１２シンクロナイザ３１４インタロック・ゲート３２０セレクタゲート６１０発振器６２０位相ロックド・ループ（ＰＬＬ）６３０制御レジスタ６３２第２のラッチ６４０クロック選択論理７１０発振器７２０ＰＬＬ７３０クロック制御レジスタ７４０パワーダウン制御論理８２０ＰＬＬ８３０クロック制御レジスタ８４０クロック選択論理１１００ＩＣＭ１１０７出力クロック信号１１１０発振器１１１１分周器１１２０ＰＬＬ１１２１分周器１１７０プロセッサ１２１３シンクロナイザ１２６１ラッチ１２６２ラッチ１３６１（選択）ゲート

Claims

【特許請求の範囲】

【請求項１】複数のクロック源の中から選択可能であ
る出力クロックを供給するクロック捕捉システムを含む
電子データ処理システムであって、前記クロック捕捉システムが、複数のクロック源と、前記複数のクロック源の中から一
つの選択されたクロック源を指定する選択手段と、複数のクロック源入力端子を有するインタクロックド・
クロック・マルチプレクサであって、前記複数のクロッ
ク源の異なる１つが前記複数のクロック源入力端子の各
々に接続され、前記選択手段に応答性であり、前記複数
のクロック源入力端子のどれかから得られた先に選択さ
れたクロック源に相当する出力クロック端子上の１完全
クロックサイクルの終端において、かつ前記複数のクロ
ック源入力端子の他のどれかから得られた新たに選択さ
れたクロック源の１完全サイクルが開始される以前にお
いて、前記出力クロック端子に所定論理値の待機状態を
挿入するように動作するインタロックド・クロック・マ
ルチプレクサとを包含し、前記待機状態は、前記新たに選択されたクロック源の少
なくとも１サイクルより長くかつ前記新たに選択された
クロック源を同期させる最長時間より短いかまたは近似
的に等しい、電子データ処理システム。
【請求項２】選択可能クロック特性を有するクロック
信号を処理装置に供給する方法であって、複数のクロック源を供給するステップであって、前記ク
ロック源の各々が複数のクロック特性の少なくとも一つ
有するステップと、第１のクロック選択状態を確立することによって前記複
数のクロック源の中から第１のクロック特性を有する第
１のクロック源を選択するステップと、前記処理装置に前記クロック信号を供給するために出力
クロック端子へ前記第１のクロック源を接続するステッ
プであって、前記第１のクロック源が前記第１のクロッ
ク選択状態に応答して選択されるステップと、前記複数のクロック源の中から第２のクロック特性を有
する第２のクロック源へクリーンに切り替えるステップ
とを含み、前記切り替えるステップが、第２のクロック選択状態を確立することによって前記第
２のクロック源を選択するステップと、前記クロック信号が第１の論理状態にある間に第１の同
期遅延の後に前記出力クロック端子から前記第１のクロ
ック源を遮断するステップであって、前記第１の同期遅
延が前記第１のクロック源によって同期させられるステ
ップと、第２の同期遅延中に前記第１の論理状態に前記クロック
信号を維持するステップであって、前記第２の同期遅延
が前記第２のクロック源によって同期させられるステッ
プと、前記第２のクロック源に相当する、前記第２のクロック
特性に適合する前記第１クロックパルスが供給されるよ
うに、前記第２の同期遅延の終端において前記出力クロ
ック端子に前記第２のクロック源を接続して、グリッチ
またはラント・パルスが前記出力クロック端子に供給さ
れないようにするステップとを含む、方法。