JPH10154115A - キャッシュ付きｌａｎコントローラを備えた情報処理装置 - Google Patents
キャッシュ付きｌａｎコントローラを備えた情報処理装置Info
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- JPH10154115A JPH10154115A JP8329132A JP32913296A JPH10154115A JP H10154115 A JPH10154115 A JP H10154115A JP 8329132 A JP8329132 A JP 8329132A JP 32913296 A JP32913296 A JP 32913296A JP H10154115 A JPH10154115 A JP H10154115A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 60
- 230000010365 information processing Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
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- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【課題】 LAN コントローラを備えた情報処理装置に於
いて、LAN コントローラにアンダーランやオーバーラン
が発生しないようにする。 【解決手段】 LAN コントローラ2 は、LAN11 を介して
送られてくる自装置宛ての受信データを受信すると、そ
れをLAN キャッシュ３にライトする。LAN キャッシュ３
にライトされた受信データは、LAN メモリコントローラ
４によってメインメモリ１中の受信データ領域1Rにライ
トされ、更に、メモリコントローラ７によってＣＰＵキ
ャッシュ６にライトされ、ＣＰＵ５によってリードされ
る。ＣＰＵ５が送信しようとする送信データは、メモリ
コントローラ７によってメインメモリ１中の送信データ
領域１Ｓにライトされ、LAN メモリコントローラ４が送
信データ領域１Ｓに格納されている送信データをLAN キ
ャッシュ３にライトし、LANコントローラ２がLAN キャ
ッシュ３にライトされた送信データをLAN11 に送出す
る。
いて、LAN コントローラにアンダーランやオーバーラン
が発生しないようにする。 【解決手段】 LAN コントローラ2 は、LAN11 を介して
送られてくる自装置宛ての受信データを受信すると、そ
れをLAN キャッシュ３にライトする。LAN キャッシュ３
にライトされた受信データは、LAN メモリコントローラ
４によってメインメモリ１中の受信データ領域1Rにライ
トされ、更に、メモリコントローラ７によってＣＰＵキ
ャッシュ６にライトされ、ＣＰＵ５によってリードされ
る。ＣＰＵ５が送信しようとする送信データは、メモリ
コントローラ７によってメインメモリ１中の送信データ
領域１Ｓにライトされ、LAN メモリコントローラ４が送
信データ領域１Ｓに格納されている送信データをLAN キ
ャッシュ３にライトし、LANコントローラ２がLAN キャ
ッシュ３にライトされた送信データをLAN11 に送出す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＡＮを介してデ
ータを送受信するＬＡＮコントローラを備えた情報処理
装置に関し、特に、キャッシュを有するキャッシュ付き
ＬＡＮコントローラを備えた情報処理装置に関する。
ータを送受信するＬＡＮコントローラを備えた情報処理
装置に関し、特に、キャッシュを有するキャッシュ付き
ＬＡＮコントローラを備えた情報処理装置に関する。
【０００２】
【従来の技術】従来、ＬＡＮを介して送られてくる自装
置宛ての受信データを受信すると共に、送信データをＬ
ＡＮへ送出するＬＡＮコントローラを備えた情報処理装
置に於いては、ＬＡＮコントローラをＩ／Ｏバスに接続
し、このＩ／Ｏバスを介してメインメモリとの間でデー
タのやり取りを行わせるのが一般的であった。つまり、
データの受信時には、受信データをＩ／Ｏバスを介して
メインメモリ中の受信データ領域にライトさせ、データ
の送信時には、メインメモリの送信データ領域に格納さ
れている送信データをＩ／Ｏバスを介してリードさせる
ようにしている。尚、メインメモリの受信データ領域に
ライトされた受信データは、ＣＰＵによってリードされ
るものであり、送信データ領域中の送信データは、ＣＰ
Ｕによってライトされたものである。
置宛ての受信データを受信すると共に、送信データをＬ
ＡＮへ送出するＬＡＮコントローラを備えた情報処理装
置に於いては、ＬＡＮコントローラをＩ／Ｏバスに接続
し、このＩ／Ｏバスを介してメインメモリとの間でデー
タのやり取りを行わせるのが一般的であった。つまり、
データの受信時には、受信データをＩ／Ｏバスを介して
メインメモリ中の受信データ領域にライトさせ、データ
の送信時には、メインメモリの送信データ領域に格納さ
れている送信データをＩ／Ｏバスを介してリードさせる
ようにしている。尚、メインメモリの受信データ領域に
ライトされた受信データは、ＣＰＵによってリードされ
るものであり、送信データ領域中の送信データは、ＣＰ
Ｕによってライトされたものである。
【０００３】
【発明が解決しようとする課題】上述したように、従来
のＬＡＮコントローラを備えた情報処理装置に於いて
は、ＬＡＮコントローラをＩ／Ｏバスに接続し、Ｉ／Ｏ
バスを介してメインメモリとの間でデータのやり取りを
行わせるようにしているため、リアルタイムでバスを要
求するＬＡＮコントローラに於いてアンダーランやオー
バーランが発生するという問題がある。その理由は、Ｉ
／ＯバスにＬＡＮコントローラを接続する構成では、Ｉ
／Ｏバスに並列に接続されたリアルタイム処理が要求さ
れない複数のＩ／ＯコントローラとＬＡＮコントローラ
とでＩ／Ｏバスを時分割で使用することが必要になるた
めである。
のＬＡＮコントローラを備えた情報処理装置に於いて
は、ＬＡＮコントローラをＩ／Ｏバスに接続し、Ｉ／Ｏ
バスを介してメインメモリとの間でデータのやり取りを
行わせるようにしているため、リアルタイムでバスを要
求するＬＡＮコントローラに於いてアンダーランやオー
バーランが発生するという問題がある。その理由は、Ｉ
／ＯバスにＬＡＮコントローラを接続する構成では、Ｉ
／Ｏバスに並列に接続されたリアルタイム処理が要求さ
れない複数のＩ／ＯコントローラとＬＡＮコントローラ
とでＩ／Ｏバスを時分割で使用することが必要になるた
めである。
【０００４】尚、特開平４−１００１６４号公報，特開
平４−３２１１４５号公報には、ＣＰＵにキャッシュメ
モリ（キャッシュ）を設けることにより、メインメモリ
とＣＰＵとの間のデータの処理速度を高速化する技術が
記載されているが、ＣＰＵにキャッシュを設けるだけで
は、上記した問題点を解決することはできない。
平４−３２１１４５号公報には、ＣＰＵにキャッシュメ
モリ（キャッシュ）を設けることにより、メインメモリ
とＣＰＵとの間のデータの処理速度を高速化する技術が
記載されているが、ＣＰＵにキャッシュを設けるだけで
は、上記した問題点を解決することはできない。
【０００５】そこで、本発明の目的は、ＬＡＮコントロ
ーラに於いて、アンダーランやオーバーランが発生しな
いようにすることができるキャッシュ付きＬＡＮコント
ローラを備えた情報処理装置を提供することにある。
ーラに於いて、アンダーランやオーバーランが発生しな
いようにすることができるキャッシュ付きＬＡＮコント
ローラを備えた情報処理装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は上記目的を達成
するため、受信データ領域及び送信データ領域を有する
メインメモリと、該メインメモリ中の受信データ領域の
写し及び送信データ領域の写しが格納されるＬＡＮキャ
ッシュと、ＬＡＮを介して受信した受信データを前記Ｌ
ＡＮキャッシュにライトすると共に、前記ＬＡＮを介し
て送信する送信データを前記ＬＡＮキャッシュからリー
ドして前記ＬＡＮに送出するＬＡＮコントローラと、該
ＬＡＮコントローラによって前記ＬＡＮキャッシュにラ
イトされた受信データを、専用のバスを使用して前記受
信データ領域にライトし、前記送信データ領域に格納さ
れている送信データを、専用のバスを使用して前記ＬＡ
Ｎキャッシュにライトすることにより、前記ＬＡＮキャ
ッシュと前記メインメモリの受信データ領域，送信デー
タ領域とのデータの整合性を保つＬＡＮメモリコントロ
ーラとを備えている。
するため、受信データ領域及び送信データ領域を有する
メインメモリと、該メインメモリ中の受信データ領域の
写し及び送信データ領域の写しが格納されるＬＡＮキャ
ッシュと、ＬＡＮを介して受信した受信データを前記Ｌ
ＡＮキャッシュにライトすると共に、前記ＬＡＮを介し
て送信する送信データを前記ＬＡＮキャッシュからリー
ドして前記ＬＡＮに送出するＬＡＮコントローラと、該
ＬＡＮコントローラによって前記ＬＡＮキャッシュにラ
イトされた受信データを、専用のバスを使用して前記受
信データ領域にライトし、前記送信データ領域に格納さ
れている送信データを、専用のバスを使用して前記ＬＡ
Ｎキャッシュにライトすることにより、前記ＬＡＮキャ
ッシュと前記メインメモリの受信データ領域，送信デー
タ領域とのデータの整合性を保つＬＡＮメモリコントロ
ーラとを備えている。
【０００７】この構成に於いては、ＬＡＮコントローラ
が、受信データをＬＡＮキャッシュにライトし、ＬＡＮ
メモリコントローラがＬＡＮキャッシュにライトされた
受信データを、専用のバスを使用してメインメモリの受
信データ領域にライトする。また、データの送信時に於
いては、ＬＡＮメモリコントローラがメインメモリの送
信データ領域に格納されている送信データを、専用のバ
スを介してＬＡＮキャッシュにライトし、ＬＡＮコント
ローラが、ＬＡＮキャッシュにライトされた送信データ
をＬＡＮに送出する。
が、受信データをＬＡＮキャッシュにライトし、ＬＡＮ
メモリコントローラがＬＡＮキャッシュにライトされた
受信データを、専用のバスを使用してメインメモリの受
信データ領域にライトする。また、データの送信時に於
いては、ＬＡＮメモリコントローラがメインメモリの送
信データ領域に格納されている送信データを、専用のバ
スを介してＬＡＮキャッシュにライトし、ＬＡＮコント
ローラが、ＬＡＮキャッシュにライトされた送信データ
をＬＡＮに送出する。
【０００８】更に、本発明は、ＣＰＵとメインメモリと
の間のデータ処理を高速にできるようにするため、前記
受信データ領域の写し及び前記送信データ領域の写しが
格納されるＣＰＵキャッシュと、該ＣＰＵキャッシュに
送信データをライトすると共に該ＣＰＵキャッシュに格
納されている受信データをリードするＣＰＵと、該ＣＰ
Ｕによって前記ＣＰＵキャッシュにライトされた送信デ
ータを、専用のバスを使用して前記送信データ領域にラ
イトし、前記受信データ領域に格納されている受信デー
タを、専用のバスを使用して前記ＣＰＵキャッシュにラ
イトすることにより、前記ＣＰＵキャッシュと前記メイ
ンメモリの受信データ領域，送信データ領域とのデータ
の整合性を保つメモリコントローラとを備えている。
の間のデータ処理を高速にできるようにするため、前記
受信データ領域の写し及び前記送信データ領域の写しが
格納されるＣＰＵキャッシュと、該ＣＰＵキャッシュに
送信データをライトすると共に該ＣＰＵキャッシュに格
納されている受信データをリードするＣＰＵと、該ＣＰ
Ｕによって前記ＣＰＵキャッシュにライトされた送信デ
ータを、専用のバスを使用して前記送信データ領域にラ
イトし、前記受信データ領域に格納されている受信デー
タを、専用のバスを使用して前記ＣＰＵキャッシュにラ
イトすることにより、前記ＣＰＵキャッシュと前記メイ
ンメモリの受信データ領域，送信データ領域とのデータ
の整合性を保つメモリコントローラとを備えている。
【０００９】この構成に於いては、データの送信時、Ｃ
ＰＵがＣＰＵキャッシュに送信データをライトし、メモ
リコントローラがＣＰＵキャッシュにライトされた送信
データを、専用のバスを使用してメインメモリの送信デ
ータ領域にライトする。また、データ受信時に於いて
は、メモリコントローラがメインメモリの受信データ領
域に格納されている受信データを、専用のバスを使用し
てＣＰＵキャッシュにライトし、ＣＰＵがＣＰＵキャッ
シュにライトされている受信データをリードする。
ＰＵがＣＰＵキャッシュに送信データをライトし、メモ
リコントローラがＣＰＵキャッシュにライトされた送信
データを、専用のバスを使用してメインメモリの送信デ
ータ領域にライトする。また、データ受信時に於いて
は、メモリコントローラがメインメモリの受信データ領
域に格納されている受信データを、専用のバスを使用し
てＣＰＵキャッシュにライトし、ＣＰＵがＣＰＵキャッ
シュにライトされている受信データをリードする。
【００１０】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１１】図１は本発明の実施例のブロック図であ
り、メインメモリ１と、ＬＡＮコントローラ２と、ＬＡ
Ｎキャッシュ３と、ＬＡＮメモリコントローラ４と、Ｃ
ＰＵ５と、ＣＰＵキャッシュ６と、メモリコントローラ
７と、Ｉ／Ｏバスコントローラ８と、Ｉ／Ｏバス９と、
複数のＩ／Ｏコントローラ１０−１〜１０−ｎと、ＬＡ
Ｎ１１と、バス１２〜１７と、信号線１８とを含んでい
る。
り、メインメモリ１と、ＬＡＮコントローラ２と、ＬＡ
Ｎキャッシュ３と、ＬＡＮメモリコントローラ４と、Ｃ
ＰＵ５と、ＣＰＵキャッシュ６と、メモリコントローラ
７と、Ｉ／Ｏバスコントローラ８と、Ｉ／Ｏバス９と、
複数のＩ／Ｏコントローラ１０−１〜１０−ｎと、ＬＡ
Ｎ１１と、バス１２〜１７と、信号線１８とを含んでい
る。
【００１２】メインメモリ１は、受信データが格納され
る受信データ領域１Ｒと、送信データが格納される送信
データ領域１Ｓとを備えている。
る受信データ領域１Ｒと、送信データが格納される送信
データ領域１Ｓとを備えている。
【００１３】ＬＡＮコントローラ２には、ＬＡＮ１１が
接続されると共にＬＡＮコントローラ専用のバス１２を
介してＬＡＮコントローラ専用のＬＡＮキャッシュ３が
接続されている。ＬＡＮキャッシュ３には、メインメモ
リ１中の受信データ領域１Ｒ，送信データ領域１Ｓの写
しが格納され、ＬＡＮコントローラ２は、ＬＡＮ１１を
介して受信した受信データをＬＡＮキャッシュ３にライ
トすると共に、ＬＡＮキャッシュ３に格納されている送
信データをＬＡＮ１１に送出する。
接続されると共にＬＡＮコントローラ専用のバス１２を
介してＬＡＮコントローラ専用のＬＡＮキャッシュ３が
接続されている。ＬＡＮキャッシュ３には、メインメモ
リ１中の受信データ領域１Ｒ，送信データ領域１Ｓの写
しが格納され、ＬＡＮコントローラ２は、ＬＡＮ１１を
介して受信した受信データをＬＡＮキャッシュ３にライ
トすると共に、ＬＡＮキャッシュ３に格納されている送
信データをＬＡＮ１１に送出する。
【００１４】ＬＡＮキャッシュ３は、ＬＡＮコントロー
ラ専用のバス１３，１４及びＬＡＮメモリコントローラ
４を介してメインメモリ１と接続されており、ＬＡＮメ
モリコントローラ４によってメインメモリ１とデータの
整合性が保たれる。
ラ専用のバス１３，１４及びＬＡＮメモリコントローラ
４を介してメインメモリ１と接続されており、ＬＡＮメ
モリコントローラ４によってメインメモリ１とデータの
整合性が保たれる。
【００１５】ＣＰＵ５は、ＣＰＵ専用のバス１５を介し
てＣＰＵキャッシュ６と接続され、ＣＰＵキャッシュ６
は、ＣＰＵ専用のバス１６，１７及びメモリコントロー
ラ７を介してメインメモリ１と接続されている。ＣＰＵ
キャッシュ６とメインメモリ１とは、メモリコントロー
ラ７によってデータの整合性が保たれている。
てＣＰＵキャッシュ６と接続され、ＣＰＵキャッシュ６
は、ＣＰＵ専用のバス１６，１７及びメモリコントロー
ラ７を介してメインメモリ１と接続されている。ＣＰＵ
キャッシュ６とメインメモリ１とは、メモリコントロー
ラ７によってデータの整合性が保たれている。
【００１６】Ｉ／Ｏバス９には、複数のＩ／Ｏコントロ
ーラ１０−１〜１０−ｎが並列に接続されており、各Ｉ
／Ｏコントローラ１０−１〜１０−ｎは、Ｉ／Ｏバスコ
ントローラ８によりメモリコントローラ７に接続され
る。
ーラ１０−１〜１０−ｎが並列に接続されており、各Ｉ
／Ｏコントローラ１０−１〜１０−ｎは、Ｉ／Ｏバスコ
ントローラ８によりメモリコントローラ７に接続され
る。
【００１７】ＬＡＮメモリコントローラ４とメモリコン
トローラ７とは専用の信号線１８を介してに接続されて
おり、メインメモリ１とＬＡＮキャッシュ３とＣＰＵキ
ャッシュ６とのデータの整合性を保つために、信号線１
８を介してＬＡＮキャッシュ３，ＣＰＵキャッシュ６が
リプレースされたことを相手に通知したり、ライトバッ
ク命令を相手に発行したりする。
トローラ７とは専用の信号線１８を介してに接続されて
おり、メインメモリ１とＬＡＮキャッシュ３とＣＰＵキ
ャッシュ６とのデータの整合性を保つために、信号線１
８を介してＬＡＮキャッシュ３，ＣＰＵキャッシュ６が
リプレースされたことを相手に通知したり、ライトバッ
ク命令を相手に発行したりする。
【００１８】図２はデータ受信時のＬＡＮメモリコント
ローラ４，メモリコントローラ７の動作を示す図、図３
はデータ送信時のＬＡＮメモリコントローラ４，メモリ
コントローラ７の動作を示す図であり、以下各図を参照
して本実施例の動作について説明する。
ローラ４，メモリコントローラ７の動作を示す図、図３
はデータ送信時のＬＡＮメモリコントローラ４，メモリ
コントローラ７の動作を示す図であり、以下各図を参照
して本実施例の動作について説明する。
【００１９】先ず、データ受信時の動作について説明す
る。
る。
【００２０】ＬＡＮコントローラ２は、ＬＡＮ１１を介
して送られてくる自装置宛ての受信データを受信する
と、受信データをＬＡＮキャッシュ３にライトする。そ
の際、ＬＡＮキャッシュ３に受信データ領域１Ｒの写し
が存在すれば、それを受信した受信データでリプレース
する。
して送られてくる自装置宛ての受信データを受信する
と、受信データをＬＡＮキャッシュ３にライトする。そ
の際、ＬＡＮキャッシュ３に受信データ領域１Ｒの写し
が存在すれば、それを受信した受信データでリプレース
する。
【００２１】ＬＡＮメモリコントローラ４は、ＬＡＮキ
ャッシュ３に受信データがライトされたことを検出する
と、ＬＡＮキャッシュ３のリプレースが行われたことを
信号線１８を介してメモリコントローラ７に通知する
（図２参照）。尚、ＬＡＮキャッシュ３に受信データが
ライトされたことは、例えば、ＬＡＮコントローラ２か
らＬＡＮメモリコントローラ４に対して受信データのラ
イトを行ったことを通知するようにしたり、或いは、受
信データのライト時にＬＡＮコントローラ２から出力さ
れるライト信号，ライトアドレスを調べることにより検
出することができる。
ャッシュ３に受信データがライトされたことを検出する
と、ＬＡＮキャッシュ３のリプレースが行われたことを
信号線１８を介してメモリコントローラ７に通知する
（図２参照）。尚、ＬＡＮキャッシュ３に受信データが
ライトされたことは、例えば、ＬＡＮコントローラ２か
らＬＡＮメモリコントローラ４に対して受信データのラ
イトを行ったことを通知するようにしたり、或いは、受
信データのライト時にＬＡＮコントローラ２から出力さ
れるライト信号，ライトアドレスを調べることにより検
出することができる。
【００２２】ＬＡＮメモリコントローラ４からＬＡＮキ
ャッシュ３のリプレースが行われたことを通知される
と、メモリコントローラ７は、ＣＰＵキャッシュ６に受
信データ領域１Ｒの写しが存在する場合は、それを無効
化する。つまり、ＬＡＮキャッシュ３に受信データ領域
１Ｒの写しとして格納されている受信データと、ＣＰＵ
キャッシュ６に格納されている受信データ領域１Ｒの写
しとが異なるものになっている可能性があるので、メモ
リコントローラ７は、ＣＰＵキャッシュ６に格納されて
いる受信データ領域１Ｒの写しを無効化する。
ャッシュ３のリプレースが行われたことを通知される
と、メモリコントローラ７は、ＣＰＵキャッシュ６に受
信データ領域１Ｒの写しが存在する場合は、それを無効
化する。つまり、ＬＡＮキャッシュ３に受信データ領域
１Ｒの写しとして格納されている受信データと、ＣＰＵ
キャッシュ６に格納されている受信データ領域１Ｒの写
しとが異なるものになっている可能性があるので、メモ
リコントローラ７は、ＣＰＵキャッシュ６に格納されて
いる受信データ領域１Ｒの写しを無効化する。
【００２３】その後、ＣＰＵ５に於いて受信データが必
要になると、ＣＰＵ５は、ＣＰＵキャッシュ６に格納さ
れている受信データ領域１Ｒの写しをリードしようとす
る。しかし、ＣＰＵキャッシュ６中には、受信データ領
域１Ｒの写しは存在しないか、存在しても無効化されて
いるので、ミスヒットになる。ミスヒットになると、メ
モリコントローラ７は、ＬＡＮメモリコントローラ４か
らＬＡＮキャッシュ３のリプレースが行われたことが通
知されているので、信号線１８を介してＬＡＮメモリコ
ントローラ４に対してライトバック命令を発行する。つ
まり、メインメモリ１の受信データ領域１Ｒの内容とＬ
ＡＮキャッシュ３中の受信データ領域１Ｒの写しとが整
合していないので、両者を整合させるためにＬＡＮメモ
リコントローラ４に対してライトバック命令を発行す
る。
要になると、ＣＰＵ５は、ＣＰＵキャッシュ６に格納さ
れている受信データ領域１Ｒの写しをリードしようとす
る。しかし、ＣＰＵキャッシュ６中には、受信データ領
域１Ｒの写しは存在しないか、存在しても無効化されて
いるので、ミスヒットになる。ミスヒットになると、メ
モリコントローラ７は、ＬＡＮメモリコントローラ４か
らＬＡＮキャッシュ３のリプレースが行われたことが通
知されているので、信号線１８を介してＬＡＮメモリコ
ントローラ４に対してライトバック命令を発行する。つ
まり、メインメモリ１の受信データ領域１Ｒの内容とＬ
ＡＮキャッシュ３中の受信データ領域１Ｒの写しとが整
合していないので、両者を整合させるためにＬＡＮメモ
リコントローラ４に対してライトバック命令を発行す
る。
【００２４】ＬＡＮメモリコントローラ４は、ライトバ
ック命令を受け取ると、ＬＡＮキャッシュ３に格納され
ている受信データを、バス１３，１４を使用してメイン
メモリ１の受信データ領域１Ｒにライトバックし、ライ
トバックが完了すると、そのことを信号線１８を介して
メモリコントローラ７に通知する。
ック命令を受け取ると、ＬＡＮキャッシュ３に格納され
ている受信データを、バス１３，１４を使用してメイン
メモリ１の受信データ領域１Ｒにライトバックし、ライ
トバックが完了すると、そのことを信号線１８を介して
メモリコントローラ７に通知する。
【００２５】この通知を受けると、メモリコントローラ
７は、メインメモリ１の受信データ領域１Ｒから受信デ
ータを読み出してＣＰＵキャッシュ６にリプレースし、
ＣＰＵ５はリプレースされた受信データをリードする。
７は、メインメモリ１の受信データ領域１Ｒから受信デ
ータを読み出してＣＰＵキャッシュ６にリプレースし、
ＣＰＵ５はリプレースされた受信データをリードする。
【００２６】次に、ＬＡＮ１１を介してデータを送信す
る場合の動作について説明する。
る場合の動作について説明する。
【００２７】ＣＰＵ５に於いて、送信データが発生する
と、ＣＰＵ５は、ＣＰＵキャッシュ６に送信データをラ
イトする。
と、ＣＰＵ５は、ＣＰＵキャッシュ６に送信データをラ
イトする。
【００２８】ＣＰＵキャッシュ６に送信データがライト
されたことを検出すると、メモリコントローラ７は、信
号線１８を介してＬＡＮメモリコントローラ４に対して
ＣＰＵキャッシュ６のリプレースが行われたことを通知
する（図３参照）。尚、ＣＰＵキャッシュ６に送信デー
タがライトされたことは、ＬＡＮキャッシュ３に受信デ
ータがライトされた場合と同様の方法で検出することが
できる。
されたことを検出すると、メモリコントローラ７は、信
号線１８を介してＬＡＮメモリコントローラ４に対して
ＣＰＵキャッシュ６のリプレースが行われたことを通知
する（図３参照）。尚、ＣＰＵキャッシュ６に送信デー
タがライトされたことは、ＬＡＮキャッシュ３に受信デ
ータがライトされた場合と同様の方法で検出することが
できる。
【００２９】この通知を受けると、ＬＡＮメモリコント
ローラ４は、ＬＡＮキャッシュ３中に送信データ領域１
Ｓの写しが存在する場合は、その写しを無効化する。
ローラ４は、ＬＡＮキャッシュ３中に送信データ領域１
Ｓの写しが存在する場合は、その写しを無効化する。
【００３０】その後、ＬＡＮコントローラ２がＬＡＮキ
ャッシュ３に格納されている送信データを送信しようと
してＬＡＮキャッシュ３に対するリード動作を行う。し
かし、ＬＡＮキャッシュ３には、送信データ領域１Ｓの
写しが存在しないか、存在しても無効化されているの
で、ミスヒットとなる。
ャッシュ３に格納されている送信データを送信しようと
してＬＡＮキャッシュ３に対するリード動作を行う。し
かし、ＬＡＮキャッシュ３には、送信データ領域１Ｓの
写しが存在しないか、存在しても無効化されているの
で、ミスヒットとなる。
【００３１】ミスヒットとなると、ＬＡＮメモリコント
ローラ４は、メモリコントローラ７からＣＰＵキャッシ
ュ６のリプレースが行われていることが通知されている
ので、メモリコントローラ７に対してライトバック命令
を発行する。つまり、メインメモリ１の送信データ領域
１Ｓの内容とＣＰＵキャッシュ６に格納されている送信
データ領域１Ｓの写しとが整合していないので、両者を
整合させるためにメモリコントローラ７に対してライト
バック命令を発行する。
ローラ４は、メモリコントローラ７からＣＰＵキャッシ
ュ６のリプレースが行われていることが通知されている
ので、メモリコントローラ７に対してライトバック命令
を発行する。つまり、メインメモリ１の送信データ領域
１Ｓの内容とＣＰＵキャッシュ６に格納されている送信
データ領域１Ｓの写しとが整合していないので、両者を
整合させるためにメモリコントローラ７に対してライト
バック命令を発行する。
【００３２】これにより、メモリコントローラ７は、Ｃ
ＰＵキャッシュ６に格納されている送信データをメイン
メモリ１の送信データ領域１Ｓにライトバックし、ライ
トバックが完了すると、そのことを信号線１８を介して
ＬＡＮメモリコントローラ４に通知する。
ＰＵキャッシュ６に格納されている送信データをメイン
メモリ１の送信データ領域１Ｓにライトバックし、ライ
トバックが完了すると、そのことを信号線１８を介して
ＬＡＮメモリコントローラ４に通知する。
【００３３】この通知を受けると、ＬＡＮメモリコント
ローラ４は、送信データ領域１Ｓの内容をＬＡＮキャッ
シュ３にリプレースし、ＬＡＮコントローラ２は、リプ
レースされた送信データをリードし、ＬＡＮ１１に送出
する。
ローラ４は、送信データ領域１Ｓの内容をＬＡＮキャッ
シュ３にリプレースし、ＬＡＮコントローラ２は、リプ
レースされた送信データをリードし、ＬＡＮ１１に送出
する。
【００３４】次に、Ｉ／Ｏコントローラ１０−ｊ（１≦
ｊ≦ｎ）が、メインメモリ１にデータをライトする場合
について説明する。
ｊ≦ｎ）が、メインメモリ１にデータをライトする場合
について説明する。
【００３５】Ｉ／Ｏコントローラ１０−ｊに於いて、メ
インメモリ１にライトすべきデータが発生すると、Ｉ／
Ｏコントローラ１０−ｊは、Ｉ／Ｏバス９の使用権を得
た後、Ｉ／Ｏバス９にライトデータ，ライトアドレス，
ライト信号を出力する。
インメモリ１にライトすべきデータが発生すると、Ｉ／
Ｏコントローラ１０−ｊは、Ｉ／Ｏバス９の使用権を得
た後、Ｉ／Ｏバス９にライトデータ，ライトアドレス，
ライト信号を出力する。
【００３６】これらは、Ｉ／Ｏバスコントローラ８を介
してメモリコントローラ７に渡される。メモリコントロ
ーラ７では、ＣＰＵキャッシュ６に上記ライトアドレス
のデータが格納されていれば、ＣＰＵキャッシュ６，メ
インメモリ１の書き換えを行い、信号線１８を介してＬ
ＡＮメモリコントローラ４に対してメインメモリ１の書
き換えが行われたことを通知し、格納されていなけれ
ば、メインメモリ１のみを書き換え、ＬＡＮコントロー
ラ４に対してメインメモリ１の書き換えが行われたこと
を通知する。この通知を受けると、ＬＡＮコントローラ
４は、書き換えの行われたデータに対応するデータがＬ
ＡＮキャッシュ３に格納されていれば、ＬＡＮキャッシ
ュ３をリプレースする。
してメモリコントローラ７に渡される。メモリコントロ
ーラ７では、ＣＰＵキャッシュ６に上記ライトアドレス
のデータが格納されていれば、ＣＰＵキャッシュ６，メ
インメモリ１の書き換えを行い、信号線１８を介してＬ
ＡＮメモリコントローラ４に対してメインメモリ１の書
き換えが行われたことを通知し、格納されていなけれ
ば、メインメモリ１のみを書き換え、ＬＡＮコントロー
ラ４に対してメインメモリ１の書き換えが行われたこと
を通知する。この通知を受けると、ＬＡＮコントローラ
４は、書き換えの行われたデータに対応するデータがＬ
ＡＮキャッシュ３に格納されていれば、ＬＡＮキャッシ
ュ３をリプレースする。
【００３７】次に、Ｉ／Ｏコントローラ１０−ｊに於い
て、メインメモリ１からデータをリードすることが必要
になった場合の動作について説明する。
て、メインメモリ１からデータをリードすることが必要
になった場合の動作について説明する。
【００３８】Ｉ／Ｏコントローラ１０−ｊは、メインメ
モリ１からデータをリードすることが必要になると、Ｉ
／Ｏバス９の使用権を得た後、Ｉ／Ｏバス９にリードア
ドレス，リード信号を出力する。
モリ１からデータをリードすることが必要になると、Ｉ
／Ｏバス９の使用権を得た後、Ｉ／Ｏバス９にリードア
ドレス，リード信号を出力する。
【００３９】これらは、Ｉ／Ｏバスコントローラ８を介
してメモリコントローラ７に渡される。メモリコントロ
ーラ７では、渡されたリードアドレスのデータがＣＰＵ
キャッシュ６に於いて書き換えられているものであれ
ば、ＣＰＵキャッシュ６の吐き出しを行い、その後、Ｉ
／Ｏバスコントローラ８から渡されたリードアドレスに
従ってメインメモリ１からデータをリードし、リードし
たデータをＩ／Ｏバスコントローラ８，Ｉ／Ｏバス９を
介してＩ／Ｏコントローラ１０−ｊに渡す。また、渡さ
れたリードアドレスのデータがＬＡＮキャッシュ３に於
いて書き換えられているものであれば、ＬＡＮメモリコ
ントローラ４に対してライトバック命令を発行し、ＬＡ
Ｎキャッシュ３の吐き出しを待ってＩ／Ｏコントローラ
８，Ｉ／Ｏバス９を介して上記リードアドレスに格納さ
れているデータを渡す。
してメモリコントローラ７に渡される。メモリコントロ
ーラ７では、渡されたリードアドレスのデータがＣＰＵ
キャッシュ６に於いて書き換えられているものであれ
ば、ＣＰＵキャッシュ６の吐き出しを行い、その後、Ｉ
／Ｏバスコントローラ８から渡されたリードアドレスに
従ってメインメモリ１からデータをリードし、リードし
たデータをＩ／Ｏバスコントローラ８，Ｉ／Ｏバス９を
介してＩ／Ｏコントローラ１０−ｊに渡す。また、渡さ
れたリードアドレスのデータがＬＡＮキャッシュ３に於
いて書き換えられているものであれば、ＬＡＮメモリコ
ントローラ４に対してライトバック命令を発行し、ＬＡ
Ｎキャッシュ３の吐き出しを待ってＩ／Ｏコントローラ
８，Ｉ／Ｏバス９を介して上記リードアドレスに格納さ
れているデータを渡す。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
ＬＡＮコントローラに於いて、リアルタイムのデータ処
理を行うことが可能になり、アンダーランやオーバーラ
ンが発生することがなくなる。その理由は、ＬＡＮコン
トローラが専用のＬＡＮキャッシュを有すると共に、専
用のバスを用いてＬＡＮキャッシュとメインメモリとの
データの整合性を保つＬＡＮメモリコントローラとを備
えており、ＬＡＮコントローラに於いて、Ｉ／Ｏバスの
空き待ち時間が不要となるからである。
ＬＡＮコントローラに於いて、リアルタイムのデータ処
理を行うことが可能になり、アンダーランやオーバーラ
ンが発生することがなくなる。その理由は、ＬＡＮコン
トローラが専用のＬＡＮキャッシュを有すると共に、専
用のバスを用いてＬＡＮキャッシュとメインメモリとの
データの整合性を保つＬＡＮメモリコントローラとを備
えており、ＬＡＮコントローラに於いて、Ｉ／Ｏバスの
空き待ち時間が不要となるからである。
【００４１】更に、本発明はＣＰＵもそれ専用のＣＰＵ
キャッシュを備えているので、ＬＡＮを介したデータの
送受信を更に高速化することができる。
キャッシュを備えているので、ＬＡＮを介したデータの
送受信を更に高速化することができる。
【図１】本発明の実施例のブロック図である。
【図２】データ受信時のＬＡＮメモリコントローラ４，
メモリコントローラ７の動作を説明するための図であ
る。
メモリコントローラ７の動作を説明するための図であ
る。
【図３】データ送信時のＬＡＮメモリコントローラ４，
メモリコントローラ７の動作を説明するための図であ
る。
メモリコントローラ７の動作を説明するための図であ
る。
１…メインメモリ １Ｒ…受信データ領域 １Ｓ…送信データ領域 ２…ＬＡＮコントローラ ３…ＬＡＮキャッシュ ４…ＬＡＮメモリコントローラ ５…ＣＰＵ ６…ＣＰＵキャッシュ ７…メモリコントローラ ８…Ｉ／Ｏバスコントローラ ９…Ｉ／Ｏバス １０−１〜１０−ｎ…Ｉ／Ｏコントローラ １１…ＬＡＮ １２〜１７…バス １８…信号線
Claims (3)
- 【請求項１】 受信データ領域及び送信データ領域を有
するメインメモリと、 該メインメモリ中の受信データ領域の写し及び送信デー
タ領域の写しが格納されるＬＡＮキャッシュと、 ＬＡＮを介して受信した受信データを前記ＬＡＮキャッ
シュにライトすると共に、前記ＬＡＮを介して送信する
送信データを前記ＬＡＮキャッシュからリードして前記
ＬＡＮに送出するＬＡＮコントローラと、 該ＬＡＮコントローラによって前記ＬＡＮキャッシュに
ライトされた受信データを、専用のバスを使用して前記
受信データ領域にライトし、前記送信データ領域に格納
されている送信データを、専用のバスを使用して前記Ｌ
ＡＮキャッシュにライトすることにより、前記ＬＡＮキ
ャッシュと前記メインメモリの受信データ領域，送信デ
ータ領域とのデータの整合性を保つＬＡＮメモリコント
ローラとを備えたことを特徴とするキャッシュ付きＬＡ
Ｎコントローラを備えた情報処理装置。 - 【請求項２】 前記受信データ領域の写し及び前記送信
データ領域の写しが格納されるＣＰＵキャッシュと、 該ＣＰＵキャッシュに送信データをライトすると共に該
ＣＰＵキャッシュに格納されている受信データをリード
するＣＰＵと、 該ＣＰＵによって前記ＣＰＵキャッシュにライトされた
送信データを、専用のバスを使用して前記送信データ領
域にライトし、前記受信データ領域に格納されている受
信データを、専用のバスを使用して前記ＣＰＵキャッシ
ュにライトすることにより、前記ＣＰＵキャッシュと前
記メインメモリの受信データ領域，送信データ領域との
データの整合性を保つメモリコントローラとを備えたこ
とを特徴とする請求項１記載のキャッシュ付きＬＡＮコ
ントローラを備えた情報処理装置。 - 【請求項３】 Ｉ／Ｏバスと、 該Ｉ／Ｏバスに接続され、該Ｉ／Ｏバスを介して前記メ
インメモリをアクセスする複数のＩ／Ｏコントローラと
を備えたことを特徴とする請求項２記載のキャッシュ付
きＬＡＮコントローラを備えた情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329132A JPH10154115A (ja) | 1996-11-25 | 1996-11-25 | キャッシュ付きｌａｎコントローラを備えた情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8329132A JPH10154115A (ja) | 1996-11-25 | 1996-11-25 | キャッシュ付きｌａｎコントローラを備えた情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154115A true JPH10154115A (ja) | 1998-06-09 |
Family
ID=18217991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8329132A Pending JPH10154115A (ja) | 1996-11-25 | 1996-11-25 | キャッシュ付きｌａｎコントローラを備えた情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154115A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010508591A (ja) * | 2006-10-26 | 2010-03-18 | リード・コーク・エス | 並列コンピューティング・システムに使用されるネットワーク・インターフェース・カード |
| CN106055655A (zh) * | 2016-05-31 | 2016-10-26 | 广州艾媒数聚信息咨询股份有限公司 | 一种实时数据的存储方法及装置、访问方法及系统 |
-
1996
- 1996-11-25 JP JP8329132A patent/JPH10154115A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010508591A (ja) * | 2006-10-26 | 2010-03-18 | リード・コーク・エス | 並列コンピューティング・システムに使用されるネットワーク・インターフェース・カード |
| CN106055655A (zh) * | 2016-05-31 | 2016-10-26 | 广州艾媒数聚信息咨询股份有限公司 | 一种实时数据的存储方法及装置、访问方法及系统 |
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