JPH10154392A - メモリ装置及びメモリアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路において、負荷の重いアドレ
スバスの駆動を少なくすることにより、低電力な動作を
する半導体集積回路のメモリ装置を提供する。 【解決手段】 特定の処理で頻繁にリードもしくはライ
トを行うデータ群をひとつのメモリバンク１１０に格納
し、メモリバンク１１０に専用のアドレス生成装置１０
１を設け、これとデータメモリ１１０とをアドレス線１
１によって接続することで、このデータ群を頻繁にアク
セスするような処理が実行された場合には、負荷の重い
アドレス線１０ではなく負荷の軽いアドレス線１１を駆
動させることでプロセッサの低消費電力化を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路に内
蔵されるメモリ装置に関するものである。

【０００２】

【従来の技術】携帯機器に搭載されるディジタルシグナ
ルプロセッサ（以下、ＤＳＰと略称）は膨大な数値演算
を低電力で処理することが求められている。ＤＳＰで処
理されるデータ量は５０〜１００キロバイトである。こ
のデータメモリはそれぞれ数キロバイト程度の複数もメ
モリバンクによって構成されている。ＤＳＰの処理の大
部分は数十ワードから数百ワードのデータを利用して積
和演算を実行する。よってこの積和演算で利用するデー
タを格納しているデータメモリを頻繁にアクセスする。

【０００３】以下に従来技術でメモリをアクセスする方
法について図６を利用して説明する。

【０００４】はじめにアドレス生成装置１００がアクセ
スするアドレスをアドレス線１０に出力する。このアド
レス線は全てのデータメモリ１１０、１２０、１３０へ
と接続されている。データメモリ１１０、１２０、１３
０は同一のメモリ空間でメモリアドレスの領域を分割た
ものであり、それぞれが異なるアドレス領域を有してい
る。メモリバンクへのアクセスはアドレス生成装置１０
０から出力されたアドレスに該当するものについてのみ
行なわれ、データの入出力が実行される。アドレス線１
０は全てのデータメモリバンクへと接続されているの
で、その負荷は非常に大きなものとなる。

【０００５】また、ＤＳＰが積和演算の処理を実行する
場合には、頻繁にアクセスするデータは数十〜数百ワー
ドであるのでアクセスするメモリバンクは限られてい
る。しかし、アドレス線は全てのデータメモリへ接続さ
れているので、負荷は非常に重いアドレス線を駆動する
必要があり、消費される電力は大きくなる。

【０００６】また、１サイクルでアクセスするデータメ
モリのワード数を増やそうとした場合（例えば２ワード
のデータをリードして演算を行ない、その結果を直接メ
モリへとライトする場合）では、アドレス生成装置１０
０より出力されるアドレス線をさらに増やす必要があ
る。これを全てのデータメモリへと接続することによっ
て、プロセッサ全体が消費する電力は増加する。

【０００７】

【発明が解決しようとする課題】上述したようなプロセ
ッサでは、アドレスポインタからの出力をアドレスデコ
ーダとすべてのデータメモリに接続しなければならな
い。このことはアドレス線を長く配線しなければなら
ず、配線容量と配線負荷は非常に大きくなる。

【０００８】このアドレス線を駆動しようとした場合に
は大きな電力を必要とする。連続的に同一バンクへのア
クセスが行なわれる場合でも全てに接続されている負荷
の重いアドレス線を駆動することになり、消費電力の面
で大きな不利となる。特に一命令で複数のデータメモリ
にアクセスできるプロセッサにおいてはアドレスを出力
する配線が複数存在するのでアドレス線で消費される電
力はさらに大きなものとなる。

【０００９】また、１サイクルでアクセスできるデータ
メモリの数を増やした場合にともなって、アドレス線を
追加せねばならず、このことでさらにアドレス線で消費
される電力が増加する。

【００１０】本発明は、半導体集積回路において、負荷
の重いアドレスバスの駆動を少なくすることにより、低
電力な動作をする半導体集積回路のメモリ装置を提供す
ることを目的とする。

【００１１】

【課題を解決するための手段】本発明は、３個のメモリ
バンクを内蔵するプロセッサにおいて、第１のメモリバ
ンクにだけアドレスを出力する第１のアドレス発生手段
と、第２と第３のメモリバンクに共通にアドレスを出力
する第２のアドレス発生手段とを備えたメモリ装置とし
ている。

【００１２】また本発明は、N（Nは３以上の整数）個の
メモリバンクを内蔵するプロセッサにおいて、M個（Mは
１以上N−２以下の整数）個のメモリバンクにそれぞれ
アドレスを出力するM個の第１のアドレス発生手段と、
Ｎ−Ｍ個のメモリバンクに共通にアドレスを出力する第
２のアドレス発生手段とを備えたメモリ装置としてい
る。

【００１３】

【発明の実施の形態】以下請求項１の発明に係る一実施
例のメモリ装置について図面を参照しながら説明する。
図１は請求項１の発明（N=3、M=1）に係る構成図を示す
ものである。

【００１４】プロセッサ１５０は少なくともデータメモ
リ１１０、１２０、１３０、アドレス生成装置１００、
１０１、演算部１６０を内蔵する。データメモリ１１
０、１２０、１３０から読み出されたデータは演算部１
６０に入力され，積和演算などの演算処理を実行した
後，データメモリ１１０または１２０または１３０に格
納される。アドレス生成装置１００または１０１は例え
ば図２に示した構成となっている。すなわちレジスタ４
００が保持するデータをアドレス１０または１１として
出力し、同時にレジスタ４０１の値とアドレス１０また
は１１の値の加算を加算器４０２にて実行し、加算結果
をレジスタ４００に格納する。これによりレジスタ４０
０の更新がなされる。

【００１５】上記した構成のメモリ装置でデータを読み
出す動作を説明する。予め頻繁に読み出すデータ群をデ
ータメモリ１１０に格納し、データメモリ１２０、１３
０には読み出す頻度の少ないデータを格納する。データ
メモリ１２０、１３０には連続した番地が割り振られて
いる。例えばデータメモリ１２０は００００ｈ番地（ｈ
は１６進数を表わす）から０１ＦＦｈ番地、データメモ
リ１３０は０２００ｈ番地から０３ＦＦｈ番地のように
番地が割り振られている。

【００１６】(i)データメモリ１１０からデータを読み
出す場合、アドレス生成装置１０１がデータメモリ１１
０にアドレス１１を出力し、データメモリ１１０はアド
レス１１で示される番地のデータを出力する。

【００１７】(ii)データメモリ１２０または１３０の一
つからデータを読み出す場合、アドレス生成装置１００
がデータメモリ１２０と１３０にアドレス１０を出力
し、該当する番地からデータが出力される。例えば００
０３ｈ番地のデータを読み出すときにはデータメモリ１
２０からデータが出力され、０２０３ｈ番地のデータを
読み出すときにはデータメモリ１３０からデータが出力
される。

【００１８】以上の説明から明らかなように、頻繁にデ
ータを読み出すときにはデータメモリ１１０だけにアド
レスを与えるアドレス１１が駆動されることとなる。

【００１９】次に請求項３の発明に係る一実施例のメモ
リ装置について図面を参照しながら説明する。図３は請
求項３の発明（N=3、M=1）に係る構成図を示すものであ
る。図１と異なるのは図示しないプログラムメモリから
出力される命令３００を命令デコーダ３０５で解読し、
選択信号３１０に応じてアドレス生成装置１０１が出力
するアドレス１１とアドレス生成装置１００が出力する
アドレス１０をマルチプレクサ３１５で選択してデータ
メモリ１１０に出力することである。

【００２０】上記した構成のメモリ装置でデータを読み
出す動作を説明する。データメモリ１１０、１２０、１
３０には連続した番地が割り振られている。例えばデー
タメモリ１１０は００００ｈ番地から０１ＦＦｈ番地、
データメモリ１２０は０２００ｈ番地から０３ＦＦｈ番
地、データメモリ１３０は０４００ｈ番地から０５ＦＦ
ｈ番地のように番地が割り振られている。

【００２１】データメモリ１１０の一部の領域、例えば
００００ｈ〜００ＦＦｈの領域に頻繁に読み出すデータ
群を予め格納し、データメモリ１１０の上記以外の領域
及びデータメモリ１２０には読み出す頻度の少ないデー
タ群を予め格納する。例えば０１００ｈ〜０４ＦＦｈに
読み出す頻度の少ないデータ群を格納する。

【００２２】(i)００００ｈ〜００ＦＦｈに格納された
データ群を読み出す場合、命令３００に「ＡＤＤＭＬ
Ｐ」命令を出力する。ＡＤＤＭＬＰ命令によりアドレス
生成装置１０１はアドレス１１を出力する。同時に命令
デコーダ３０５は選択信号３１０に「１」を出力する。
マルチプレクサ３１５は選択信号３１０が「１」である
のでアドレス１１を選択してデータメモリ１１０に出力
する。

【００２３】(ii)０１００ｈ〜０３ＦＦｈに格納された
データ群を読み出す場合、命令３００に「ＡＤＤＭ」命
令を出力する。ＡＤＤＭ命令によりアドレス生成装置１
００はアドレス１０を出力する。同時に命令デコーダ３
０５は選択信号３１０に「０」を出力する。マルチプレ
クサ３１５は選択信号３１０が「０」であるのでアドレ
ス１０を選択してデータメモリ１１０に出力する。した
がってこのとき０１００ｈ〜０３ＦＦｈの領域について
連続した読み出しが可能となる。すなわち、０１００ｈ
〜０１ＦＦｈの領域からデータを読み出すときにはマル
チプレクサ３１５が出力するアドレスでデータメモリ１
１０からデータを読み出し、０２００ｈ〜０３ＦＦｈの
領域からデータを読み出すときにはアドレス１０でデー
タメモリ１２０からデータを読み出す。

【００２４】以上の説明から明らかなように命令３００
の内容に応じてマルチプレクサ３１５の選択を切り替え
ることでデータメモリ１１０の一部の領域に読み出す頻
度の大きいデータ群と小さいデータ群を混在させ、読み
出す頻度の小さいデータ群についてはデータメモリ１２
０、１３０と同等のアクセスを実現する。

【００２５】次に請求項５の発明に係る一実施例のメモ
リ装置について図面を参照しながら説明する。図４は請
求項５の発明（N=3、M=1）に係る構成図を示すものであ
る。図３と異なるのはマルチプレクサ３１５の選択信号
としてレジスタ４００の出力４１０を用いる点である。

【００２６】(i)００００ｈ〜００ＦＦｈに格納された
データ群を読み出す場合、予めレジスタ４００に「１」
を格納する（格納手段については図示しない）。このと
き選択信号４１０には「１」が出力される。図示しない
プログラムメモリから命令３００に「ＡＤＤＭ」命令が
出力され、かつ選択信号４１０が「１」であるとき、ア
ドレス生成装置１０１はアドレス１１を出力し、アドレ
ス生成装置１００は何も出力しない。同時にマルチプレ
クサ３１５は選択信号４１０が「１」であるのでアドレ
ス１１を選択してデータメモリ１１０に出力する。

【００２７】(ii)０１００ｈ〜０３ＦＦｈに格納された
データ群を読み出す場合、予めレジスタ４００に「０」
を格納する（格納手段については図示しない）。このと
き選択信号４１０には「０」が出力される。図示しない
プログラムメモリから命令３００に「ＡＤＤＭ」命令が
出力され、かつ選択信号４１０が「０」であるとき、ア
ドレス生成装置１００はアドレス１０を出力し、アドレ
ス生成装置１０１は何も出力しない。同時にマルチプレ
クサ３１５は選択信号４１０が「０」であるのでアドレ
ス１０を選択してデータメモリ１１０に出力する。した
がってこのとき０１００ｈ〜０３ＦＦｈの領域について
連続した読み出しが可能となる。すなわち、０１００ｈ
〜０１ＦＦｈの領域からデータを読み出すときにはマル
チプレクサ３１５が出力するアドレスでデータメモリ１
１０からデータを読み出し、０２００ｈ〜０３ＦＦｈの
領域からデータを読み出すときにはアドレス１０でデー
タメモリ１２０からデータを読み出す。

【００２８】以上の説明から明らかなように同一の命令
（ＡＤＤＭ命令）でレジスタ４００の内容に応じてマル
チプレクサ３１５の選択を切り替えることでデータメモ
リ１１０の一部の領域に読み出す頻度の大きいデータ群
と小さいデータ群を混在させ、読み出す頻度の小さいデ
ータ群についてはデータメモリ１２０、１３０と同等の
アクセスを実現する。

【００２９】次に請求項７の発明に係る一実施例のメモ
リ装置について図面を参照しながら説明する。図５は請
求項７の発明（N=3、M=1）に係る構成図を示すものであ
る。図３と異なるのは演算部１６０が出力する演算結果
４６０がデータメモリ１１０の入力となっている点であ
る。上記した構成のメモリ装置でデータメモリ１２０か
ら読み出したデータを演算部１６０で演算してデータメ
モリ１１０に演算結果を格納する動作を説明する。

【００３０】図示しないプログラムメモリから命令３０
０に「ＡＤＤＭＭ命令」が出力されると命令デコーダ５
０５は選択信号５１０に「１」を出力する。同時にアド
レス生成装置１００はアドレス１０を出力しアドレス生
成装置１０１はアドレス１１を出力する。データメモリ
１２０はアドレス１０で示される番地のデータを演算部
１６０に出力する。

【００３１】次に演算部１６０は演算結果４６０をデー
タメモリ１１０に出力する。アドレス生成装置１０１は
演算結果４６０をデータメモリ１１０に格納する番地１
１を出力し、マルチプレクサ３１５は選択信号５１０が
「１」であるのでアドレス１１を選択してデータメモリ
１１０に出力する。データメモリ１１０はマルチプレク
サ３１５が出力するアドレスに演算結果４６０を格納す
る。

【００３２】以上の説明から明らかなようにＡＤＤＭＭ
命令によりアドレス生成装置１０１は演算結果を格納す
るアドレスを出力することで、メモリに対する演算と同
時にメモリに演算結果を格納するといった動作を実現す
る。

【００３３】なお、ＡＤＤＭＬＰ命令などの命令の命令
名は上記動作説明の表現に限定されるものではない。ま
たデータメモリ１１０、１２０、１３０の番地づけが一
例であることは言うまでもない。

【００３４】

【発明の効果】上記構成を取ることにより、特定の演算
処理を実行している時には負荷の重いアドレス線を駆動
せずに、負荷の軽いアドレス線を駆動しての演算処理を
行なうことで、プロセッサの低消費電力化を実現するこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る例メモリ装置の構
成図

【図２】図１のアドレス生成装置の構成図

【図３】本発明の実施の形態に係り、１つのデータメモ
リが２つのアドレス生成装置の出力のうち、命令によっ
てアドレスを選択する例を示した構成図

【図４】本発明の実施の形態に係り、１つのデータメモ
リが２つのアドレス生成装置の出力のうち、レジスタに
よってアドレスを選択する例を示した構成図

【図５】本発明の実施の形態に係り、演算器からの出力
を直接データメモリに書き込むことができる例を示した
構成図

【図６】従来の技術の例を示したメモリ装置の構成図

【符合の説明】

１０，１１ アドレス線 ２０ アドレスを演算する値 １００，１０１ アドレス生成装置 １１０，１２０，１３０ データメモリ １５０ プロセッサ １６０ 演算部 ３００ 命令バス ３０５，５０５ 命令デコーダ ３１０，５１０ マルチプレクサの選択信号 ３１５ マルチプレクサ ４００ アドレスを格納するレジスタ ４０１ 加算器の演算方法を決定するレジスタ ４０２ アドレスの加算器 ５６０ ライトデータバス

Claims (14)

【特許請求の範囲】
1. 【請求項１】 ３個のメモリバンクを内蔵するプロセッ
   サにおいて、 第１のメモリバンクにだけアドレスを出力する第１のア
   ドレス発生手段と、 第２と第３のメモリバンクに共通にアドレスを出力する
   第２のアドレス発生手段とを備えたメモリ装置。
2. 【請求項２】 N（Nは３以上の整数）個のメモリバンク
   を内蔵するプロセッサにおいて、 M個（Mは１以上N−２以下の整数）個のメモリバンクに
   それぞれアドレスを出力するM個の第１のアドレス発生
   手段と、 Ｎ−Ｍ個のメモリバンクに共通にアドレスを出力する第
   ２のアドレス発生手段とを備えたメモリ装置。
3. 【請求項３】 第１のアドレス発生手段が出力するアド
   レスと、第２のアドレス発生手段が出力するアドレスを
   命令にしたがって選択するマルチプレクサを有し、 前記マルチプレクサが第１のメモリバンクにアドレスを
   出力することを特徴とする請求項１記載のメモリ装置。
4. 【請求項４】 N（Nは３以上の整数）個のメモリバンク
   を内蔵するプロセッサにおいて、請求項３を備えたこと
   を特徴とする請求項２記載のメモリ装置。
5. 【請求項５】 予め設定したレジスタの値により第１の
   アドレス発生手段が出力するアドレスと、第２のアドレ
   ス発生手段が出力するアドレスを選択するマルチプレク
   サを有し、 前記マルチプレクサが第１のメモリバンクにアドレスを
   出力することを特徴とする請求項１記載のメモリ装置。
6. 【請求項６】 請求項５を備えたことを特徴とする請求
   項２記載のメモリ装置。
7. 【請求項７】 第２のメモリバンクまたは第３のメモリ
   バンクを入力とする演算手段を有し、 前記演算手段が出力する演算結果を第１のメモリバンク
   に入力することを特徴とする請求項３記載のメモリ装
   置。
8. 【請求項８】 ３個のメモリバンクを内蔵するプロセッ
   サにおいて、 第１のメモリバンクにだけアドレスを出力し、第２と第
   ３のメモリバンクに共通にアドレスを出力することを特
   徴とするメモリアクセス方法。
9. 【請求項９】 N（Nは３以上の整数）個のメモリバンク
   を内蔵するプロセッサにおいて、 M個（Mは１以上N−２以下の整数）個のメモリバンクに
   それぞれアドレスを出力し、Ｎ−Ｍ個のメモリバンクに
   共通にアドレスを出力することを特徴とするメモリアク
   セス方法。
10. 【請求項１０】 第１のアドレス発生手段が出力するア
    ドレスと、第２のアドレス発生手段が出力するアドレス
    を命令にしたがって選択し、 前記選択した内容で第１のメモリバンクにアドレスを出
    力することを特徴とする請求項８記載のメモリアクセス
    方法。
11. 【請求項１１】 N（Nは３以上の整数）個のメモリバン
    クを内蔵するプロセッサにおいて、請求項１０を備えた
    ことを特徴とする請求項９記載のメモリアクセス方法。
12. 【請求項１２】 予め設定したレジスタの値により第１
    のアドレス発生手段が出力するアドレスと、第２のアド
    レス発生手段が出力するアドレスを選択し、前記選択し
    た内容で第１のメモリバンクにアドレスを出力すること
    を特徴とする請求項８記載のメモリアクセス方法。
13. 【請求項１３】 請求項１０を備えたことを特徴とする
    請求項９記載のメモリ装置。
14. 【請求項１４】 第２のメモリバンクまたは第３のメモ
    リバンクのデータを演算し、前記演算演算結果を第１の
    メモリバンクに入力することを特徴とする請求項１０記
    載のメモリアクセス方法。