JPH10155108A - 撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 垂直帰線消去期間内にカメラ信号処理回路の
各レジスタの設定を行う撮像装置において、画面のちら
つきを確実に防止すると共に、撮像装置全体のパフォー
マンスを向上させることを目的とする。 【解決手段】 同期信号発生回路１９が発生した同期信
号によって、撮像部１１とカメラ信号処理回路１６とマ
イクロコンピュータ１８を同期させて動作させる。マイ
クロコンピュータ１８がカメラ信号処理回路１６の各レ
ジスタへの設定を任意のタイミングで行う。垂直帰線消
去信号以前に各レジスタに設定された制御値が垂直帰線
消去信号期間内に有効になるようにする。こうすれば画
面のちらつきが確実に防止でき、撮像装置全体のパフォ
ーマンスが向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は垂直帰線消去期間内
にカメラ信号処理ＬＳＩの各レジスタの設定を行う撮像
装置に関する。

【０００２】

【従来の技術】従来、撮像装置の制御システムと同様の
制御を行っているＣＲＴコントロールシステムは特開平
５−９４２７６号公報に記載されたものが知られてい
る。

【０００３】図１３は同公報に示されている従来のＣＲ
Ｔコントロールシステムのブロック図である。図１３に
おいて、従来のＣＲＴコントロールシステムは、ＣＰＵ
１３１、ＲＯＭ１３２、ＲＡＭ１３３、入力装置１３
４、外部記憶装置１３５、ＣＲＴ１３６、ＣＲＴコント
ローラ１３７、割込みコントローラ１３８を含んで構成
されている。

【０００４】以上のように構成された従来のコントロー
ルシステムの動作について説明する。ＲＡＭ１３３はメ
インルーチンからも割込み処理ルーチンからもアクセス
可能で、入力された設定データを一時的にストアする。
割込みコントローラ１３８はＣＲＴコントローラ１３７
からＣＲＴ１３６に出力される垂直同期信号Ｖsyncを入
力して割込み信号Ｓint を発生する。割込み信号Ｓint
によってＣＰＵ１３１に割込みをかけ、割込み処理ルー
チンにおいて設定データをＲＡＭ１３３からＣＲＴコン
トローラ１３７に転送し、各レジスタに設定する。この
ように、垂直帰線消去期間内にＣＲＴコントローラ１３
７の各レジスタの設定を行うことによって、画面のちら
つきを確実に防止することができる。

【０００５】図１４は従来の撮像装置のブロック図であ
る。図１４において、１１は撮像部、９１は撮像素子、
１３はアナログ信号処理回路、９２は撮像素子９１を駆
動する撮像素子駆動回路、１５はＡ／Ｄ変換回路、１４
１はカメラ信号処理回路、１４２は手ぶれ補正回路、１
９は同期信号発生回路、１４３はカメラ信号処理回路１
４１を制御する信号処理マイクロコンピュータ（以下、
マイコンという）、１４４は手ぶれ補正回路１４２を制
御する手ぶれ補正制御マイコンである。

【０００６】以上のように構成された従来の撮像装置に
ついて、以下その動作を説明する。被写体を撮像し撮像
素子９１が映像信号を出力する。撮像素子９１の出力信
号をアナログ信号処理回路１３においてＣＤＳやゲイン
制御等のアナログ信号処理を行う。アナログ信号処理を
行った映像信号をＡ／Ｄ変換回路１５でアナログ／デジ
タル変換し、カメラ信号処理回路１４１に入力する。カ
メラ信号処理回路１４１ではアパーチャ補正等のデジタ
ル信号処理を行う。最後に手ぶれ補正回路１４２で手ぶ
れ補正を行い、映像信号を出力する。又同期信号発生回
路１９が発生した同期信号に同期させて撮像素子駆動回
路９２とカメラ信号処理回路１４１と信号処理制御マイ
コン１４３と手ぶれ補正回路１４２と手ぶれ補正制御マ
イコン１４４を動作させ、垂直帰線消去期間に信号処理
マイコン１４３がカメラ信号処理回路１４１の各レジス
タに制御値を設定し、同様に手ぶれ補正制御マイコン１
４４が手ぶれ補正回路１４２の各レジスタに制御値を設
定し手ぶれ補正を行う。よって従来のＣＲＴコントロー
ルシステムと同様に各マイコンが垂直帰線期間内にカメ
ラ信号処理回路及び手ぶれ補正回路の各レジスタの設定
を行うことによって、画面のちらつきを確実に防止する
ことができる。

【０００７】

【発明が解決しようとする課題】このような従来のＣＲ
Ｔコントロールシステムにおいては、ＣＰＵ１３１が垂
直帰線消去期間内に設定データをＲＡＭ１３３からＣＲ
Ｔコントローラの各レジスタへ設定することが要求され
ている。

【０００８】同様に従来の撮像装置においても、信号処
理マイコン１４３と手ぶれ補正制御マイコン１４４が制
御値を垂直帰線消去期間内にカメラ信号処理回路１４１
と手ぶれ補正制御回路１４２の各レジスタへ設定するこ
とが要求されている。

【０００９】しかしながら上記の従来例においては、垂
直帰線消去期間内でマイコンがカメラ信号処理回路内の
各レジスタに制御値を設定しなければならない。そのた
め回路の集積化が進みカメラ信号処理回路１４１と手ぶ
れ補正制御回路１４２が統合化され、マイコン統合等で
１つのマイコンで設定するレジスタ数と制御値数が大幅
に増加すると、垂直帰線消去期間だけではレジスタの設
定ができなくなるという問題点がある。

【００１０】又、近年、撮像装置の小型化が進められて
いる。カメラ信号処理回路及び手ぶれ補正回路がＬＳＩ
の場合、ＬＳＩのピン数を削減して小型化にしたいとい
う要求がある。パラレルインターフェースよりシリアル
インターフェースの方がピン数を削減できる。よって、
小型化するためにはシリアルインターフェイスすること
が好ましい。

【００１１】しかしマイコンとカメラ信号処理回路等と
のインターフェースがパラレルインターフェースの場合
は高速のレジスタ設定も可能であるが、シリアルインタ
ーフェースの場合低速でのレジスタ設定になるので、垂
直帰線消去期間内だけではレジスタ設定を行えないとい
う問題点がある。垂直帰線消去期間内にレジスタ設定が
できなければ、画面のちらつきを防止できないこととな
り、当初の課題を解決することができない。

【００１２】又マイコンが垂直帰線消去期間内でしかレ
ジスタの設定ができないので、撮像装置システム全体の
パフォーマンスを向上させることができないという問題
点もある。

【００１３】本発明は、マイコンで設定するレジスタ数
と制御値数が大幅に増加しても、シリアルインターフェ
ースでレジスタに設定するようにしても、画面のちらつ
きを防止すると共に、撮像装置システム全体のパフォー
マンスを向上させることを目的とする。

【００１４】

【課題を解決するための手段】この課題を解決するため
に本発明の請求項１記載の撮像装置は、被写体を撮像し
映像信号を出力する撮像部と、前記撮像部が出力した映
像信号をアナログ／デジタル変換するＡ／Ｄ変換回路
と、複数のレジスタを有し、該レジスタの設定される制
御値に基づいて前記Ａ／Ｄ変換回路からの出力信号の信
号処理をデジタル的に行うカメラ信号処理回路と、前記
カメラ信号処理回路内の各レジスタに制御値を設定する
ことで前記カメラ信号処理回路を制御するマイクロコン
ピュータと、少なくとも垂直同期信号と垂直帰線消去信
号を含む同期信号を発生させ、同期信号を前記撮像部，
前記カメラ信号処理回路及び前記マイクロコンピュータ
に出力する同期信号発生回路とを備え、前記同期信号発
生回路が発生した同期信号によって前記撮像部と前記カ
メラ信号処理回路と前記マイクロコンピュータを同期さ
せて動作させ、前記マイクロコンピュータからの前記カ
メラ信号処理回路の各レジスタへの制御値の設定は任意
のタイミングに行い、垂直帰線消去信号以前に各レジス
タに設定された制御値が垂直帰線消去信号期間内に有効
になるように構成したことを特徴とするものである。も
のである。

【００１５】請求項１記載の撮像装置によれば、マイコ
ンが任意のタイミングでレジスタへ制御値を設定した
り、低速のシリアルインターフェースによってレジスタ
へ制御値を設定しても、レジスタに設定した制御値が垂
直帰線消去期間内で更新され有効になるように構成した
ものである。

【００１６】これにより、マイコンで設定するレジスタ
数と制御値数が大幅に増加しても、シリアルインターフ
ェースでレジスタへ制御値を設定するようにしても、画
面のちらつきを防止すると共に撮像装置システム全体の
パフォーマンスを向上させる効果が得られる。

【００１７】請求項２記載の撮像装置では、前記撮像部
は、高速転送により不要領域の電荷の掃き出しを行い垂
直方向の有効領域を切り出し可能な撮像素子と、前記撮
像素子を駆動する撮像素子駆動回路と、前記撮像素子の
出力信号に対してアナログ信号処理を行うアナログ信号
処理回路とを有するものであり、前記カメラ信号処理回
路は、前記撮像素子駆動回路を制御するためのシリアル
制御部を有するものであり、前記マイクロコンピュータ
は、前記カメラ信号処理回路内の前記シリアル制御部の
レジスタに設定した制御値を垂直帰線消去信号期間内で
且つ前記撮像素子が高速転送を行う前に前記シリアル制
御部が前記撮像素子駆動回路へシリアル転送するように
したことを特徴とするものである。

【００１８】これにより、マイコンで設定するレジスタ
数と制御値数が大幅に増加しても、シリアルインターフ
ェースでレジスタに設定するようにしても、画面のちら
つきを防止すると共に撮像装置全体のパフォーマンスを
向上させる効果が得られる。

【００１９】請求項３記載の撮像装置では、前記カメラ
信号処理回路は、前記マイクロコンピュータにより各レ
ジスタに設定した制御値が垂直帰線消去信号期間内の垂
直同期信号の立上がりもしくは立下がりエッジに同期し
て有効になるように構成したことを特徴とするものであ
る。

【００２０】請求項４記載の撮像装置では、前記カメラ
信号処理回路は、前記マイクロコンピュータにより各レ
ジスタに設定された制御値を垂直帰線消去信号期間内の
垂直同期信号の立上がりもしくは立下がりエッジに同期
してシリアル転送するように構成したことを特徴とする
ものである。

【００２１】請求項５記載の撮像装置は、前記マイクロ
コンピュータと前記カメラ信号処理回路とは、パラレル
インターフェースを介して各レジスタに設定する制御値
を転送することを特徴とするものである。

【００２２】請求項６記載の撮像装置は、前記マイクロ
コンピュータと前記カメラ信号処理回路とは、シリアル
インターフェースを介して各レジスタに設定する制御値
を転送することを特徴とするものである。

【００２３】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて説明する。この発明の第１の実施の形
態について、図１，図２ないし図３を参照しながら説明
する。図１は本発明の第１の実施の形態による撮像装置
のブロック図を示している。図１において、撮像部１１
は撮像素子１２としてのＣＣＤと、撮像素子１２を同期
信号に同期させて駆動する撮像素子駆動回路１４と、Ｃ
ＤＳやゲイン制御等のアナログ信号処理を行うアナログ
信号処理回路１３から構成される。撮像装置は撮像部１
１に加えてＡ／Ｄ変換回路１５、アパチャ補正やフリッ
カ補正等のデジタル信号処理を行うカメラ信号処理回路
１６、Ｄ／Ａ変換回路１７、カメラ信号処理回路６の各
レジスタに制御値を設定することによって制御を行うマ
イコン１８、少なくとも垂直同期信号や垂直帰線消去信
号を含む同期信号を発生する同期信号発生回路１９を含
んで構成される。

【００２４】図２は本発明の第１の実施の形態における
撮像装置のカメラ信号処理回路１６Ａのブロック図であ
る。図２において、カメラ信号処理回路１６Ａはマイコ
ンインターフェイス回路２２、アパチャ補正，フリッカ
補正等の信号処理回路２３、フリッカ補正用の乗算器２
４を有している。マイコンインターフェース回路２２は
アドレスデコーダ２５、ラッチ回路２６及び複数のレジ
スタ２７を含んで構成される。レジスタ２７はカメラ信
号処理時のアパチャ補正等の動作時の制御値を保持する
ものである。

【００２５】図３は本発明の第１の実施の形態による撮
像装置のマイコンのレジスタ設定期間と制御値更新のタ
イミングを示すタイミング図である。図３において、
（Ａ）は垂直同期信号ＶＤ、（Ｂ）は垂直帰線消去信号
ＶＢＬＫ、（Ｃ）はレジスタ設定期間と制御値更新タイ
ミングである。

【００２６】以上のように構成されたこの発明の第１の
実施の形態の撮像装置の動作について説明する。図１に
おいて、まず同期信号発生回路１９が少なくとも垂直同
期信号ＶＤと垂直帰線消去信号ＶＢＬＫを含む同期信号
を発生し、撮像素子駆動回路１４，カメラ信号処理回路
１６，マイコン１８に同期信号を与える。撮像部１１は
被写体を撮像して映像信号を出力する。撮像部１１の出
力信号はＡ／Ｄ変換回路１５によってアナログ／デジタ
ル変換され、カメラ信号処理回路１６へ入力される。次
にカメラ信号処理回路１６では、マイコン１８がカメラ
信号処理回路１６内の各レジスタに制御値を設定するこ
とにより、アパチャ補正やフリッカ補正等の信号処理を
デジタル的に行い、映像信号を出力する。

【００２７】図２を用いてカメラ信号処理回路１６Ａの
動作を詳細に説明する。まずマイコン１８からデータと
アドレスとライトイネーブル信号ＷＥがカメラ信号処理
回路１６Ａのマイコンインターフェース回路２２へ入力
される。マイコンインターフェース回路２２では、アド
レスとライトイネーブル信号ＷＥがアドレスデコーダ２
５に入力され、アドレスデコーダ２５はアドレスに対応
したラッチ回路２６のラッチパルスを出力する。このラ
ッチパルスによってマイコン１８からのデータをラッチ
回路２６に保持する。次に、垂直同期信号の立ち下がり
エッジによって、ラッチ回路２６に保持されていたデー
タをレジスタ２７で保持してデータを更新する。レジス
タ２７で更新されたデータであるマイコン１８からの制
御値は信号処理回路２３に送られ、この制御値を基に信
号処理回路２３で入力信号の信号処理を行い出力信号を
出力する。

【００２８】又マイコン１８からの制御値の１つである
フリッカ補正値はレジスタ２７で更新され、フリッカ補
正用の乗算器２４に送られる。乗算器２４では入力信号
とフリッカ補正値を乗算し、フリッカ補正を行った出力
信号を出力する。フリッカ補正の場合、フィールドを合
わせて補正を行うので、確実に垂直帰線消去期間内での
フリッカ補正値の更新が必要である。ここであらかじめ
演算されたフリッカ補正値を任意のタイミングで設定し
ておけば、垂直同期信号ＶＤの立ち下がりエッジに同期
して更新されるので、フリッカ補正等の制御の場合、マ
イコン１８による制御が容易になり非常に効果的であ
る。

【００２９】図３を用いて本発明の第１の実施の形態に
よる撮像装置のマイコン１８のレジスタ設定期間と制御
値更新のタイミングについて説明する。図３（Ａ），図
３（Ｂ）に示すように、垂直同期信号ＶＤの立ち下がり
の時刻ｔ_r は垂直帰線消去期間ＶＢＬＫの時間帯Ｔ_B に
含まれている。したがって、図３（Ｃ）に示すように、
マイコン１８の制御値設定期間を垂直同期信号の立ち下
がりエッジから次の垂直同期信号の立ち下がりエッジま
でとし、この期間に設定された制御値はこの期間の最後
の垂直同期信号ＶＤの立ち下がりエッジで更新されるよ
うにすることで、集積化によるカメラ信号処理回路の大
規模化とマイコン統合がなされ、マイコン１８で設定す
るレジスタ数と制御値数が大幅に増加しても、マイコン
１８は任意のタイミングで制御値を各レジスタに設定で
きる。そして垂直同期信号の立ち下がりエッジ、つまり
垂直帰線消去期間内で制御値が確実に更新がされるの
で、画面のちらつきを防止すると共に撮像装置システム
全体のパフォーマンスを向上させることができる。

【００３０】この発明の第２の実施の形態について、図
１，図４ないし図５を参照しながら説明する。本発明の
第２の実施の形態の全体構成は第１の実施の形態と同様
であり、詳細な説明を省略する。図４はこの実施の形態
による撮像装置のカメラ信号処理回路１６Ｂを示すブロ
ック図である。図４において、カメラ信号処理回路１６
Ｂはアドレス／データ多重Ｉ／Ｆ４２、アパチャ補正等
の信号処理回路４３、マイコンインターフェース回路２
４、アドレスデコーダ２５、ラッチ回路２６、レジスタ
２７を含んで構成される。

【００３１】図５は本発明の第２の実施の形態によるカ
メラ信号処理回路１６Ｂのアドレス／データ多重Ｉ／Ｆ
４２を示すブロック図である。アドレス／データ多重Ｉ
／Ｆ４２はラッチ回路４４を含んで構成される。

【００３２】以上のように構成されたこの発明の第２の
実施の形態の撮像装置について、以下その動作を説明す
る。第２の実施形態の撮像装置も第１の実施形態の撮像
装置とほぼ同様の動作を行う。即ち、図１において、ま
ず同期信号発生回路１９が少なくとも垂直同期信号と垂
直帰線消去信号を含む同期信号を発生する。撮像部１１
は被写体を撮像して映像信号を出力する。撮像部１１の
出力信号はＡ／Ｄ変換回路１５によってアナログ／デジ
タル変換され、カメラ信号処理回路１６へ入力される。
次にカメラ信号処理回路１６では、マイコン１８がカメ
ラ信号処理回路１６内の各レジスタに制御値を設定する
ことにより、アパチャ補正やフリッカ補正等の信号処理
をデジタル的に行い、映像信号を出力する。

【００３３】第１の実施形態と異なるのはカメラ信号処
理回路１６Ｂの構成である。よって図４と図５を用いて
カメラ信号処理回路１６Ｂの動作を詳細に説明する。ま
ずマイコン１８から多重されたアドレス／データと多重
アドレス／データからアドレスを分離するためのアドレ
スラッチイネーブル信号ＡＬＥとライトイネーブル信号
ＷＥがカメラ信号処理回路１６Ｂに入力される。この入
力信号のうち、多重されたアドレス／データとＡＬＥ信
号とがアドレス／データ多重Ｉ／Ｆ回路４２に入力され
る。アドレス／データ多重Ｉ／Ｆ回路４２では、ラッチ
回路４４にアドレスラッチイネーブル信号ＡＬＥを入力
することによって多重されたアドレス／データからアド
レスを分離し、データとアドレスを出力する。このアド
レスとデータはマイコン１８からのライトイネーブル信
号ＷＥと共にマイコンインターフェース回路２２へ入力
される。マイコンインターフェース回路２２では、アド
レスとライトイネーブル信号ＷＥがアドレスデコーダ２
５に入力され、アドレスデコーダ２５はアドレスに対応
したラッチ回路２６のラッチパルスを出力する。このラ
ッチパルスによってマイコン１８からのデータをラッチ
回路２６に保持する。次に、垂直同期信号の立ち下がり
エッジによって、ラッチ回路２６に保持されていたデー
タをレジスタ２７で保持し、データを更新する。レジス
タ２７で更新されたデータであるマイコン１８からの制
御値は、信号処理回路４３に送られ、この制御値を基に
信号処理回路４３で入力信号の信号処理を行い出力信号
を出力する。

【００３４】このようにすることで、第１の実施の形態
と同様に、カメラ信号処理回路の統合とマイコン統合等
でマイコン１８で設定するレジスタ数と制御値数が大幅
に増加しても、マイコン１８は任意のタイミングで制御
値を各レジスタに設定できる。制御値は垂直同期信号の
立ち下がりエッジつまり垂直帰線消去期間内で確実に更
新されるので、画面のちらつきを防止すると共に、撮像
装置システム全体のパフォーマンスを向上させることが
できる。

【００３５】更に、マイコン１８とカメラ信号処理回路
１６Ｂのインターフェースをアドレス／データの多重バ
スにしたことにより、マイコン１８とカメラ信号処理回
路１６Ｂの結線数が削減できるので、撮像装置全体の小
型化に対しても効果的である。

【００３６】この発明の第３の実施の形態について、図
１，図６，図７ないし図８を参照しながら説明する。図
６は本発明の第３の実施の形態の全体構成は第１の実施
の形態と同様であり、詳細な説明を省略する。図６はこ
の実施の形態による撮像装置のカメラ信号処理回路１６
Ｃを示すブロック図である。図６において、カメラ信号
処理回路１６ＣはシリアルＩ／Ｆ６２と、アパチャ補正
等の信号処理回路６３と、アドレスデコーダ２５、ラッ
チ回路２６、レジスタ２７を有するマイコンインターフ
ェース回路２２とを含んで構成される。

【００３７】図７は本発明の第３の実施の形態によるカ
メラ信号処理回路のシリアルＩ／Ｆ６２を示すブロック
図である。図７において、シリアルＩ／Ｆ６２は第１の
シフトレジスタ７１、第２のシフトレジスタ７２、カウ
ンタ７３、アドレスラッチ回路７４、データラッチ回路
７５を含んで構成される。

【００３８】図８はこの実施の形態によるカメラ信号処
理回路のシリアルＩ／Ｆのタイミング図である。図８に
おいて、（Ａ）はシリアルクロック（ＳＣＬＫ）、
（Ｂ）はラッチパルスである。

【００３９】以上のように構成されたこの発明の第３の
実施の形態の撮像装置について、以下その動作を説明す
る。第３の実施形態の撮像装置も第１の実施形態の撮像
装置とほぼ同様の動作を行う。即ち、図１において、ま
ず同期信号発生回路１９が少なくとも垂直同期信号と垂
直帰線消去信号を含む同期信号を発生する。撮像部１１
は被写体を撮像して映像信号を出力する。撮像部１１の
出力信号はＡ／Ｄ変換回路１５によってアナログ／デジ
タル変換されカメラ信号処理回路１６Ｃへ入力される。
次にカメラ信号処理回路１６Ｃでは、マイコン１８がカ
メラ信号処理回路１６Ｃ内の各レジスタに制御値を設定
することにより、アパチャ補正やフリッカ補正等の信号
処理をデジタル的に行い、映像信号を出力する。

【００４０】第１の実施形態と異なるのはカメラ信号処
理回路１６Ｃの構成である。よって図６、図７と図８を
用いてカメラ信号処理回路１６Ｃの動作を詳細に説明す
る。まずマイコン１８からアドレスとデータのシリアル
データＳＩとシリアルデータに同期したシリアルクロッ
クＳＣＬＫとライトイネーブル信号ＷＥがカメラ信号処
理回路１６Ｃに入力される。この入力信号のうちアドレ
スとデータのシリアルデータＳＩとシリアルクロックＳ
ＣＬＫがシリアルＩ／Ｆ回路６２に入力される。シリア
ルＩ／Ｆ回路６２ではシリアルクロックＳＣＬＫによっ
てアドレスとデータを第１のシフトレジスタ７１と第２
のシフトレジスタ７２に取込む。同時にカウンタ７３で
アドレスとデータの取込みに必要なシリアルクロックＳ
ＣＬＫのクロック数をカウントする。そして必要なクロ
ック数をカウントすると、図８（Ｂ）に示すようにラッ
チパルスを出力する。このラッチパルスによって、第１
のシフトレジスタ７１の内容をアドレスラッチ回路７４
で保持する。同様に第２のシフトレジスタ７２の内容を
データラッチ回路７５で保持する。そしてアドレスラッ
チ回路７４とデータラッチ回路７５で保持したデータと
アドレスを出力する。このアドレスとデータはマイコン
１８からのライトイネーブル信号ＷＥと共にマイコンイ
ンターフェース回路２２へ入力される。

【００４１】マイコンインターフェース回路２２では、
アドレスとライトイネーブル信号（ＷＥ）がアドレスデ
コーダ２５に入力され、アドレスデコーダ２５はアドレ
スに対応したラッチ回路２６のラッチパルスを出力す
る。このラッチパルスによってマイコン１８からのデー
タをラッチ回路２６に保持する。次に、垂直同期信号の
立ち下がりエッジによって、ラッチ回路２６に保持され
ていたデータをレジスタ２７で保持し、データを更新す
る。レジスタ２７で更新されたデータであるマイコン１
８からの制御値は、信号処理回路６３に送られ、この制
御値を基に各信号処理回路６３で入力信号の信号処理を
行い出力信号を出力する。

【００４２】このようにすることで、第１の実施の形態
と同様に、カメラ信号処理回路の集積化による大規模化
やマイコン統合等によりマイコン１８で設定するレジス
タ数と制御値数が大幅に増加しても、又低速のシリアル
インターフェースで各レジスタへ制御値を設定しても、
マイコン１８は任意のタイミングで制御値を各レジスタ
に設定できる。そして垂直同期信号の立ち下がりエッジ
つまり垂直帰線消去期間内で制御値が確実に更新がされ
るので、画面のちらつきを防止すると共に撮像装置シス
テム全体のパフォーマンスを向上させることができる。

【００４３】更に、マイコン１８とカメラ信号処理回路
１６Ｂのインターフェースをシリアルインターフェース
にしたことにより、マイコン１８とカメラ信号処理回路
１６Ｂの結線数が削減できるので、撮像装置全体の小型
化に対しても効果的である。

【００４４】次にこの発明の第４の実施の形態につい
て、図９、図１０、図１１ないし図１２を参照しながら
説明する。図９は本発明の第４の実施の形態による撮像
装置を示すブロック図である。図９において、撮像部１
１は高速転送により不要領域の電荷の掃き出しを行い垂
直方向の有効領域を切り出し可能な撮像素子９１、例え
ばＣＣＤと、撮像素子９１の同期信号に同期させて駆動
する撮像素子駆動回路９２と、ＣＤＳやゲイン制御等の
アナログ信号処理を行うアナログ信号処理回路１３とか
ら構成される。又撮像装置は撮像部１１に加えて、Ａ／
Ｄ変換回路１５、アパチャ補正やフリッカ補正等のデジ
タル信号処理を行うカメラ信号処理回路９３、Ｄ／Ａ変
換回路１７、カメラ信号処理回路９３の各レジスタに制
御値を設定することによって制御を行うマイコン１８、
少なくとも垂直同期信号や垂直帰線消去信号を含む同期
信号を発生する同期信号発生回路１９を含んで構成され
る。

【００４５】図１０は本発明の第４の実施の形態による
撮像装置のカメラ信号処理回路９３を示すブロック図で
ある。図１０において、カメラ信号処理回路９３はシリ
アル制御部１０２、アパチャ補正やフリッカ補正等の信
号処理回路１０３、マイコンインターフェース回路２
２、アドレスデコーダ２５、ラッチ回路２６、レジスタ
２７を含んで構成されている。

【００４６】図１１は本発明の第４の実施の形態による
カメラ信号処理回路のシリアル制御部１０２を示すブロ
ック図である。図１１において、シリアル制御部１０２
はクロック制御回路１１１、シフトレジスタ１１２、バ
ッファ１１３，１１４を含んで構成されている。

【００４７】図１２（Ａ）は本発明の第４の実施の形態
による撮像素子９１の撮像領域を示し、そのうちａは不
要領域、ｂは有効画素領域を示している。

【００４８】以上のように構成されたこの発明の第４の
実施の形態の撮像装置について、以下その動作を説明す
る。図９において、まず同期信号発生回路１９が少なく
とも垂直同期信号と垂直帰線消去信号を含む同期信号を
発生する。撮像部１１は被写体を撮像して映像信号を出
力する。撮像部１１の出力信号はＡ／Ｄ変換回路１５に
よってアナログ／デジタル変換されカメラ信号処理回路
９３へ入力される。次にカメラ信号処理回路９３では、
マイコン１８がカメラ信号処理回路９３内の各レジスタ
２７に制御値を設定することにより、アパチャ補正やフ
リッカ補正等の信号処理をデジタル的に行い、映像信号
を出力する。

【００４９】図１０を用いてカメラ信号処理回路９３の
動作を詳細に説明する。まずマイコン１８からデータと
アドレスとライトイネーブル信号ＷＥがカメラ信号処理
回路９３のマイコンインターフェース回路２２へ入力さ
れる。マイコンインターフェース回路２２では、アドレ
スとライトイネーブル信号ＷＥがアドレスデコーダ２５
に入力され、アドレスデコーダ２５はアドレスに対応し
たラッチ回路２６のラッチパルスを出力する。このラッ
チパルスによってマイコン１８からのデータをラッチ回
路２６に保持する。次に、垂直同期信号ＶＤの立ち下が
りエッジによって、ラッチ回路２６に保持されていたデ
ータをレジスタ２７で保持し、データを更新する。レジ
スタ２７で更新されたデータであるマイコン１８からの
制御値は信号処理回路１０３に送られ、この制御値を基
に信号処理回路１０３で入力信号の信号処理を行い出力
信号を出力する。

【００５０】又、マイコン１８からの制御値の１つであ
る撮像装置駆動制御値はラッチ回路２６に設定された
後、シリアル制御部１０２に送られる。シリアル制御部
１０２では撮像素子駆動制御値をシフトレジスタ１１２
に設定し、クロック制御回路１１１が垂直同期信号の立
ち上がりエッジにシリアルクロックＳＣＬＫのスタート
を同期させ、撮像素子駆動制御値のビット数だけシリア
ルクロックＳＣＬＫを発生する。このＳＣＬＫはシフト
レジスタ１１２のシフトクロックとして使用すると共
に、シリアルクロック出力ＳＣＬＫとしてバッファ１１
３を通して出力される。又シフトレジスタ１１２の出力
もバッファ１１４を通してシリアルデータ出力ＳＯとし
て出力される。このシリアルデータ出力ＳＯとシリアル
クロックＳＣＬＫは撮像素子駆動回路９２に転送され
る。撮像素子駆動回路９２ではこの制御値をもとにＣＣ
Ｄの不要領域の電荷掃き出しを行い、垂直方向の有効領
域の切り出しを行うことで、垂直方向の手ぶれ補正等を
行う。

【００５１】又、撮像素子駆動回路９２へのシリアル送
信及び制御値の設定は、垂直帰線消去期間内に行われる
ＣＣＤの不要領域の掃き出しを行う高速転送の前に行わ
なければならないという制限がある。よって、図１２を
用いて本発明の第４の実施の形態による撮像装置のシリ
アル制御のタイミングと撮像素子における不要領域の高
速転送と有効画素領域のタイミングについて説明する。
図１２（Ｂ）は垂直帰線消去信号ＶＢＬＫを示し、図１
２（Ｃ）は垂直同期信号ＶＤを示す。図１２（Ｄ）は撮
像素子における不要領域の高速転送と有効画素領域のタ
イミングを示したものである。図１２（Ｅ）は撮像装置
のシリアル制御のタイミングを示したものである。垂直
同期信号ＶＤの立ち上がりエッジは垂直帰線消去期間Ｖ
ＢＬＫの中に含まれている。この垂直同期信号の立ち上
がりエッジをシリアル制御のスタートタイミングとし
て、不要領域の高速転送が開始する前にシリアル送信及
び制御値の設定を完了するように構成する。

【００５２】このように構成することで、マイコン１８
がレジスタ２７へ撮像素子駆動制御値を任意のタイミン
グで設定しておけば、垂直同期信号の立ち上がりエッジ
に同期してシリアル送信されるので、撮像素子駆動制御
等の制御の場合、マイコン１８による制御が非常に容易
になり効果的であり、撮像装置全体のパフォーマンスを
向上させることができる。

【００５３】又、カメラ信号処理回路の集積による大規
模化とマイコン統合によるマイコン１８で設定するレジ
スタ数と制御値数が大幅に増加しても、マイコン１８は
任意のタイミングで制御値を各レジスタに設定できる。
そして垂直同期信号の立ち上がりエッジつまり垂直帰線
消去期間内で且つ高速転送を行う前に制御値が確実に設
定されるので、画面のちらつきを防止すると共に撮像装
置システム全体のパフォーマンスを向上させることがで
きる。

【００５４】なお、以上の説明では、撮像装置を垂直同
期信号の立ち下がりエッジでレジスタの制御値を更新し
て有効になるように構成した例で説明したが、垂直帰線
消去期間内での更新タイミングとなるものであれば、そ
の他の同期信号を用いても同様に実施可能であり、同様
の効果を得ることができる。

【００５５】なお、以上の説明では、撮像装置のマイコ
ンインターフェースを全て垂直同期信号の立ち下がりエ
ッジでラッチするように構成した例で説明したが、垂直
帰線消去期間内でマイコンが設定できない一部を垂直同
期信号の立ち下がりエッジでラッチするように構成し、
残りをマイコンがレジスタに制御値を設定したタイミン
グで更新されるように構成しても同様に実施可能であ
り、同様の効果を得ることができる。

【００５６】なお、以上の説明では、撮像装置のマイコ
ンインターフェースを全て垂直同期信号の立ち下がりエ
ッジでラッチするように構成した例で説明したが、垂直
同期信号の立ち上がりエッジを用いても同様に実施可能
であり、同様の効果を得ることができる。

【００５７】なお、以上の第４の実施の形態では、マイ
コンインターフェース回路をパラレルインターフェース
回路として説明したが、第２又は第３の実施の形態での
説明と同様に、多重バスのマイコンインターフェースや
シリアルインターフェースを用いても同様に実施可能で
あり、同様の効果を得ることができる。

【００５８】

【発明の効果】以上のように本願の請求項１〜６の発明
によれば、カメラ信号処理回路の集積による大規模化と
マイコン統合によって、マイコンで設定するレジスタ数
と制御値数が大幅に増加しても、帰線消去期間内に制御
値が更新されるので、画面のちらつきを防止することが
でき、撮像装置システム全体のパフォーマンスを向上さ
せるという効果が得られる。

【００５９】又請求項６の発明では、シリアルインター
フェースによって、マイコンでレジスタに設定する方式
が採用できるので、ピン数を少なくすることができ、撮
像装置を小型化することができるという効果も得られ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による撮像装置を示
すブロック図である。

【図２】本発明の第１の実施の形態による撮像装置のカ
メラ信号処理回路を示すブロック図である。

【図３】本発明の第１の実施の形態による撮像装置のマ
イコンのレジスタ設定期間とデータ更新のタイミングを
示すタイミング図である。

【図４】本発明の第２の実施の形態による撮像装置のカ
メラ信号処理回路を示すブロック図である。

【図５】本発明の第２の実施の形態によるカメラ信号処
理回路のアドレス／データ多重Ｉ／Ｆを示すブロック図
である。

【図６】本発明の第３の実施の形態による撮像装置のカ
メラ信号処理回路を示すブロック図である。

【図７】本発明の第３の実施の形態によるカメラ信号処
理回路のシリアルＩ／Ｆを示すブロック図である。

【図８】本発明の第３の実施の形態によるカメラ信号処
理回路のシリアルＩ／Ｆのタイミング図である。

【図９】本発明の第４の実施の形態による撮像装置を示
すブロック図である。

【図１０】本発明の第４の実施の形態による撮像装置の
カメラ信号処理回路を示すブロック図である。

【図１１】本発明の第４の実施の形態によるカメラ信号
処理回路のシリアル制御部を示すブロック図である。

【図１２】本発明の第４の実施の形態によるカメラ信号
処理回路のシリアル制御濡のタイミング図である。

【図１３】従来のＣＲＴコントロールシステムを示すブ
ロック図である。

【図１４】従来の撮像装置を示すブロック図である。

【符号の説明】

１１ 撮像部 １２，９１ 撮像素子 １３ アナログ信号処理回路 １４，９２ 撮像素子駆動回路 １５ Ａ／Ｄ変換回路 １６，１６Ａ，１６Ｂ，１６Ｃ，９３ カメラ信号処理
回路 １７ Ｄ／Ａ変換回路 １８ マイコン １９ 同期信号発生回路 ２２ マイコンインターフェース ２３，４３，６３，１０３ 信号処理回路 ２５ アドレスデコーダ ２６ ラッチ回路 ２７ レジスタ ６２ シリアルＩ／Ｆ １０２ シリアル制御部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 被写体を撮像し映像信号を出力する撮像
   部と、 前記撮像部が出力した映像信号をアナログ／デジタル変
   換するＡ／Ｄ変換回路と、 複数のレジスタを有し、該レジスタの設定される制御値
   に基づいて前記Ａ／Ｄ変換回路からの出力信号の信号処
   理をデジタル的に行うカメラ信号処理回路と、 前記カメラ信号処理回路内の各レジスタに制御値を設定
   することで前記カメラ信号処理回路を制御するマイクロ
   コンピュータと、 少なくとも垂直同期信号と垂直帰線消去信号を含む同期
   信号を発生させ、同期信号を前記撮像部，前記カメラ信
   号処理回路及び前記マイクロコンピュータに出力する同
   期信号発生回路とを備え、 前記同期信号発生回路が発生した同期信号によって前記
   撮像部と前記カメラ信号処理回路と前記マイクロコンピ
   ュータを同期させて動作させ、前記マイクロコンピュー
   タからの前記カメラ信号処理回路の各レジスタへの制御
   値の設定は任意のタイミングに行い、垂直帰線消去信号
   以前に各レジスタに設定された制御値が垂直帰線消去信
   号期間内に有効になるように構成したことを特徴とする
   撮像装置。
2. 【請求項２】 前記撮像部は、高速転送により不要領域
   の電荷の掃き出しを行い垂直方向の有効領域を切り出し
   可能な撮像素子と、前記撮像素子を駆動する撮像素子駆
   動回路と、前記撮像素子の出力信号に対してアナログ信
   号処理を行うアナログ信号処理回路とを有するものであ
   り、 前記カメラ信号処理回路は、前記撮像素子駆動回路を制
   御するためのシリアル制御部を有するものであり、 前記マイクロコンピュータは、前記カメラ信号処理回路
   内の前記シリアル制御部のレジスタに設定した制御値を
   垂直帰線消去信号期間内で且つ前記撮像素子が高速転送
   を行う前に前記シリアル制御部が前記撮像素子駆動回路
   へシリアル転送するようにしたことを特徴とする請求項
   １記載の撮像装置。
3. 【請求項３】 前記カメラ信号処理回路は、前記マイク
   ロコンピュータにより各レジスタに設定した制御値が垂
   直帰線消去信号期間内の垂直同期信号の立上がりもしく
   は立下がりエッジに同期して有効になるように構成した
   ことを特徴とする請求項１記載の撮像装置。
4. 【請求項４】 前記カメラ信号処理回路は、前記マイク
   ロコンピュータにより各レジスタに設定された制御値を
   垂直帰線消去信号期間内の垂直同期信号の立上がりもし
   くは立下がりエッジに同期してシリアル転送するように
   構成したことを特徴とする請求項２記載の撮像装置。
5. 【請求項５】 前記マイクロコンピュータと前記カメラ
   信号処理回路とは、パラレルインターフェースを介して
   各レジスタに設定する制御値を転送するものであること
   を特徴とする請求項１，２，３又は４記載の撮像装置。
6. 【請求項６】 前記マイクロコンピュータと前記カメラ
   信号処理回路とは、シリアルインターフェースを介して
   各レジスタに設定する制御値を転送するものであること
   を特徴とする請求項１，２，３又は４記載の撮像装置。