JPH10160807A - 試験回路を含む論理装置と論理装置の試験方法 - Google Patents
試験回路を含む論理装置と論理装置の試験方法Info
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- JPH10160807A JPH10160807A JP8338905A JP33890596A JPH10160807A JP H10160807 A JPH10160807 A JP H10160807A JP 8338905 A JP8338905 A JP 8338905A JP 33890596 A JP33890596 A JP 33890596A JP H10160807 A JPH10160807 A JP H10160807A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318577—AC testing, e.g. current testing, burn-in
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-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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Abstract
(57)【要約】
【目的】 所望の検査用データから他の所望の検査用デ
ータへ変化した場合の組み合わせ回路の動作試験と、当
該組み合わせ回路の応答出力の遅延量とを測定可能にす
るスキャンパス試験回路を含む論理装置とその駆動方法
とを提供することにある。 【構成】 論理装置（１）は、論理演算を行う組み合わ
せ回路（２）と、この組み合わせ回路（２）からの出力
データを保持する順序回路（３）とを有する。前記順序
回路（３）は複数ビットの検査用データが順次入力され
る検査用データ入力端子（６）と前記組み合わせ回路
（２）の出力部と結合される組み合わせ回路データ入力
端子とを含む順序回路入力部（２１〜２８）と、組み合
わせ回路の入力部と結合される組み合わせ回路用出力端
子を含む順序回路出力部（３１〜３８、４２、４３、５
２、５３、６２、６３）とを有する。前記順序回路出力
部は、前記検査用データが順次入力されている間はその
直前の前記組み合わせ回路用出力端子のデータを保持す
る順序回路出力データ保持手段（５、４５）を設けた。
ータへ変化した場合の組み合わせ回路の動作試験と、当
該組み合わせ回路の応答出力の遅延量とを測定可能にす
るスキャンパス試験回路を含む論理装置とその駆動方法
とを提供することにある。 【構成】 論理装置（１）は、論理演算を行う組み合わ
せ回路（２）と、この組み合わせ回路（２）からの出力
データを保持する順序回路（３）とを有する。前記順序
回路（３）は複数ビットの検査用データが順次入力され
る検査用データ入力端子（６）と前記組み合わせ回路
（２）の出力部と結合される組み合わせ回路データ入力
端子とを含む順序回路入力部（２１〜２８）と、組み合
わせ回路の入力部と結合される組み合わせ回路用出力端
子を含む順序回路出力部（３１〜３８、４２、４３、５
２、５３、６２、６３）とを有する。前記順序回路出力
部は、前記検査用データが順次入力されている間はその
直前の前記組み合わせ回路用出力端子のデータを保持す
る順序回路出力データ保持手段（５、４５）を設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、論理装置、特に論
理演算を行う組み合わせ回路とこの組み合わせ回路から
の出力データを保持する順序回路とを有する論理装置で
あって、前記順序回路が、複数ビットの検査用データが
順次入力される検査用データ入力端子を含む順序回路入
力部と、順序回路出力データを前記組み合わせ回路に印
加するための順序回路出力部とを有するような論理装置
に関する。さらに本発明は、当該論理装置の試験方法に
も関する。
理演算を行う組み合わせ回路とこの組み合わせ回路から
の出力データを保持する順序回路とを有する論理装置で
あって、前記順序回路が、複数ビットの検査用データが
順次入力される検査用データ入力端子を含む順序回路入
力部と、順序回路出力データを前記組み合わせ回路に印
加するための順序回路出力部とを有するような論理装置
に関する。さらに本発明は、当該論理装置の試験方法に
も関する。
【０００２】
【従来の技術】従来、内部にフリップフロップのような
順序回路と組み合わせ回路とを含む論理装置の動作の確
認や故障検出をする際、この組み合わせ回路の出力が入
力信号だけでなく、当該論理装置の内部状態によっても
定まるので、このような組み合わせ回路の動作確認が困
難であった。
順序回路と組み合わせ回路とを含む論理装置の動作の確
認や故障検出をする際、この組み合わせ回路の出力が入
力信号だけでなく、当該論理装置の内部状態によっても
定まるので、このような組み合わせ回路の動作確認が困
難であった。
【０００３】日本国の特開昭５４−７６０３７号公報に
は、この問題を解決すべく、順序回路に対するテスト容
易化手法として、検査時には回路中のフリップフロップ
にレジスタ機能を持たせてシフトレジスタとして動作さ
せ、このシフトレジスタに複数ビットの検査用データを
順次入力するスキャンイン用パスと、このシフトレジス
タの前記検査結果のデータを順次出力するスキャンアウ
ト用パスとから構成されるスキャンパス試験回路が開示
されている。
は、この問題を解決すべく、順序回路に対するテスト容
易化手法として、検査時には回路中のフリップフロップ
にレジスタ機能を持たせてシフトレジスタとして動作さ
せ、このシフトレジスタに複数ビットの検査用データを
順次入力するスキャンイン用パスと、このシフトレジス
タの前記検査結果のデータを順次出力するスキャンアウ
ト用パスとから構成されるスキャンパス試験回路が開示
されている。
【０００４】
【発明が解決しようとする課題】しかし、上述の公報に
記載されているようなスキャンパス試験回路では、所望
の検査用データから他の所望の検査用データへ変化する
ような試験ができなかった。従来のスキャンパス試験回
路においては、複数ビットの検査用データを順次入力さ
せているだけなので、入力させている間で論理装置の中
に含まれている組み合わせ回路の内部状態が変化してし
まう。従って、所望の検査用データに対する組み合わせ
回路の試験はできても、所望のデータから他の所望の検
査用データに変化した場合の組み合わせ回路の試験はで
きない。なぜならば、当該他の所望の検査用データを順
次入力させている間に、シフトレジスタの出力、即ち前
記組み合わせ回路への入力が変化してしまうからであ
る。
記載されているようなスキャンパス試験回路では、所望
の検査用データから他の所望の検査用データへ変化する
ような試験ができなかった。従来のスキャンパス試験回
路においては、複数ビットの検査用データを順次入力さ
せているだけなので、入力させている間で論理装置の中
に含まれている組み合わせ回路の内部状態が変化してし
まう。従って、所望の検査用データに対する組み合わせ
回路の試験はできても、所望のデータから他の所望の検
査用データに変化した場合の組み合わせ回路の試験はで
きない。なぜならば、当該他の所望の検査用データを順
次入力させている間に、シフトレジスタの出力、即ち前
記組み合わせ回路への入力が変化してしまうからであ
る。
【０００５】さらに、従来のスキャンパス試験回路で
は、所望の検査用データを前記組み合わせ回路へ入力し
た後で、他の所望の検査用データを前記組み合わせ回路
へ入力した場合の組み合わせ回路の応答出力の遅延時間
が測定できなかった。従来のスキャンパス試験回路は、
検査用データを順序回路に順次入力させて当該順序回路
の出力を組み合わせ回路に入力させることにより、当該
組み合わせ回路の動作を確認するだけであり、当該組み
合わせ回路への入力の変化による当該組み合わせ回路の
応答出力の遅延時間を測ることを目的としていなかった
からである。
は、所望の検査用データを前記組み合わせ回路へ入力し
た後で、他の所望の検査用データを前記組み合わせ回路
へ入力した場合の組み合わせ回路の応答出力の遅延時間
が測定できなかった。従来のスキャンパス試験回路は、
検査用データを順序回路に順次入力させて当該順序回路
の出力を組み合わせ回路に入力させることにより、当該
組み合わせ回路の動作を確認するだけであり、当該組み
合わせ回路への入力の変化による当該組み合わせ回路の
応答出力の遅延時間を測ることを目的としていなかった
からである。
【０００６】本発明はこのような事情に鑑みてなされた
ものであり、本発明の目的は、所望の検査用データから
他の所望の検査用データへ変化した場合の組み合わせ回
路の動作試験と、当該組み合わせ回路の応答出力データ
の遅延時間の測定とを可能にするスキャンパス試験回路
を含む論理装置とその試験方法とを提供することにあ
る。
ものであり、本発明の目的は、所望の検査用データから
他の所望の検査用データへ変化した場合の組み合わせ回
路の動作試験と、当該組み合わせ回路の応答出力データ
の遅延時間の測定とを可能にするスキャンパス試験回路
を含む論理装置とその試験方法とを提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明に従う冒頭に述べ
たタイプの論理装置は、前記順序回路出力部が、前記検
査用データが検査用データ入力端子から順次入力されて
いる間は前記検査用データが順次入力される直前の順序
回路出力データを保持する順序回路出力データ保持手段
を有することを特徴とする。
たタイプの論理装置は、前記順序回路出力部が、前記検
査用データが検査用データ入力端子から順次入力されて
いる間は前記検査用データが順次入力される直前の順序
回路出力データを保持する順序回路出力データ保持手段
を有することを特徴とする。
【０００８】前記検査用データが順次入力されている間
は、前記組み合わせ回路用出力端子から出力されるデー
タは、この順序回路出力データ保持手段により、前記検
査用データが順次入力される直前の前記順序回路出力部
から出力されたデータのままである。従って、検査用デ
ータが順次入力され終わるまで、組み合わせ回路の内部
状態は変化しない。所望の検査用データの順次入力が終
了した後で、前記順序回路出力部から当該所望の検査用
データが出力されることになる。これにより、所望の検
査用データから他の所望の検査用データを前記組み合わ
せ回路に入力させたときの前記組み合わせ回路の出力の
変化が検査できる。
は、前記組み合わせ回路用出力端子から出力されるデー
タは、この順序回路出力データ保持手段により、前記検
査用データが順次入力される直前の前記順序回路出力部
から出力されたデータのままである。従って、検査用デ
ータが順次入力され終わるまで、組み合わせ回路の内部
状態は変化しない。所望の検査用データの順次入力が終
了した後で、前記順序回路出力部から当該所望の検査用
データが出力されることになる。これにより、所望の検
査用データから他の所望の検査用データを前記組み合わ
せ回路に入力させたときの前記組み合わせ回路の出力の
変化が検査できる。
【０００９】本発明に従う論理装置の他の特徴は、前記
順序回路入力部が、前記組み合わせ回路からの出力デー
タを当該順序回路入力部から出力することを禁止する組
み合わせ回路データ禁止手段と、当該組み合わせ回路デ
ータ禁止手段が前記組み合わせ回路からの出力データを
禁止した後で禁止する直前の前記組み合わせ回路からの
出力データを保持する組み合わせ回路データ保持手段と
を有し、前記順序回路出力部が、前記順序回路出力デー
タを前記組み合わせ回路に印加することを禁止する順序
回路出力データ禁止手段を有することを特徴とする。
順序回路入力部が、前記組み合わせ回路からの出力デー
タを当該順序回路入力部から出力することを禁止する組
み合わせ回路データ禁止手段と、当該組み合わせ回路デ
ータ禁止手段が前記組み合わせ回路からの出力データを
禁止した後で禁止する直前の前記組み合わせ回路からの
出力データを保持する組み合わせ回路データ保持手段と
を有し、前記順序回路出力部が、前記順序回路出力デー
タを前記組み合わせ回路に印加することを禁止する順序
回路出力データ禁止手段を有することを特徴とする。
【００１０】前記検査用データが順次入力されている間
は、前記順序回路出力データ禁止手段により、前記検査
用データが組み合わせ回路へ入力することが禁止され
る。前記検査用データの順次入力が終了した後で当該禁
止を解除すると、前記検査用データがこの組み合わせ回
路へ入力し、この検査用データを基にこの組み合わせ回
路の出力データが順序回路入力部へ印加される。さら
に、この解除の後で、前記組み合わせ回路データ禁止手
段により前記組み合わせ回路からの出力データを前記順
序回路入力部で禁止する。前記順序回路出力データ禁止
手段による前記検査用データの禁止を解除した時点か
ら、前記組み合わせ回路データ禁止手段により前記組み
合わせ回路からの出力データを禁止する時点までの時間
を測り、この時間を測定時間とする。この測定時間が短
ければ、検査用データに基づく組み合わせ回路の出力デ
ータが前記組み合わせ回路データ保持手段により保持さ
れない。前記測定時間を長くさせていき、この組み合わ
せ回路データ保持手段により保持されたデータが期待さ
れる値になるような測定時間を見つける。このときの測
定時間から、前記組み合わせ回路の応答出力データの遅
延時間が得られることになる。
は、前記順序回路出力データ禁止手段により、前記検査
用データが組み合わせ回路へ入力することが禁止され
る。前記検査用データの順次入力が終了した後で当該禁
止を解除すると、前記検査用データがこの組み合わせ回
路へ入力し、この検査用データを基にこの組み合わせ回
路の出力データが順序回路入力部へ印加される。さら
に、この解除の後で、前記組み合わせ回路データ禁止手
段により前記組み合わせ回路からの出力データを前記順
序回路入力部で禁止する。前記順序回路出力データ禁止
手段による前記検査用データの禁止を解除した時点か
ら、前記組み合わせ回路データ禁止手段により前記組み
合わせ回路からの出力データを禁止する時点までの時間
を測り、この時間を測定時間とする。この測定時間が短
ければ、検査用データに基づく組み合わせ回路の出力デ
ータが前記組み合わせ回路データ保持手段により保持さ
れない。前記測定時間を長くさせていき、この組み合わ
せ回路データ保持手段により保持されたデータが期待さ
れる値になるような測定時間を見つける。このときの測
定時間から、前記組み合わせ回路の応答出力データの遅
延時間が得られることになる。
【００１１】上述したように、本発明に従う冒頭で述べ
られたタイプの論理装置の回路動作を試験する方法の特
徴は、前記検査用データが前記検査用データ入力端子か
ら順次入力されている間は前記順序回路出力部から前記
検査用データを出力することを前記順序回路出力データ
禁止手段により禁止する工程と、前記検査用データのこ
の順次入力が終了した後で前記順序回路出力データ禁止
手段による前記禁止を解除して前記検査用データを前記
順序回路から前記組み合わせ回路へ出力する工程と、当
該解除の後に前記組み合わせ回路データ禁止手段により
前記組み合わせ回路からの出力データを当該順序回路入
力部から出力することを禁止する工程とを有することを
特徴とする。
られたタイプの論理装置の回路動作を試験する方法の特
徴は、前記検査用データが前記検査用データ入力端子か
ら順次入力されている間は前記順序回路出力部から前記
検査用データを出力することを前記順序回路出力データ
禁止手段により禁止する工程と、前記検査用データのこ
の順次入力が終了した後で前記順序回路出力データ禁止
手段による前記禁止を解除して前記検査用データを前記
順序回路から前記組み合わせ回路へ出力する工程と、当
該解除の後に前記組み合わせ回路データ禁止手段により
前記組み合わせ回路からの出力データを当該順序回路入
力部から出力することを禁止する工程とを有することを
特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施例を詳細に説明する。
施例を詳細に説明する。
【００１３】第１図は、本発明に従うスキャンパス試験
回路を含む論理装置１を表すブロック図である。論理装
置１は、組み合わせ回路２と順序回路３とを有する。順
序回路３は、組み合わせ回路２と結合される入力部を含
むフリップフロップ部４と、フリップフロップ部４と結
合される入力部及び組み合わせ回路２と結合される出力
部を含むラッチ回路５とを有する。フリップフロップ部
４は、検査用データを入力するための検査用データ入力
端子６と、当該検査用データを使って組み合わせ回路２
の動作試験を終了させた後のデータを出力するための検
査用データ出力端子７と、同期信号ｃｋ１を入力するた
めのクロック入力端子８と、通常の回路動作を行うか又
はスキャンパス論理試験を行うかを制御する制御信号ｃ
ｔｒＡを入力するための制御端子１１と、組み合わせ回
路２の出力データを検査用データ出力端子７から読み出
すための制御信号ｃｔｒＣを入力する制御端子１４とを
有する。ラッチ回路５は、フリップフロップ部４のデー
タを出力するための同期信号ｃｋ２を入力するクロック
入力端子９と、同期信号ｃｋ２に基づいてフリップフロ
ップ部４のデータを出力させるか又は同期信号ｃｋ２に
基づかないでフリップフロップ部４のデータをそのまま
出力させるかを制御するための制御信号ｃｔｒＢを入力
するための制御端子１０とを有する。組み合わせ回路２
は、（図示しない）他の回路からの信号を入力する他の
入力端子１２と（図示しない）さらに他の回路へ信号を
出力する他の出力端子１３とを有する。
回路を含む論理装置１を表すブロック図である。論理装
置１は、組み合わせ回路２と順序回路３とを有する。順
序回路３は、組み合わせ回路２と結合される入力部を含
むフリップフロップ部４と、フリップフロップ部４と結
合される入力部及び組み合わせ回路２と結合される出力
部を含むラッチ回路５とを有する。フリップフロップ部
４は、検査用データを入力するための検査用データ入力
端子６と、当該検査用データを使って組み合わせ回路２
の動作試験を終了させた後のデータを出力するための検
査用データ出力端子７と、同期信号ｃｋ１を入力するた
めのクロック入力端子８と、通常の回路動作を行うか又
はスキャンパス論理試験を行うかを制御する制御信号ｃ
ｔｒＡを入力するための制御端子１１と、組み合わせ回
路２の出力データを検査用データ出力端子７から読み出
すための制御信号ｃｔｒＣを入力する制御端子１４とを
有する。ラッチ回路５は、フリップフロップ部４のデー
タを出力するための同期信号ｃｋ２を入力するクロック
入力端子９と、同期信号ｃｋ２に基づいてフリップフロ
ップ部４のデータを出力させるか又は同期信号ｃｋ２に
基づかないでフリップフロップ部４のデータをそのまま
出力させるかを制御するための制御信号ｃｔｒＢを入力
するための制御端子１０とを有する。組み合わせ回路２
は、（図示しない）他の回路からの信号を入力する他の
入力端子１２と（図示しない）さらに他の回路へ信号を
出力する他の出力端子１３とを有する。
【００１４】論理装置１の通常の動作においては、フリ
ップフロップ部４の制御端子１１には、例えば低レベル
の制御信号ｃｔｒＡが印加される。同様に、ラッチ回路
５の制御端子１０には、例えば低レベルの制御信号ｃｔ
ｒＢが印加される。（図示しない）他の回路からの信号
と、順序回路３からの出力信号とが組み合わせ回路２に
印加され、組み合わせ回路２の出力信号の一部が（図示
しない）さらに他の回路へ送られ、組み合わせ回路２の
他の出力信号が順序回路３の前記入力部へ印加される。
順序回路３は、組み合わせ回路２の前記他の出力信号を
同期信号ｃｋ１に基づいてフリップフロップ部４により
保持する。他の例では、フリップフロップ部４は、通常
動作中でもシフトレジスタの機能を有してもよい。ラッ
チ回路５の制御端子１０には、例えば低レベルの制御信
号ｃｔｒＢが印加されているので、前記保持された出力
信号をラッチ回路５を介してそのまま組み合わせ回路２
の入力部へ送る。
ップフロップ部４の制御端子１１には、例えば低レベル
の制御信号ｃｔｒＡが印加される。同様に、ラッチ回路
５の制御端子１０には、例えば低レベルの制御信号ｃｔ
ｒＢが印加される。（図示しない）他の回路からの信号
と、順序回路３からの出力信号とが組み合わせ回路２に
印加され、組み合わせ回路２の出力信号の一部が（図示
しない）さらに他の回路へ送られ、組み合わせ回路２の
他の出力信号が順序回路３の前記入力部へ印加される。
順序回路３は、組み合わせ回路２の前記他の出力信号を
同期信号ｃｋ１に基づいてフリップフロップ部４により
保持する。他の例では、フリップフロップ部４は、通常
動作中でもシフトレジスタの機能を有してもよい。ラッ
チ回路５の制御端子１０には、例えば低レベルの制御信
号ｃｔｒＢが印加されているので、前記保持された出力
信号をラッチ回路５を介してそのまま組み合わせ回路２
の入力部へ送る。
【００１５】次に、スキャンパス論理試験を行う場合の
動作について説明する。フリップフロップ部４の制御端
子１１には、例えば高レベルの制御信号ｃｔｒＡが印加
され、フリップフロップ部４はシフトレジスタとして動
作する。同様に、ラッチ回路５の制御端子１０には、例
えば高レベルの制御信号ｃｔｒＢが印加される。制御信
号ｃｔｒＢが高レベルなので、ラッチ回路５の出力信号
レベルは、クロック入力端子９に同期信号ｃｋ２が印加
されるまで、ラッチ回路の前の出力信号レベルのままと
なる。クロック入力端子８にｃｋ１を与えて、フリップ
フロップ部４の出力信号が全て試験用データｓｃＡにな
るまで、同期信号ｃｋ１に同期させて検査用データ入力
端子６に検査用データｓｃＡを順次に印加する。フリッ
プフロップ部４の出力信号が全て検査用データｓｃＡに
なったところで、ラッチ回路５のクロック入力端子９に
同期信号ｃｋ２が印加される。これにより、検査用デー
タｓｃＡが組み合わせ回路２の前記入力部へ印加され
る。当該検査用データｓｃＡの信号に基づいて組み合わ
せ回路２の出力信号が変化するが、順序回路３には当該
出力信号は何の影響も及ぼさない。フリップフロップ部
４は、検査用データ入力端子６からの検査用データにの
み依存するからである。
動作について説明する。フリップフロップ部４の制御端
子１１には、例えば高レベルの制御信号ｃｔｒＡが印加
され、フリップフロップ部４はシフトレジスタとして動
作する。同様に、ラッチ回路５の制御端子１０には、例
えば高レベルの制御信号ｃｔｒＢが印加される。制御信
号ｃｔｒＢが高レベルなので、ラッチ回路５の出力信号
レベルは、クロック入力端子９に同期信号ｃｋ２が印加
されるまで、ラッチ回路の前の出力信号レベルのままと
なる。クロック入力端子８にｃｋ１を与えて、フリップ
フロップ部４の出力信号が全て試験用データｓｃＡにな
るまで、同期信号ｃｋ１に同期させて検査用データ入力
端子６に検査用データｓｃＡを順次に印加する。フリッ
プフロップ部４の出力信号が全て検査用データｓｃＡに
なったところで、ラッチ回路５のクロック入力端子９に
同期信号ｃｋ２が印加される。これにより、検査用デー
タｓｃＡが組み合わせ回路２の前記入力部へ印加され
る。当該検査用データｓｃＡの信号に基づいて組み合わ
せ回路２の出力信号が変化するが、順序回路３には当該
出力信号は何の影響も及ぼさない。フリップフロップ部
４は、検査用データ入力端子６からの検査用データにの
み依存するからである。
【００１６】次にまた同様のやり方で、クロック入力端
子８にｃｋ１を与え、フリップフロップ部４の出力信号
が全て検査用データｓｃＡ’になるまで、同期信号ｃｋ
１に同期させて検査用データ入力端子６に検査用データ
ｓｃＡ’を順次に印加する。フリップフロップ部４の出
力信号が全て試験用データｓｃＡ’になったところで、
ラッチ回路５のクロック入力端子９に同期信号ｃｋ２が
再度印加される。これにより、検査用データｓｃＡ’が
組み合わせ回路２の前記入力部へ印加されることにな
る。当該試験用データｓｃＡ’の信号に基づいて組み合
わせ回路２の出力データが変化する。次に、フリップフ
ロップ部４の制御端子１１に印加される制御信号ｃｔｒ
Ａが低レベルに変化する。制御端子１４から制御信号ｃ
ｔｒＣを印加することにより、フリップフロップ部４の
クロック入力端子８に印加される同期信号ｃｋ１に同期
して出力端子７から順次に組み合わせ回路２の出力デー
タが取り出せる。
子８にｃｋ１を与え、フリップフロップ部４の出力信号
が全て検査用データｓｃＡ’になるまで、同期信号ｃｋ
１に同期させて検査用データ入力端子６に検査用データ
ｓｃＡ’を順次に印加する。フリップフロップ部４の出
力信号が全て試験用データｓｃＡ’になったところで、
ラッチ回路５のクロック入力端子９に同期信号ｃｋ２が
再度印加される。これにより、検査用データｓｃＡ’が
組み合わせ回路２の前記入力部へ印加されることにな
る。当該試験用データｓｃＡ’の信号に基づいて組み合
わせ回路２の出力データが変化する。次に、フリップフ
ロップ部４の制御端子１１に印加される制御信号ｃｔｒ
Ａが低レベルに変化する。制御端子１４から制御信号ｃ
ｔｒＣを印加することにより、フリップフロップ部４の
クロック入力端子８に印加される同期信号ｃｋ１に同期
して出力端子７から順次に組み合わせ回路２の出力デー
タが取り出せる。
【００１７】出力端子７からの前記出力データをチェッ
クすることにより、検査用データｓｃＡからｓｃＡ’に
データが変化したときの回路動作チェックができる。検
査用データをフリップフロップ部４に順次入力している
間、フリップフロップ部４の出力が変化してもラッチ回
路５に同期信号ｃｋ２が入力されない限り、ラッチ回路
５の出力データが変化しない。検査用データがフリップ
フロップ部４に順次入力される前のデータ、即ち同期信
号ｃｋ２が入力される前のデータをラッチ回路５は保持
しているからである。従って、ラッチ回路５により、順
序回路３の出力データが任意の出力データから任意の出
力データへ変化したときの組み合わせ回路２の回路動作
が試験できるという利益が得られる。
クすることにより、検査用データｓｃＡからｓｃＡ’に
データが変化したときの回路動作チェックができる。検
査用データをフリップフロップ部４に順次入力している
間、フリップフロップ部４の出力が変化してもラッチ回
路５に同期信号ｃｋ２が入力されない限り、ラッチ回路
５の出力データが変化しない。検査用データがフリップ
フロップ部４に順次入力される前のデータ、即ち同期信
号ｃｋ２が入力される前のデータをラッチ回路５は保持
しているからである。従って、ラッチ回路５により、順
序回路３の出力データが任意の出力データから任意の出
力データへ変化したときの組み合わせ回路２の回路動作
が試験できるという利益が得られる。
【００１８】第２図は、本発明で使われる順序回路３の
第１の実施例を表した図である。この実施例では、第１
図のフリップフロップ部４とラッチ回路５とが一体とな
っている。組み合わせ回路２から順序回路３への入力
は、この実施例の場合４入力であり、スイッチ２１、２
３、２５及び２７の一方の端子とそれぞれ接続される。
検査用入力端子６は、スイッチ２２の一方の端子と接続
される。スイッチ２４、２６及び２８は、反転回路４
３、５３及び６３の出力部とそれぞれ接続される。反転
回路４１、５１、６１、７１はそれぞれ、スイッチ２１
及び２２、２３及び２４、２５及び２６、２７及び２８
の他方の端子と、スイッチ３１及び３２、３３及び３
４、３５及び３６、３７及び３８の一方の端子とに接続
される。反転回路４２、５２、６２及び７２の入力部
は、スイッチ３１、３３、３５及び３７の他方の端子と
それぞれ接続される。反転回路４２、５２、６２及び７
２の出力部は、組み合わせ回路２の前記入力部とそれぞ
れ接続される。反転回路７３の出力部は、検査用出力端
子７と接続される。これらのスイッチは、スイッチを開
閉する制御信号が低レベルのとき閉じられる。スイッチ
２１、２３、２５及び２７に対する制御信号をｃｔｒ
１、スイッチ２２、２４、２６及び２８に対する制御信
号をｃｔｒ２，スイッチ３１、３３、３５及び３７に対
する制御信号をｃｔｒ３、スイッチ３２、３４、３６及
び３８に対する制御信号をｃｔｒ４とする。
第１の実施例を表した図である。この実施例では、第１
図のフリップフロップ部４とラッチ回路５とが一体とな
っている。組み合わせ回路２から順序回路３への入力
は、この実施例の場合４入力であり、スイッチ２１、２
３、２５及び２７の一方の端子とそれぞれ接続される。
検査用入力端子６は、スイッチ２２の一方の端子と接続
される。スイッチ２４、２６及び２８は、反転回路４
３、５３及び６３の出力部とそれぞれ接続される。反転
回路４１、５１、６１、７１はそれぞれ、スイッチ２１
及び２２、２３及び２４、２５及び２６、２７及び２８
の他方の端子と、スイッチ３１及び３２、３３及び３
４、３５及び３６、３７及び３８の一方の端子とに接続
される。反転回路４２、５２、６２及び７２の入力部
は、スイッチ３１、３３、３５及び３７の他方の端子と
それぞれ接続される。反転回路４２、５２、６２及び７
２の出力部は、組み合わせ回路２の前記入力部とそれぞ
れ接続される。反転回路７３の出力部は、検査用出力端
子７と接続される。これらのスイッチは、スイッチを開
閉する制御信号が低レベルのとき閉じられる。スイッチ
２１、２３、２５及び２７に対する制御信号をｃｔｒ
１、スイッチ２２、２４、２６及び２８に対する制御信
号をｃｔｒ２，スイッチ３１、３３、３５及び３７に対
する制御信号をｃｔｒ３、スイッチ３２、３４、３６及
び３８に対する制御信号をｃｔｒ４とする。
【００１９】通常動作の場合は、制御信号ｃｔｒ１が低
レベルとなり、制御信号ｃｔｒ２及びｃｔｒ４が高レベ
ルとなる。フリップフロップ部４に入力されるデータＤ
０〜Ｄ３が、スイッチ２１、２２、２３及び２４の一方
の端子にそれぞれ入力される。データＤ０〜Ｄ３は、閉
じられているこれらのスイッチを介して反転回路４１、
５１、６１及び７１でそれぞれ反転される。制御信号ｃ
ｔｒ３に応答してスイッチ３１、３３、３５及び３７が
開閉し、これら反転されたデータは、反転回路４２、５
２、６２及び７２でさらに反転され、順序回路３の出力
信号として組み合わせ回路２へ入力される。スイッチ３
１、３３、３５及び３７が開いているときは、反転回路
４２、５２、６２及び７２により、データがスタティッ
クに保持される。すなわち、反転回路４２、５２、６２
及び７２の入力部は寄生容量要素を有するので、この寄
生容量要素がデータを保持する保持手段として働く。こ
れらスイッチ及び反転回路は、この場合フリップフロッ
プの役割を果たす。
レベルとなり、制御信号ｃｔｒ２及びｃｔｒ４が高レベ
ルとなる。フリップフロップ部４に入力されるデータＤ
０〜Ｄ３が、スイッチ２１、２２、２３及び２４の一方
の端子にそれぞれ入力される。データＤ０〜Ｄ３は、閉
じられているこれらのスイッチを介して反転回路４１、
５１、６１及び７１でそれぞれ反転される。制御信号ｃ
ｔｒ３に応答してスイッチ３１、３３、３５及び３７が
開閉し、これら反転されたデータは、反転回路４２、５
２、６２及び７２でさらに反転され、順序回路３の出力
信号として組み合わせ回路２へ入力される。スイッチ３
１、３３、３５及び３７が開いているときは、反転回路
４２、５２、６２及び７２により、データがスタティッ
クに保持される。すなわち、反転回路４２、５２、６２
及び７２の入力部は寄生容量要素を有するので、この寄
生容量要素がデータを保持する保持手段として働く。こ
れらスイッチ及び反転回路は、この場合フリップフロッ
プの役割を果たす。
【００２０】スキャンパス論理試験を行う場合につい
て、以下に説明する。第３図は、制御信号ｃｔｒ１〜ｃ
ｔｒ４のタイミングチャートと検査用データ入力端子６
に印加されるシリアル４ビットの検査用データＳＣｉｎ
（ｓｃ１，ｓｃ２，ｓｃ３、ｓｃ４）とを表した図であ
る。期間ｔ０からｔ１の間、制御信号ｃｔｒ１が高レベ
ルとなりスイッチ２１、２３、２５及び２７が開き、制
御信号ｃｔｒ２が低レベルとなりスイッチ２２、２４、
２６及び２８が閉じる。検査用データｓｃ１がスイッチ
２２を介して反転回路４１の入力端子に印加される。制
御信号ｃｔｒ３及びｃｔｒ４は高レベルなのでスイッチ
３１及び３２は開いている。このとき、反転回路４２の
入力部にある前記寄生容量要素がデータ保持手段として
働いて、スイッチ３１が開く前の反転回路４２のデータ
が保持される。期間ｔ１からｔ２の間、制御信号ｃｔｒ
１は高レベルのままであり、一方制御信号ｃｔｒ２も高
レベルとなるので、スイッチ２１、２２は開いている。
制御信号ｃｔｒ４が低レベルに変化するのでスイッチ３
２が閉じ、反転回路４１の出力である反転された検査用
データｓｃ１がスイッチ３２を介して反転回路４３の入
力部に印加される。以下同様にして、検査用データｓｃ
２、ｓｃ３，ｓｃ４が検査用データ入力端子６に順次に
印加される。結果として、期間ｔ６からｔ７の間では、
反転回路４１、５１、６１、７１の出力部には、検査用
データｓｃ４，ｓｃ３，ｓｃ２，ｓｃ１の反転出力がそ
れぞれ存在する。
て、以下に説明する。第３図は、制御信号ｃｔｒ１〜ｃ
ｔｒ４のタイミングチャートと検査用データ入力端子６
に印加されるシリアル４ビットの検査用データＳＣｉｎ
（ｓｃ１，ｓｃ２，ｓｃ３、ｓｃ４）とを表した図であ
る。期間ｔ０からｔ１の間、制御信号ｃｔｒ１が高レベ
ルとなりスイッチ２１、２３、２５及び２７が開き、制
御信号ｃｔｒ２が低レベルとなりスイッチ２２、２４、
２６及び２８が閉じる。検査用データｓｃ１がスイッチ
２２を介して反転回路４１の入力端子に印加される。制
御信号ｃｔｒ３及びｃｔｒ４は高レベルなのでスイッチ
３１及び３２は開いている。このとき、反転回路４２の
入力部にある前記寄生容量要素がデータ保持手段として
働いて、スイッチ３１が開く前の反転回路４２のデータ
が保持される。期間ｔ１からｔ２の間、制御信号ｃｔｒ
１は高レベルのままであり、一方制御信号ｃｔｒ２も高
レベルとなるので、スイッチ２１、２２は開いている。
制御信号ｃｔｒ４が低レベルに変化するのでスイッチ３
２が閉じ、反転回路４１の出力である反転された検査用
データｓｃ１がスイッチ３２を介して反転回路４３の入
力部に印加される。以下同様にして、検査用データｓｃ
２、ｓｃ３，ｓｃ４が検査用データ入力端子６に順次に
印加される。結果として、期間ｔ６からｔ７の間では、
反転回路４１、５１、６１、７１の出力部には、検査用
データｓｃ４，ｓｃ３，ｓｃ２，ｓｃ１の反転出力がそ
れぞれ存在する。
【００２１】次に、期間ｔ７からｔ８の間、制御信号ｃ
ｔｒ４が高レベルでありスイッチ３２、３４、３６、３
８が開いている。一方、制御信号ｃｔｒ３が低レベルに
変化し、スイッチ３１、３３、３５、３７が閉じる。こ
れにより、スキャンデータｓｃ１，ｓｃ２，ｓｃ３，ｓ
ｃ４の反転出力が反転回路４２、５２、６２、７２によ
りさらにそれぞれ反転されて順序回路３の出力信号とし
て、組み合わせ回路２の前記入力部へ印加される。ここ
で、期間ｔ０からｔ７の間は、制御信号ｃｔｒ３が高レ
ベルであるので、この期間中順序回路３の出力信号が変
化しないことは、注意されたい。
ｔｒ４が高レベルでありスイッチ３２、３４、３６、３
８が開いている。一方、制御信号ｃｔｒ３が低レベルに
変化し、スイッチ３１、３３、３５、３７が閉じる。こ
れにより、スキャンデータｓｃ１，ｓｃ２，ｓｃ３，ｓ
ｃ４の反転出力が反転回路４２、５２、６２、７２によ
りさらにそれぞれ反転されて順序回路３の出力信号とし
て、組み合わせ回路２の前記入力部へ印加される。ここ
で、期間ｔ０からｔ７の間は、制御信号ｃｔｒ３が高レ
ベルであるので、この期間中順序回路３の出力信号が変
化しないことは、注意されたい。
【００２２】期間ｔ８からｔ１５の間、同様なやり方で
シリアル４ビットの他の検査用データｓｃ１’，ｓｃ
２’，ｓｃ３’，ｓｃ４’が検査用データ入力端子６に
印加される。期間ｔ１５からｔ１６の間で制御信号ｃｔ
ｒ１が低レベルになり、スイッチ２１、２３、２５及び
２７が閉じる。期間ｔ１６からｔ１７の間で制御信号ｃ
ｔｒ３が低レベルになり、スイッチ３１、３３、３５及
び３７が閉じ、これらの検査用データが順序回路３の出
力信号として、組み合わせ回路２の前記入力部へ印加さ
れる。さらに、組み合わせ回路２の出力データがスイッ
チ２１、２３、２５及び２７を介して反転回路４１、５
１、６１及び７１に印加される。期間ｔ１７からｔ１８
の間で制御信号ｃｔｒ１が高レベルになり、スイッチ２
１、２３、２５及び２７が開く。組み合わせ回路２の出
力データＤ０からＤ３は、反転回路４１、５１、６１及
び７１によりスタティックに保持される。ここで、期間
ｔ８からｔ１６の間は、制御信号ｃｔｒ３が高レベルで
あるので、この期間中順序回路３の出力信号は、前の検
査用データｓｃ１，ｓｃ２，ｓｃ３，ｓｃ４であること
に注意されたい。従って、順序回路３の出力信号が、前
の検査用データｓｃ１，ｓｃ２，ｓｃ３，ｓｃ４から他
の検査用データｓｃ１’，ｓｃ２’，ｓｃ３’，ｓｃ
４’へ変化したときの組み合わせ回路２の回路動作が試
験できる。
シリアル４ビットの他の検査用データｓｃ１’，ｓｃ
２’，ｓｃ３’，ｓｃ４’が検査用データ入力端子６に
印加される。期間ｔ１５からｔ１６の間で制御信号ｃｔ
ｒ１が低レベルになり、スイッチ２１、２３、２５及び
２７が閉じる。期間ｔ１６からｔ１７の間で制御信号ｃ
ｔｒ３が低レベルになり、スイッチ３１、３３、３５及
び３７が閉じ、これらの検査用データが順序回路３の出
力信号として、組み合わせ回路２の前記入力部へ印加さ
れる。さらに、組み合わせ回路２の出力データがスイッ
チ２１、２３、２５及び２７を介して反転回路４１、５
１、６１及び７１に印加される。期間ｔ１７からｔ１８
の間で制御信号ｃｔｒ１が高レベルになり、スイッチ２
１、２３、２５及び２７が開く。組み合わせ回路２の出
力データＤ０からＤ３は、反転回路４１、５１、６１及
び７１によりスタティックに保持される。ここで、期間
ｔ８からｔ１６の間は、制御信号ｃｔｒ３が高レベルで
あるので、この期間中順序回路３の出力信号は、前の検
査用データｓｃ１，ｓｃ２，ｓｃ３，ｓｃ４であること
に注意されたい。従って、順序回路３の出力信号が、前
の検査用データｓｃ１，ｓｃ２，ｓｃ３，ｓｃ４から他
の検査用データｓｃ１’，ｓｃ２’，ｓｃ３’，ｓｃ
４’へ変化したときの組み合わせ回路２の回路動作が試
験できる。
【００２３】組み合わせ回路２の出力信号Ｄ０からＤ３
が、反転回路４１、５１、６１及び７１の入力端子にそ
れぞれ与えられている。第４図は、これら出力信号Ｄ０
からＤ３を検査用データ出力端子７から読み出すための
制御信号のタイミングチャートを表した図である。スイ
ッチ２２、２４、２６、２８に対する制御信号をそれぞ
れｃｔｒ２ａ，ｃｔｒ２ｂ，ｃｔｒ２ｃ，ｃｔｒ２ｄと
表す。同様に、スイッチ３２、３４、３６、３８に対す
る制御信号をそれぞれｃｔｒ４ａ，ｃｔｒ４ｂ，ｃｔｒ
４ｃ，ｃｔｒ４ｄと表す。制御信号ｃｔｒ１は、ｔ１７
以降高レベルであり、スイッチ２１、２３、２５及び２
７は開いたままである。同様に、制御信号ｃｔｒ３は、
ｔ１８以降高レベルでありスイッチ３１、３３、３５、
３７は開いたままである。期間ｔ１８からｔ１９の間、
制御信号ｃｔｒ２ａ，ｃｔｒ２ｂ，ｃｔｒ２ｃ，ｃｔｒ
２ｄが高レベルでありスイッチ２２、２４、２６、２８
が開いている一方、制御信号ｃｔｒ４ａ，ｃｔｒ４ｂ，
ｃｔｒ４ｃ，ｃｔｒ４ｄは低レベルとなるので、反転回
路７１、スイッチ３８及び反転回路７３を介して出力デ
ータＤ３が検査用データ出力端子７から出力される。反
転回路６１、スイッチ３６及び反転回路６３を介して出
力データＤ２がスイッチ２８の一方の入力端子に印加さ
れ、反転回路５１、スイッチ３４及び反転回路５３を介
して出力データＤ１がスイッチ２６の一方の入力端子に
印加され、反転回路４１、スイッチ３２及び反転回路４
３を介して出力データＤ０がスイッチ２４の一方の入力
端子に印加される。以下、第４図のタイミングチャート
に従って、出力データＤ０、Ｄ１，Ｄ２，Ｄ３が検査用
データ出力端子７から順次に出力される。この出力デー
タＤ０からＤ３により、組み合わせ回路２の動作が試験
できる。これら制御信号を作るデータ読み出し手段を当
業者は、容易に作成できるので、ここでは説明しない。
が、反転回路４１、５１、６１及び７１の入力端子にそ
れぞれ与えられている。第４図は、これら出力信号Ｄ０
からＤ３を検査用データ出力端子７から読み出すための
制御信号のタイミングチャートを表した図である。スイ
ッチ２２、２４、２６、２８に対する制御信号をそれぞ
れｃｔｒ２ａ，ｃｔｒ２ｂ，ｃｔｒ２ｃ，ｃｔｒ２ｄと
表す。同様に、スイッチ３２、３４、３６、３８に対す
る制御信号をそれぞれｃｔｒ４ａ，ｃｔｒ４ｂ，ｃｔｒ
４ｃ，ｃｔｒ４ｄと表す。制御信号ｃｔｒ１は、ｔ１７
以降高レベルであり、スイッチ２１、２３、２５及び２
７は開いたままである。同様に、制御信号ｃｔｒ３は、
ｔ１８以降高レベルでありスイッチ３１、３３、３５、
３７は開いたままである。期間ｔ１８からｔ１９の間、
制御信号ｃｔｒ２ａ，ｃｔｒ２ｂ，ｃｔｒ２ｃ，ｃｔｒ
２ｄが高レベルでありスイッチ２２、２４、２６、２８
が開いている一方、制御信号ｃｔｒ４ａ，ｃｔｒ４ｂ，
ｃｔｒ４ｃ，ｃｔｒ４ｄは低レベルとなるので、反転回
路７１、スイッチ３８及び反転回路７３を介して出力デ
ータＤ３が検査用データ出力端子７から出力される。反
転回路６１、スイッチ３６及び反転回路６３を介して出
力データＤ２がスイッチ２８の一方の入力端子に印加さ
れ、反転回路５１、スイッチ３４及び反転回路５３を介
して出力データＤ１がスイッチ２６の一方の入力端子に
印加され、反転回路４１、スイッチ３２及び反転回路４
３を介して出力データＤ０がスイッチ２４の一方の入力
端子に印加される。以下、第４図のタイミングチャート
に従って、出力データＤ０、Ｄ１，Ｄ２，Ｄ３が検査用
データ出力端子７から順次に出力される。この出力デー
タＤ０からＤ３により、組み合わせ回路２の動作が試験
できる。これら制御信号を作るデータ読み出し手段を当
業者は、容易に作成できるので、ここでは説明しない。
【００２４】期間ｔ１５からｔ１７の間で、スイッチ２
１、２３、２５及び２７は閉じている。ｔ１６の時点で
制御信号ｃｔｒ３が立ち下がり、検査用データｓｃ
１’，ｓｃ２’，ｓｃ３’及びｓｃ４’が、組み合わせ
回路２へ印加される。このデータに対応する組み合わせ
回路２の出力は、制御信号ｃｔｒ１が開く時点、すなわ
ちｔ１７の時点までに反転回路４１、５１、６１及び７
１の入力端子に印加されていなければならない。期間ｔ
１６からｔ１７の間が前記測定時間である。この測定時
間を例えば最初短くしておく。最初は、組み合わせ回路
２の応答出力データの遅延時間の方が測定時間より長い
ので、期待されるべき出力データＤ０からＤ３が得られ
ない。それから測定時間を長くしていく。期待されるべ
き出力データＤ０からＤ３が得られる測定時間が、組み
合わせ回路２の応答出力データの遅延時間となる。
１、２３、２５及び２７は閉じている。ｔ１６の時点で
制御信号ｃｔｒ３が立ち下がり、検査用データｓｃ
１’，ｓｃ２’，ｓｃ３’及びｓｃ４’が、組み合わせ
回路２へ印加される。このデータに対応する組み合わせ
回路２の出力は、制御信号ｃｔｒ１が開く時点、すなわ
ちｔ１７の時点までに反転回路４１、５１、６１及び７
１の入力端子に印加されていなければならない。期間ｔ
１６からｔ１７の間が前記測定時間である。この測定時
間を例えば最初短くしておく。最初は、組み合わせ回路
２の応答出力データの遅延時間の方が測定時間より長い
ので、期待されるべき出力データＤ０からＤ３が得られ
ない。それから測定時間を長くしていく。期待されるべ
き出力データＤ０からＤ３が得られる測定時間が、組み
合わせ回路２の応答出力データの遅延時間となる。
【００２５】第２図に示された実施例においては、各ス
イッチが開いた後反転回路の入力端子は開放状態になる
ので、スイッチが開く前の当該反転回路の入力端子に印
加されていた電圧が損なわれないようにするために、ス
イッチをダイナミックに切り換える必要がある。第５図
は、本発明に従う順序回路の第２の実施例を表した図で
あり、第２図の順序回路の対応する回路の一部が表され
ている。第２図の回路の他の部分も、第５図の回路と同
様の構成ができることに注意されたい。この実施例にお
いては、反転回路４１の出力端子が反転回路４４とスイ
ッチ２９とを介して反転回路４１の入力端子に結合され
ている。同様に、反転回路４２の出力端子が反転回路４
５とスイッチ３９とを介して反転回路４２の入力端子に
結合されている。スイッチ２１及び２２が両方とも開く
と、スイッチ２９が閉じる。スイッチ２９及び反転回路
４４の保持手段により、反転回路４１の入力端子が開放
状態になることを妨げるという利益がある。スイッチ３
９及び反転回路４５も同様の効果を有する。
イッチが開いた後反転回路の入力端子は開放状態になる
ので、スイッチが開く前の当該反転回路の入力端子に印
加されていた電圧が損なわれないようにするために、ス
イッチをダイナミックに切り換える必要がある。第５図
は、本発明に従う順序回路の第２の実施例を表した図で
あり、第２図の順序回路の対応する回路の一部が表され
ている。第２図の回路の他の部分も、第５図の回路と同
様の構成ができることに注意されたい。この実施例にお
いては、反転回路４１の出力端子が反転回路４４とスイ
ッチ２９とを介して反転回路４１の入力端子に結合され
ている。同様に、反転回路４２の出力端子が反転回路４
５とスイッチ３９とを介して反転回路４２の入力端子に
結合されている。スイッチ２１及び２２が両方とも開く
と、スイッチ２９が閉じる。スイッチ２９及び反転回路
４４の保持手段により、反転回路４１の入力端子が開放
状態になることを妨げるという利益がある。スイッチ３
９及び反転回路４５も同様の効果を有する。
【００２６】第６図は、本発明に従う順序回路の第３の
実施例を表した図であり、第５図の順序回路の対応する
回路が表されている。この実施例においては、反転回路
４３の出力端子が反転回路４６とスイッチ４０とを介し
て反転回路４３の入力端子に結合されている。スイッチ
３２が開くと、スイッチ４０が閉じる。スイッチ４０及
び反転回路４６の保持手段により、反転回路４３の入力
端子が開放状態になることを妨げるという利益がある。
実施例を表した図であり、第５図の順序回路の対応する
回路が表されている。この実施例においては、反転回路
４３の出力端子が反転回路４６とスイッチ４０とを介し
て反転回路４３の入力端子に結合されている。スイッチ
３２が開くと、スイッチ４０が閉じる。スイッチ４０及
び反転回路４６の保持手段により、反転回路４３の入力
端子が開放状態になることを妨げるという利益がある。
【００２７】反転回路４３は、スキャンパス試験回路と
して試験する際に使用されるだけであり、スイッチ２
２、３２は高速に開閉できる。一方、反転回路４１及び
４２は、通常動作の場合にも使用されるので、スイッチ
２１、３１の開く期間は当該通常動作の使用状況により
異なる。従って、第５図で表される実施例が、回路規模
の小ささ及びコストの点で好ましく且つ実用的であるだ
ろう。
して試験する際に使用されるだけであり、スイッチ２
２、３２は高速に開閉できる。一方、反転回路４１及び
４２は、通常動作の場合にも使用されるので、スイッチ
２１、３１の開く期間は当該通常動作の使用状況により
異なる。従って、第５図で表される実施例が、回路規模
の小ささ及びコストの点で好ましく且つ実用的であるだ
ろう。
【００２８】
【発明の効果】順序回路にラッチ回路等の順序回路出力
保持手段を含ませることにより、組み合わせ回路への入
力データが所望のデータから他の所望のデータへ変化す
るときの当該組み合わせ回路の動作を試験できる。
保持手段を含ませることにより、組み合わせ回路への入
力データが所望のデータから他の所望のデータへ変化す
るときの当該組み合わせ回路の動作を試験できる。
【００２９】前記測定時間を調整することにより、この
測定時間から前記組み合わせ回路の入力信号に対する出
力信号の遅延時間を測定できる。組み合わせ回路の当該
遅延時間は、一般にどの入力信号から他のどの入力信号
に変化するかによって変化する。そこで、所望のデータ
から他の所望のデータへ検査用データを変化させること
により、組み合わせ回路の応答出力データの最大遅延時
間が測定できる。
測定時間から前記組み合わせ回路の入力信号に対する出
力信号の遅延時間を測定できる。組み合わせ回路の当該
遅延時間は、一般にどの入力信号から他のどの入力信号
に変化するかによって変化する。そこで、所望のデータ
から他の所望のデータへ検査用データを変化させること
により、組み合わせ回路の応答出力データの最大遅延時
間が測定できる。
【００３０】反転回路とスイッチとの組み合わせによ
り、回路規模が小さく消費電流の小さなスキャンパス試
験回路が達成できる。なお、順序回路３の実施例におい
ては反転回路を用いたが、反転回路のかわりに単なるバ
ッファでも同様の効果が得られることはいうまでもな
い。
り、回路規模が小さく消費電流の小さなスキャンパス試
験回路が達成できる。なお、順序回路３の実施例におい
ては反転回路を用いたが、反転回路のかわりに単なるバ
ッファでも同様の効果が得られることはいうまでもな
い。
【００３１】実施例では、順序回路の入力と出力は、同
じ組み合わせ回路の出力と入力にそれぞれ結合されてい
るが、順序回路の出力が他の組み合わせ回路と結合して
も、本発明の技術的範囲内であり、同様の効果が得られ
る。
じ組み合わせ回路の出力と入力にそれぞれ結合されてい
るが、順序回路の出力が他の組み合わせ回路と結合して
も、本発明の技術的範囲内であり、同様の効果が得られ
る。
【図１】 本発明に従うスキャンパス試験回路を含む回
路のブロック図である。
路のブロック図である。
【図２】 本発明に従う順序回路の第１実施例を表す図
である。
である。
【図３】 図２に従う検査用データを順序回路に入力す
るための制御信号のタイミングチャート図である。
るための制御信号のタイミングチャート図である。
【図４】 図２に従うスキャンパス試験後のデータを読
み出すための制御信号のタイミングチャート図である。
み出すための制御信号のタイミングチャート図である。
【図５】 本発明に従う順序回路の第２実施例を表す図
である。
である。
【図６】 本発明に従う順序回路の第３実施例を表す図
である。
である。
１：論理装置、２：組み合わせ回路、３：順序回路、
４：フリップフロップ部、５：ラッチ回路、６：検査用
データ入力端子、７：スキャンデータ出力端子、８、
９：クロック入力端子、１０、１１：制御端子、２１〜
２９：スイッチ、 ３１〜４０：スイッチ、４１〜４
６：反転回路、５１、５２、５３：反転回路、６１、６
２、６３：反転回路、７１、７２、７３：反転回路
４：フリップフロップ部、５：ラッチ回路、６：検査用
データ入力端子、７：スキャンデータ出力端子、８、
９：クロック入力端子、１０、１１：制御端子、２１〜
２９：スイッチ、 ３１〜４０：スイッチ、４１〜４
６：反転回路、５１、５２、５３：反転回路、６１、６
２、６３：反転回路、７１、７２、７３：反転回路
Claims (3)
- 【請求項１】 論理演算を行う組み合わせ回路（２）
と、この組み合わせ回路（２）からの出力データを保持
する順序回路（３）とを有する論理装置（１）であっ
て、前記順序回路（３）が、複数ビットの検査用データ
が順次入力される検査用データ入力端子（６）を含む順
序回路入力部と、順序回路出力データを前記組み合わせ
回路に印加するための順序回路出力部とを有する論理装
置において、前記順序回路出力部が、前記検査用データ
が前記検査用入力端子（６）から順次入力されている間
は前記検査用データが順次入力される直前の前記順序回
路出力データを保持する順序回路出力データ保持手段を
有することを特徴とする論理装置。 - 【請求項２】 請求項１に記載の論理装置であって、前
記順序回路入力部が、前記組み合わせ回路からの出力デ
ータを当該順序回路入力部から出力することを禁止する
組み合わせ回路データ禁止手段（２１、２３、２５、２
７）と、当該組み合わせ回路データ禁止手段が前記組み
合わせ回路からの出力データを禁止した後で禁止する直
前の前記組み合わせ回路からの出力データを保持する組
み合わせ回路データ保持手段（２９、４４）とを有し、
前記順序回路出力部が、前記順序回路出力データを前記
組み合わせ回路に印加することを禁止する順序回路出力
データ禁止手段（３１、３３、３５、３７）を有するこ
とを特徴とする論理装置。 - 【請求項３】 論理演算を行う組み合わせ回路（２）
と、この組み合わせ回路（２）からの出力データを保持
する順序回路（３）とを有し、前記順序回路（３）が順
序回路入力部と順序回路出力部とを有し、前記順序回路
入力部が複数ビットの検査用データが順次入力される検
査用データ入力端子（６）と前記組み合わせ回路からの
出力データを当該順序回路入力部から出力することを禁
止する組み合わせ回路データ禁止手段（２１、２３、２
５、２７）とを含み、前記順序回路出力部が前記順序回
路出力データを前記組み合わせ回路に印加することを禁
止する順序回路出力データ禁止手段（３１、３３、３
５、３７）を含む論理装置（１）の回路動作を試験する
方法において、当該方法が、前記検査用データが前記検
査用データ入力端子（６）から順次入力されている間は
前記順序回路出力部から前記検査用データを出力するこ
とを前記順序回路出力データ禁止手段（３１、３３、３
５、３７）により禁止する工程と、前記検査用データの
この順次入力が終了した後で前記順序回路出力データ禁
止手段（３１、３３、３５、３７）による前記禁止を解
除して前記検査用データを前記順序回路（３）から前記
組み合わせ回路（２）へ出力する工程と、当該解除の後
に前記組み合わせ回路データ禁止手段（２１、２３、２
５、２７）により前記組み合わせ回路（２）からの出力
データを当該順序回路入力部から出力することを禁止す
る工程とを有することを特徴とする試験方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8338905A JPH10160807A (ja) | 1996-12-04 | 1996-12-04 | 試験回路を含む論理装置と論理装置の試験方法 |
| DE69734758T DE69734758D1 (de) | 1996-12-04 | 1997-11-12 | Abtastpfadschaltung mit Haltemittel und entsprechendes Verfahren |
| EP97203529A EP0846956B1 (en) | 1996-12-04 | 1997-11-12 | Scan path circuit with holding means and corresponding method |
| US08/982,882 US5935265A (en) | 1996-12-04 | 1997-12-02 | Scan path circuit permitting transition between first and second sets of check data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8338905A JPH10160807A (ja) | 1996-12-04 | 1996-12-04 | 試験回路を含む論理装置と論理装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10160807A true JPH10160807A (ja) | 1998-06-19 |
| JPH10160807A5 JPH10160807A5 (ja) | 2004-11-25 |
Family
ID=18322455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8338905A Pending JPH10160807A (ja) | 1996-12-04 | 1996-12-04 | 試験回路を含む論理装置と論理装置の試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5935265A (ja) |
| EP (1) | EP0846956B1 (ja) |
| JP (1) | JPH10160807A (ja) |
| DE (1) | DE69734758D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110988657A (zh) * | 2019-12-23 | 2020-04-10 | 上海华力微电子有限公司 | 标准单元库的测试方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2370364B (en) | 2000-12-22 | 2004-06-30 | Advanced Risc Mach Ltd | Testing integrated circuits |
| US6796636B2 (en) * | 2002-12-17 | 2004-09-28 | Lexmark International, Inc. | Two shot molded inkjet printhead lid for laser welding |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54121036A (en) * | 1978-03-13 | 1979-09-19 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of testing function of logic circuit |
| JPS6244674A (ja) * | 1985-08-23 | 1987-02-26 | Toshiba Corp | 評価容易化回路 |
| JP2737695B2 (ja) * | 1995-05-24 | 1998-04-08 | 日本電気株式会社 | スキャンテスト回路およびそれを含む半導体集積回路装置 |
-
1996
- 1996-12-04 JP JP8338905A patent/JPH10160807A/ja active Pending
-
1997
- 1997-11-12 DE DE69734758T patent/DE69734758D1/de not_active Expired - Lifetime
- 1997-11-12 EP EP97203529A patent/EP0846956B1/en not_active Expired - Lifetime
- 1997-12-02 US US08/982,882 patent/US5935265A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110988657A (zh) * | 2019-12-23 | 2020-04-10 | 上海华力微电子有限公司 | 标准单元库的测试方法 |
| CN110988657B (zh) * | 2019-12-23 | 2021-12-17 | 上海华力微电子有限公司 | 标准单元库的测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0846956A3 (en) | 1999-07-21 |
| US5935265A (en) | 1999-08-10 |
| DE69734758D1 (de) | 2006-01-05 |
| EP0846956A2 (en) | 1998-06-10 |
| EP0846956B1 (en) | 2005-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041019 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041028 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050324 |