JPH10161984A - Ｓｃｉ相互接続を用いたｔｏｃカウンタの同期 - Google Patents

Abstract

(57)【要約】 【課題】 互いに同期された異なるノート゛上の低スキュークロック
へのアクセスを提供するためのシステムおよび方法を提供するこ
と。 【解決手段】 処理イヘ゛ントを同期させるために低スキュークロッ
クにアクセスするマルチフ゜ロセッサ・マルチノート゛システム。該システムは、ＳＣ
Ｉネットワーク16,18を用いて低スキュー信号を配信して、異なるノ
ート゛24上のタイム・オフ゛・センチュリー・クロックを同期させる。これ
らのカウンタは、選択されたマスタカウンタ13からの信号と周期的
に同期され、これにより全ノート゛がほぼ等しいカウンタ値を維
持するようになる。送信ハ゜ケット、エコーハ゜ケット、またはアイト゛ル
ハ゜ケットのＳＣＩヘッタ゛における単一ヒ゛ット41が、ＳＣＩリンク゛1
6,18を介して全ノート゛へ経路指定される。該ヒ゛ットが既存の
ハ゜ケットに挿入されるため、特殊な同期ハ゜ケットを作成する必
要がなくなる。更に、該ヒ゛ットが既存のラインを介して搬送
されるため、新たな信号経路又は余剰ワイヤを追加する必
要がなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般にマルチプロセ
ッサシステムに関し、特にマルチプロセッサシステムの
同期をとる方法およびシステムに関する。

【０００２】

【従来の技術】マルチノード・マルチプロセッサシステ
ムの同期をとるには、システム内の各プロセッサのクロ
ックを他のプロセッサのクロックに相対的に同期させな
ければならない。これを行うには、一定の処理ポイント
における概略時間が分からなければならず、システム全
体にわたって時間がほぼ同じである必要がある。

【０００３】かかるシステムでは、各ノードがクロック
カウンタを有し、該ノード上の各プロセッサが該クロッ
クカウンタを読み取る。残念ながら、かかるシステム内
の各カウンタクロックひいては各ノードは、僅かに異な
るクロック周波数で動作する。このクロック周波数の差
は、各カウンタ内のクリスタルが厳密に同一でないこと
によるものである。この異なるクリスタル周波数のた
め、カウンタの時間値がドリフトすることになる。クリ
スタルの物理的な差を制御することはできない。

【０００４】既知の従来技術は、各ノード間に接続され
た余剰ワイヤを使用することによりこのドリフトの問題
を解決している。かかるワイヤは、同期信号を搬送する
別々の信号経路を形成する。ハードウェアにより画定さ
れる一定時間の経過後に、該ワイヤを介して同期パケッ
トが配信され、次いで各ノードが該同期パケットを受信
して、そのカウンタ時間を適切に変更する。

【０００５】この従来技術の解決策に関する問題は、余
剰信号経路のために、この解決策がコスト／パフォーマ
ンスの点で高価になることにある。この従来技術の解決
策はまた、システムの複雑さを増大させるものとなる。
これは、回路に（特に接続部間の接地に関して）より多
くの問題および誤りを生じさせる恐れのある追加的な接
続をワイヤが必要とするからである。

【０００６】

【発明が解決しようとする課題】したがって、当業界で
は、互いに同期された異なるノード上の低スキュークロ
ックへのアクセスを提供するためのシステムおよび方法
が必要とされている。

【０００７】また、当業界では、同期中に待ち時間を生
じさせることなく異なるノード上のクロックを同期させ
るためのシステムおよび方法も必要とされている。

【０００８】更に、当業界では、システム性能を低下さ
せることなく異なるノード上のクロックを同期させるた
めのシステムおよび方法も必要とされている。

【０００９】

【課題を解決するための手段】上述その他の必要性は、
マルチプロセッサシステムが低スキュークロックにアク
セスして処理イベントを同期させるシステムおよび方法
によって満たされる。本発明は、ＳＣＩ又はスケーリン
グ可能なコヒーレント相互接続ネットワーク等の既存の
ハードウェアを用いて低スキュー信号を配信して、異な
るノード上のタイム・オブ・センチュリー・クロック(t
ime of century clock：百年制クロック)を同期させ
る。これらのカウンタを、選択されたマスタカウンタか
らの信号と周期的に同期させることにより、全てのノー
ドがほぼ等しいカウンタ値を維持することになる。送信
パケット、エコーパケット、及びアイドルパケットのＳ
ＣＩヘッダ中の単一のビットが、ＳＣＩリングを介して
全てのノードに経路指定される。該ビットが既存のパケ
ットまたはルーチンパケットに挿入されるので、特殊な
同期パケットを作成する必要がない。更に、該ビット
は、既存の線を介して移動するので、追加的な信号経路
または余剰ワイヤが不要となる。

【００１０】本発明の技術的な利点は、ＳＣＩを使用し
てシステム上の全てのクロックへ同期パルスを送信する
ことにある。

【００１１】本発明の別の技術的な利点は、既存のデー
タパケットを使用して同期パルスを伝送することにあ
る。

【００１２】本発明の更に別の技術的な利点は、既存の
データパケットのヘッダに同期パルスを配置することに
ある。

【００１３】上記説明は、下記の本発明の詳細な説明が
一層良好に理解されるように本発明の特徴および技術的
な利点をかなり広範に概説したものである。特許請求の
範囲に記載の本発明の要旨を形成する本発明の他の特徴
および利点について以下で説明する。当業者であれば、
本発明と同一の目的を達成するために、本開示の概念お
よび特定の実施形態を、修正あるいは別構造の設計のた
めの基礎として容易に利用可能であることが理解されよ
う。当業者であれば、そのような等価的な構成が、特許
請求の範囲に記載の本発明の思想および範囲から逸脱し
ないものであることもまた理解されよう。

【００１４】

【発明の実施の形態】図１は、システム中の合計112個
の考え得るノードのうちの２つのノード、具体的にはノ
ード0およびノード1を概略的に示すブロック図である。
また、図２は、単一のノードの構成要素を示すブロック
図である。それぞれの異なるノードをクラスタ状に区画
してシステムの耐久生存性(survivability)を向上させ
ることができる。これについては、1996年9月27日出願
の「ERROR CONTAINMENT CLUSTEROF NODES」と題する同
時係属中の米国特許出願第08/720368号に記載されてい
る。なお、本引用をもってその開示内容を本明細書中に
包含させたものとし、その詳細な説明は省略する。

【００１５】マルチプロセッサコンピュータシステム
は、２つのノードを有することができ、また最大で112
個のノードを有することができる。図３に示すように、
112ノードシステムにおいて、ノード24は、壁23を形成
する７つのＸ次元リング26×４つのＹ次元リング27とし
て構成される。かかる４つの壁が４つのＺ次元リング28
によって相互接続される。Ｙ次元リング27をＺ次元リン
グ28に接続するためにブリッジノードが使用される。

【００１６】プロセッサエージェントチップを表すＰＡ
Ｃと記した１つのプロセッサエージェント11には、最大
２つのプロセッサ10を接続することができる。単一のノ
ードは、最大で８つのＰＡＣ11を有することができる。
多数の同一要素が存在することに留意されたい。説明を
明瞭にするため、本明細書では同一要素を単一の符号で
示すこととする。なお、２つ以上の同一要素を区別する
場合には、異なる要素に新たな符号を付することとす
る。

【００１７】プロセッサ10は、HEWLETT-PACKARD PA-800
0プロセッサであることが好ましい。しかしながら、本
発明はプロセッサタイプやアーキテクチャにより制限さ
れるものではない。プロセッサ10は、ランウェイバスを
介してＰＡＣ11に接続される。ＰＡＣ11は、入出力（Ｉ
／Ｏ）サブシステムを有し、クロスバー12およびコア論
理アクセスバスに接続される。コア論理アクセスバスは
主としてシステムブート動作に使用される。このバス
は、全てのＰＡＣを、消去可能なプログラマブル読出し
専用メモリ（ＥＰＲＯＭ）、同期ダイナミックランダム
アクセスメモリ（ＳＤＲＡＭ）、リアルタイムクロッ
ク、RS-232インタフェース、及びEthernetインタフェー
スに結合させる、低帯域幅マルチドロップバスである。
更に、プロセッサは、バスを使用してアクセスされる制
御状態レジスタ（ＣＳＲ）に書込みを行って、クロスバ
ーの初期設定及び構成を行うことができる。

【００１８】ＰＡＣ11の機能は、要求をプロセッサ10か
らクロスバー12を介してメモリアクセスシステム14へ送
信し、次いでその応答を要求側プロセッサ10へ送り返す
ことである。各ＰＡＣ11内には、ＴＯＣと記したタイム
・オブ・センチュリー・カウンタ13がある。各ＰＡＣが
２つのプロセッサを処理し、１ノード内に最大で８つの
ＰＡＣがあるので、各ノードは最大で16個のプロセッサ
を有することができる。図２は、４つのクロスバー12を
示しているが、各ＰＡＣは、そのうちの２つのクロスバ
ーと通信する。

【００１９】ＰＡＣは、４つの一方向データ経路を用い
てクロスバー12を介してメモリコントローラ14と通信す
る。ＲＡＣ(routing attachment chip：経路指定接続チ
ップ)と記したクロスバー12は、エージェント11からパ
ケットを受信し、次いで該パケットをＭＡＣと記したメ
モリアクセスコントローラ14に経路指定する経路指定手
段である。各ＲＡＣは16個の32ビット幅の一方向相互接
続手段を有しており、その各ＲＡＣは４つのＰＡＣおよ
び４つのＭＡＣに接続される。クロスバーは、それ自体
のＣＳＲを有さず、その代わりに、コアアクセス論理バ
ス上にあるＣＳＲへの書込みによって初期設定される。
それらのＣＳＲは、どのポートをアクティブにするかを
制御すると共にエラー検出をイネーブルにする。

【００２０】ＭＡＣ14は、コヒーレントメモリへのアク
セスを制御する。メモリアクセスコントローラは、２の
倍数で２から８までの番号付けを行うことができ、各Ｍ
ＡＣは、４つのバンクの最大２Gbyte（各バンク29が512
Ｍバイトを有する）までサポートする。したがって、各
ノードは最大16Gbyteまでアクセスすることができ、28
ノードシステムは最大448Ｇバイトまでにアクセスする
ことができる。メモリバンクは、同期ＤＲＡＭまたはＳ
ＤＲＡＭからなるＳＩＭＭを備える。図２は、図示の簡
素化のために２つのメモリバンク29のみを示したもので
ある。該メモリは、ノードローカルメモリ、ネットワー
クキャッシング、及びメッセージングに使用される。キ
ャッシュのコヒーレンシーを維持する方法については、
1996年9月27日出願の「METHOD AND SYSTEM FOR MAINTAI
NING STRONG ORDERING IN A COHERENT MEMORY SYSTEM」
と題する同時係属中の米国特許出願第08/720330号で論
じられている。なお、本引用を持ってその開示内容を本
明細書中に包含させたものとし、その詳細な説明は省略
する。

【００２１】プロセッサ10がメモリその他のリソースに
アクセスするための要求を生成すると、ＰＡＣ11は、要
求されたアドレスを調べて、該要求の処理に適当なＭＡ
Ｃを決定し、次いで該要求をＲＡＣ12を介して適当なＭ
ＡＣ14へと送信する。ＭＡＣ14は、ノードＩＤがローカ
ルメモリアドレスに対するものでないと判定した場合に
は、該要求をＴＡＣと記したリングインタフェースコン
トローラ15へ送る。また、ＭＡＣ14は、要求されたアド
レスがローカルノードについてのものであると判定した
場合には、そのＭＡＣ14に接続されているメモリ29にア
クセスする。

【００２２】ＴＡＣ15は、トロイダルアクセスチップま
たはＳＣＩコントローラとしても知られるものである。
ＴＡＣは、ノードからＳＣＩリングへのインタフェース
として働く。ＴＡＣは、２つの一方向データ経路を使用
してＭＡＣと通信する。各ＴＡＣは、２つのＳＣＩリン
グ、即ち、Ｘ次元リングおよびＹ次元リングとのインタ
フェースをとる。図１は、図示の簡素化のため単一の次
元のみを示している。図１はまた、リング16とのインタ
フェースをとる１つのＴＡＣ15と、リング18とのインタ
フェースをとるもう１つのＴＡＣ17とを示している。

【００２３】ＴＡＣ15は、別々のリング16を操作するこ
とが可能なものである。最大８つのＭＡＣ／ＴＡＣ対が
存在できるので、ノードの各セクションを接続する合計
で最大８つのＳＣＩリング（即ち、８つのＸ次元リング
および８つのＹ次元リング）が単一の次元に存在するこ
とができる。ＳＣＩインタフェースリングについては、
「IEEE Standard for Scalable Coherent Interface (S
CI)」（IEEE Std.1596-1992 ISBN 1-55937-222-2）で規
定されている。尚、本引用をもってその内容を本書中に
包含させたものとし、その詳細な説明は省略する。ＴＡ
Ｃ15は、ＭＡＣ14から非ローカルメモリアクセス要求を
受信し、その要求をＳＣＩリング16に送る。図１におい
て、受信側ＴＡＣ19は、送信側ＴＡＣ15からの要求を受
信し、次いで該要求をそのローカルＭＡＣ20へ送る。メ
モリアクセスが該要求を満たす場合には、その応答が、
ＴＡＣ19、リング16、ＴＡＣ15、ＭＡＣ14、ＲＡＣ12、
及びＰＡＣ11を介してプロセッサ10に返される。

【００２４】各ＰＡＣプロセッサエージェント内には、
ＴＯＣ13またはタイム・オブ・センチュリー・カウンタ
と呼ばれる論理構成がある。このカウンタは、ローカル
クロック周波数に応じてカウントを行う。ＰＡＣに取り
付けられた各プロセッサは、その２つの異なるプロセッ
サがほぼ同時にＴＯＣを読み出す場合に各プロセッサが
ほぼ同じ値に設定され又は少なくとも許容可能な公差限
界内に設定されるように、それらのプロセッサ間におけ
る比較的等しい待ち時間で該カウンタにアクセスする。
各ノードはクリスタルクロックを１つずつ有し、該クロ
ックにより同一ノード上のＴＯＣが動作する。

【００２５】各ノードが異なるクリスタルを有している
ため、異なるノード上で動作するタイム・オブ・センチ
ュリー・カウンタが僅かに異なる周波数で動作するとい
う問題が生じる。ＴＯＣによるカウントの同期を周期的
にとり、これにより、異なるノード上のリモートプロセ
ッサがローカルノード上のメモリその他のデバイスに対
して読み出しまたはアクセスを行うとき各プロセッサ
（ローカルプロセッサおよびリモートプロセッサ）がそ
れ自体のＴＯＣに対して読み出しを行う際にほぼ同じ値
を読み出すようにする必要がある。

【００２６】各ノードには８つのＰＡＣがあり、各ＰＡ
Ｃは、それ自体のタイム・オブ・センチュリー・カウン
タすなわちＴＯＣを有している。ノード内のこれら８つ
のＰＡＣの全てがワイヤ21によって接続される。周期的
に、ワイヤ21に沿って同期パルスが送信され、これによ
り、各ＰＡＣがそのＴＯＣに同期される。同一ノード上
の全てのＴＯＣは同一のクリスタルで動作するので、同
一ノード上のＴＯＣ間にドリフトは存在しない。

【００２７】ノード内の全てのＰＡＣの接続を行うワイ
ヤ21はまた、同ノード内の全てのＴＡＣにも接続され
る。１つのノード内の１つのＴＡＣはＴＯＣマスタとし
て選択される。ＴＯＣマスタのタスクは、同期パルスを
ＳＣＩリングを介してそのＳＣＩリングに接続された全
てのノードへ送信することである。同期パルスは、既存
のデータパケットのアイドル記号またはヘッダ記号に挿
入されるので、該同期パルスを送信するという目的だけ
のためにデータパケットを作成する場合よりも他のノー
ドに一層高速に到達することができる。更に、同期パル
スは、パケットのヘッダ内にあるので、該同期パルス
は、パケット内のデータの残りの部分よりも前に作用を
受ける。したがって、プロセッサが他のノード上のＴＯ
Ｃの読み出しを行う場合、ＴＯＣ同期信号が他のパケッ
トよりも高速であるため、それぞれの異なるＴＯＣ間の
ドリフトは知覚されない。

【００２８】図４に示すように、単一のノード30（通常
はノード0）がマスタとして指定され、このマスタノー
ドがＴＯＣ同期信号を生成し、該ＴＯＣ同期信号が残り
のノードまたはスレーブノード31へ送信される。マスタ
ノード上のＰＡＣのうちの１つがマスタＰＡＣ11として
指定され、該マスタＰＡＣ11がＴＯＣ同期信号を生成し
て該ＴＯＣ同期信号をマスタノード30上の他の非マスタ
ＰＡＣへ送信する。これと同時に該ＴＯＣ同期信号がＴ
ＡＣ15を介してＳＣＩリング16へ送られ、次いでスレー
ブノード31へと送られる。ＴＡＣ19は、該スレーブノー
ド31上でＴＯＣ同期信号を受信し、次いでそのスレーブ
ノード31上の全てのＰＡＣに接続されたワイヤ22上にそ
のパルスを送る。したがって、スレーブノード上の全て
のＰＡＣがほぼ同時にＴＯＣ同期信号を受信することに
なる。

【００２９】同期ワイヤ21は、ＴＯＣ同期信号がマスタ
ノード内の８つのＴＡＣ全てに実際に送信されるように
全てのＰＡＣ及び全てのＴＡＣを接続する。実際には複
数のＴＡＣのうちの１つだけを使用して他のスレーブノ
ードへ同期信号を送信するが、使用すべきＴＡＣをソフ
トウェアが選択することが可能であるため、ハードウェ
アが故障した場合には、異なるリングを使用するバック
アップ用ＴＡＣを選択することが可能であり、したがっ
て故障の修理のために停止させることなく動作を継続さ
せることが可能である。

【００３０】図５は、ＴＯＣ用のハードウェアを示すも
のである。ＴＯＣは、システム全体の同期クロックに非
常に短い待ち時間でアクセスするための機構を備えてい
る。ＴＯＣを使用して、タイムスタンプ付きトレースデ
ータを後の分析のために生成することができる。各ノー
ドから得たタイムスタンプ付きのトレースデータを後の
処理ステップでマージして、５〜10μsecの範囲のイベ
ントシーケンスを有する正確な大域ピクチャを提供する
ことが可能である。ＴＯＣはまた、送信されたメッセー
ジのタイムスタンプも提供する。受信側は、現在時刻か
らタイムスタンプを減算することによって送信時間を求
めることができる。

【００３１】システム内の各ＰＡＣはＴＯＣ同期パルス
生成器32を有する。該ＴＯＣ同期パルス生成器32は、そ
れがマスタノード上のマスタＰＡＣでしか使用されない
場合であっても設けられる。マスタＴＯＣ同期パルス生
成器は、ＴＯＣ同期マスタセレクタ33によって作動され
る。全ての残りのＰＡＣ内のＴＯＣ同期セレクタは、そ
れらの個々のＴＯＣ同期パルス生成器の選択解除を行
い、またはＴＯＣ同期パルス生成器をオフにセットす
る。したがって、１つのＰＡＣだけがパルスを生成して
そのパルスをシステム内の他の全てのＰＡＣに配信する
ことになる。ＴＯＣ同期パルス生成器32は、ワイヤ21を
含む配信論理回路34へその信号を送信する。ＴＯＣ同期
信号は、全てのローカルＰＡＣへ送られ、また全てのロ
ーカルＴＡＣに送られる。該ＴＯＣ同期信号をＳＣＩリ
ングを介して全てのリモートＰＡＣへ送信するために、
１つのＴＡＣ、即ちマスタＴＡＣが選択される。受信側
ＴＡＣ19は、ＴＯＣ同期パルスを受信し、該ＴＯＣ同期
パルスをそのノード上の全ての８つのＰＡＣに配信す
る。次いで、各ＰＡＣが該ＴＯＣ同期パルスを受信し、
該ＴＯＣ同期パルスを使用してそのＴＯＣの再同期を行
う。

【００３２】各ノード上のクリスタルクロック35及びク
ロック生成器36は、各ＰＡＣ上のＴＯＣ用の16MHzクロ
ックを生成する。ＰＡＣは、７つまたは８つのＴＯＣク
ロック毎にクリスタルクロックをそのＰＡＣ自体のＴＯ
Ｃに同期させる。マスタＰＡＣは、256クロックまたは1
6μsec毎にＴＯＣ同期パルスを生成する。

【００３３】一般に、16MHzクロック35が、プレスケー
ル／シンクロナイザ37によりスケールダウンされて、タ
イムオブセンチュリーレジスタ38となる。これは、この
特定のＰＡＣ上に配設されたローカルプロセッサにより
読み出しが行われるレジスタである。チェック論理回路
39は、ＴＯＣカウンタレジスタが特定の分解能内に同期
を維持することを確実にする。配信論理回路34は、同期
パルス間の時間が、同期周期に対して同期分解能の１／
２を加算又は減算した範囲内であることを確実にするた
めに検査を行う。該分解能は、ＴＯＣ同期分解能論理回
路40により設定される。次の表１は、サポートされる幾
つかの分解能についての検査範囲を示すものである。

【００３４】

【表１】

【００３５】チェック論理回路が、進んだパルスまたは
遅れたパルスを検出した場合には、そのＰＡＣに接続さ
れたプロセッサのうちの１つに割り込みが送信される。

【００３６】プリスケール論理回路37は、クロック35の
16による除算を実行し、その結果、1μsecの周期信号が
得られる。該周期信号は、ＴＯＣカウンタレジスタ38の
インクリメントを可能にするために使用される。レジス
タ38の同期は、同期パルスの到着時にプリスケール値を
切り上げあるいは切り捨てることにより実行される。そ
の丸め量は、ＴＯＣ分解能40の関数となる。

【００３７】ＳＣＩは、パケットベースのプロトコルで
ある。各パケットは、基本的に、ヘッダと、それに続
く、パケットのタイプに応じた０〜８個のデータ記号と
を備える。前記ヘッダは、ＣＬＫと記す更なるビットを
有する。該ビットはＴＯＣ同期ビットである。図６は、
ヘッダにＣＬＫビット41を有する典型的なＳＣＩパケッ
トを示すものである。ＰＡＣは、マスタＰＡＣからＴＯ
Ｃ同期信号を受信すると、修正することができる最初の
使用可能なヘッダを見つけて、ＣＬＫビットをセットす
る。リング上の他のあらゆるＴＡＣは、そのパケットを
ＣＬＫビットと共に受信した際に、該ＣＬＫビットを取
り出し、該ビットをローカルＰＡＣへ送り、及びリング
を介して次のＴＡＣへ送る。最後に、ＣＬＫビットは、
リングを介して当初のＴＡＣまたはマスタＴＡＣへと戻
され、該マスタＴＡＣが、該ＣＬＫビットをヘッダから
取り出すことになるが、該ＣＬＫビットをローカルＰＡ
Ｃへ送ることも次のＴＡＣに渡すこともしない。

【００３８】ＣＬＫは、各パケットに含まれるサイクル
冗長コードまたはＣＲＣコードの計算には使用されな
い。このため、ＣＲＣを再計算することなく直ちにＣＬ
Ｋビットを変更することが可能となる。ＣＲＣはＳＣＩ
の仕様で規定される。ＣＲＣは、本質的には、パケット
内の全てのビットの大きなＸＯＲであり、最後のパケッ
ト内に保存されたものであり、各ＴＡＣでパケットが受
信される際に、新たなＣＲＣが計算されて、送信された
ＣＲＣと比較される。２つのＣＲＣが異なる場合にはエ
ラーが発生している。ＣＬＫビットはあらゆるヘッダに
追加される。このため、ＴＡＣは、長くとも現在のパケ
ットが終了するのを待った後に次のパケットのヘッダを
見つけ、したがって極めて短い待ち時間しか生じない。
それ故、新しいパケットを作成する必要はなく、ＣＬＫ
ビットに関してリングにパケットが追加されることはな
い。

【００３９】各ＴＡＣは、システム全体にわたり同期パ
ルスを如何に伝搬させるかを制御する制御状況レジスタ
ＣＳＲを有する。ＣＳＲは、到来する同期パルスについ
てのソースを指定する。ＣＳＲはまた、同期パルスをＳ
ＣＩ Ｘ次元リングに伝搬させるかＳＣＩ Ｙ次元リング
に伝搬させるかを指定する。

【００４０】図７に示すように、ＴＡＣ ＴＯＣ構成レ
ジスタは３つのフィールドを有する。ソースフィールド
42は、２ビットフィールドであり、イネーブルされた同
期パルス出力にどの同期パルス入力（同期信号、または
Ｘ到来リンク、またはＹ到来リンク）を伝搬させるべき
かを指定する。該２ビットにより、４つの選択肢、即
ち、値０（解決策をとらず、あるいは何も行わない）、
値１（ＰＡＣから信号を取り出して配信する）、値２
（二次元リング構造のＸ入力から信号を取り出して配信
する）、及び値３（Ｙ入力から信号を取り出して配信す
る）が与えられる。最後の２つのフィールド43,44は、
ビットを如何に配信するかを指示するものである。Ｘリ
ングビットまたはＹリングビットに１がある場合には、
そのリング上の最初の使用可能なヘッダにＴＯＣ同期信
号が配信される。このＸ−Ｙレイアウトについては、19
96年9月27日出願の「ROUTING METHODS FOR A MULTINODE
SCI COMPUTER SYSTEM」と題する同時係属中の米国特許
出願第08/720331号に記載されている。

【００４１】本発明およびその利点について詳細に説明
したが、特許請求の範囲に記載の本発明の思想および範
囲から逸脱することなく、本開示内容に対して様々な変
更、置換、及び修正を加えることが可能であることが理
解されよう。

【００４２】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。

【００４３】１．複数のＳＣＩリングによって相互接続
された複数のノードを備えた、同期処理イベントに関す
る低スキュー時間カウンタを有するマルチプロセッサコ
ンピュータシステムであって、前記ノードの各々が、時
間値を生成する時間カウンタと、前記ノードと前記ＳＣ
ＩリングとのインタフェースをとるＳＣＩコントローラ
と、前記ＳＣＩコントローラと前記時間カウンタとの間
で同期信号を搬送する同期信号配信経路とを備えてお
り、前記複数のノードのうちの１つがマスタノードとし
て指定され、該マスタノードが同期信号を生成する手段
を備えており、該同期信号が、前記同期信号配信経路お
よび前記ＳＣＩリングを介して該コンピュータシステム
の残りのノードへと配信されて該コンピュータシステム
内の前記時間カウンタの各々の時間値が変更されること
を特徴とする、コンピュータシステム。

【００４４】２．前記ノードの各々が、データを処理す
る少なくとも１つのプロセッサと、データを記憶するメ
モリと、時間カウンタを有し、ターゲットメモリとのト
ランザクションを求める前記プロセッサからの要求のデ
ィスパッチを行い、及び前記プロセッサに応答を経路指
定する、少なくとも１つのプロセッサエージェントと、
該プロセッサエージェントからの要求を受信してターゲ
ットメモリの位置を判定する、前記メモリに対するアク
セスを制御する少なくとも１つのメモリエージェント
と、前記要求および前記応答の経路指定を前記プロセッ
サエージェントと前記メモリエージェントとの間で行う
少なくとも１つのクロスバーとを備えており、前記メモ
リエージェントが、前記ターゲットメモリが前記メモリ
であると判定した場合に、前記メモリにアクセスして前
記プロセッサに応答し、前記メモリエージェントが、前
記ターゲットメモリがリモートノード上に位置している
と判定した場合に、前記要求を前記ＳＣＩコントローラ
へ転送し、該ＳＣＩコントローラが前記要求を前記ＳＣ
Ｉリングを介して前記リモートノードへ送信する、前項
１に記載のコンピュータシステム。

【００４５】３．前記ノードの各々が、８つの時間カウ
ンタを有する８つのプロセッサエージェントと、16個の
プロセッサと、８つのＳＣＩコントローラとを備えてお
り、前記プロセッサエージェントの各々が２つの前記プ
ロセッサに接続されている、前項２に記載のコンピュー
タシステム。

【００４６】４．前記マスタノード内の前記プロセッサ
エージェントのうちの１つが、マスタプロセッサエージ
ェントとして指定されており、前記マスタノード内の前
記ＳＣＩコントローラのうちの１つが、マスタＳＣＩコ
ントローラとして指定されており、同期信号を生成する
前記手段が、前記マスタ処理エージェントに存在し、前
記同期信号配信経路が、各ノード上の全ての前記ＳＣＩ
コントローラと全ての前記時間カウンタとの間で同期信
号を搬送し、前記マスタ処理エージェントが、前記同期
信号を前記同期信号配信経路を介して前記マスタノード
内の残りの処理エージェントへ配信し、前記同期信号に
より前記マスタノード内の前記時間カウンタの各々の時
間値を変更し、前記マスタＳＣＩコントローラが、前記
同期信号を前記ＳＣＩリングを介して該コンピュータシ
ステムの残りのノードへ配信し、前記残りのノードの前
記ＳＣＩコントローラが、前記同期信号を受信して該同
期信号を残りの各ノード内の配信経路を介して該残りの
ノード内の処理エージェントへ配信し、該同期信号によ
り残りの各ノード内の各時間カウンタの時間値を変更す
る、前項３に記載のコンピュータシステム。

【００４７】５．前記複数のノードが二次元アレイとし
て構成され、該二次元アレイが、その個々の行における
各ノードを接続する少なくとも１つの個々のＳＣＩリン
グと、前記二次元アレイの個々の列における各ノードを
接続する少なくとも１つの個々のＳＣＩリングとを有し
ている、前項４に記載のコンピュータシステム。

【００４８】６．前記各ノードが８つのＳＣＩコントロ
ーラをそれぞれ備えており、前記二次元アレイが、前記
各行におけるノードを接続する８つのＳＣＩリングと、
前記各列におけるノードを接続する８つのＳＣＩリング
とを有するようになっている、前項５に記載のコンピュ
ータシステム。

【００４９】７．同期信号を生成する前記手段が、前記
同期信号配信経路を介して前記マスタノード上の前記時
間カウンタおよび前記ＳＣＩコントローラへ配信される
信号を生成するパルス同期信号生成器を更に備えてお
り、前記ＳＣＩコントローラが、前記信号を受信して利
用可能なデータパケットを見つけ、データパケット中の
時間カウンタ同期ビットをセットし、セットされた該ビ
ットを含むデータパケットが、前記ＳＣＩリングを介し
て該コンピュータシステムの残りのノードへ配信され
る、前項１ないし前項６の何れか１つに記載のコンピュ
ータシステム。

【００５０】８．前記時間カウンタ同期ビットが前記デ
ータパケットのヘッダにある、前項１ないし前項６の何
れか１つに記載のコンピュータシステム。

【００５１】９．送信パケット、エコーパケット、また
はアイドルパケットからなる群から前記データパケット
が選択される、前項８に記載のコンピュータシステム。

【００５２】１０．前記時間カウンタがタイム・オブ・
センチュリー・カウンタである、前項１ないし前項６の
何れか１つに記載のコンピュータシステム。

【図面の簡単な説明】

【図１】本発明の同期構成を有するＳＣＩ相互接続を用
いたマルチノード・マルチプロセッサシステムの概要を
示すブロック図である。

【図２】信号ノードを示す図１のシステムの概要を一層
詳細に示すブロック図である。

【図３】112ノードシステムの概要を示す説明図であ
る。

【図４】同期パルス配信構成の概要を示すブロック図で
ある。

【図５】タイム・オブ・センチュリー・クロック・ハー
ドウェアを示すブロック図である。

【図６】典型的なＳＣＩデータパケットのレイアウトを
示す説明図である。

【図７】ＴＡＣ ＴＯＣ構成レジスタを示す説明図であ
る。

【符号の説明】

10 プロセッサ 11 プロセッサエージェント 12 クロスバー 13 タイム・オブ・センチュリー・カウンタ 14,20 メモリアクセスコントローラ 15,19 トロイダルアクセスチップ 16,18 ＳＣＩリング 21,22 ワイヤ 29 メモリバンク

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のＳＣＩリングによって相互接続され
   た複数のノードを備えた、同期処理イベントに関する低
   スキュー時間カウンタを有するマルチプロセッサコンピ
   ュータシステムであって、前記ノードの各々が、 時間値を生成する時間カウンタと、 前記ノードと前記ＳＣＩリングとのインタフェースをと
   るＳＣＩコントローラと、 前記ＳＣＩコントローラと前記時間カウンタとの間で同
   期信号を搬送する同期信号配信経路とを備えており、 前記複数のノードのうちの１つがマスタノードとして指
   定され、該マスタノードが同期信号を生成する手段を備
   えており、該同期信号が、前記同期信号配信経路および
   前記ＳＣＩリングを介して該コンピュータシステムの残
   りのノードへと配信されて該コンピュータシステム内の
   前記時間カウンタの各々の時間値が変更されることを特
   徴とする、コンピュータシステム。