JPH10163311A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH10163311A
JPH10163311A JP8316348A JP31634896A JPH10163311A JP H10163311 A JPH10163311 A JP H10163311A JP 8316348 A JP8316348 A JP 8316348A JP 31634896 A JP31634896 A JP 31634896A JP H10163311 A JPH10163311 A JP H10163311A
Authority
JP
Japan
Prior art keywords
layer
oxide
film
forming
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8316348A
Other languages
English (en)
Inventor
Shigenobu Maeda
茂伸 前田
Shigeto Maekawa
繁登 前川
Takashi Ipposhi
隆志 一法師
Yasuo Yamaguchi
泰男 山口
Toshiaki Iwamatsu
俊明 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8316348A priority Critical patent/JPH10163311A/ja
Priority to KR1019970012890A priority patent/KR100250353B1/ko
Priority to US08/877,202 priority patent/US6124619A/en
Priority to DE19729420A priority patent/DE19729420A1/de
Priority to FR9709636A priority patent/FR2756419B1/fr
Priority to FR9800311A priority patent/FR2757314B1/fr
Publication of JPH10163311A publication Critical patent/JPH10163311A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P10/00—Bonding of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/051—Manufacture or treatment of isolation region based on field-effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/50—Isolation regions based on field-effect

Landscapes

  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

(57)【要約】 【課題】 ＦＳ（フィールドシールド）電極とゲート電
極との間の分離特性を高める。 【解決手段】 ＦＳ電極５の主要部をなすポリシリコン
層３５は、その上主面および下主面において、窒化膜
（ＳｉＮ膜）３４，３５によってそれぞれ覆われてい
る。このため、ゲート絶縁膜１４を形成するための酸化
処理にともなって、酸化剤によってポリシリコン層３５
の端縁部の付近が酸化するのを抑制することができる。
このため、ポリシリコン層３５の酸化にともなう変形が
抑えられるので、ＦＳ電極５とゲート電極６との間の距
離が十分に確保される。その結果、ＦＳ電極５とゲート
電極６との間の分離特性が向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、フィールド分離
構造に好適で、半導体層に対向する電極どうしが絶縁層
で絶縁された構造を有する半導体装置、および、その製
造方法に関し、特に、絶縁層に由来する装置の特性上、
および信頼性上の劣化を解消ないし緩和するための改良
に関する。
【０００２】
【従来の技術】図４９は、この発明の背景となるフィー
ルド分離構造を有する従来の半導体装置の断面構造を示
す断面斜視図である。この半導体装置は、トランジスタ
素子等が作り込まれる半導体が、絶縁性基板の上に膜状
に形成された構造の半導体装置、すなわちＳＯＩ（semi
conductor-on-isolation）型の半導体装置として構成さ
れている。
【０００３】図４９に示すように、この半導体装置１５
１では、支持基板１の上に埋込酸化膜２が形成され、こ
の埋込酸化膜２の上に半導体層がＳＯＩ層３として形成
されている。このＳＯＩ層３は、多数のＮＭＯＳトラン
ジスタ素子の領域（ＮＭＯＳ領域）およびＰＭＯＳトラ
ンジスタ素子の領域（ＰＭＯＳ領域）を含んでいる。そ
して、これらの複数の素子領域を互いに電気的に分離す
るために、平板状のＦＳ電極（フィールドシールド電
極）５が、ＳＯＩ層３内の各素子領域の間に設定される
分離領域に対向するように形成されている。
【０００４】ＳＯＩ層３の各素子領域には、図示しない
絶縁層に設けられたコンタクトホール７を通じて、ドレ
イン電極とソース電極、すなわち主電極が接続されてお
り、また別のコンタクトホール９を通じて、ボディコン
タクト電極が接続されているる。また、各素子領域に
は、ゲート電極６が対向しており、このゲート電極６に
は、さらに別のコンタクトホール８を通じて、ゲート配
線が接続されている。
【０００５】ＦＳ電極５は、酸化物で構成されるＦＳ絶
縁層（フィールドシールド絶縁層）４によって覆われて
いる。このＦＳ絶縁層４によって、ＦＳ電極５とゲート
電極６との間が、電気的に絶縁されている。
【０００６】この装置１５１では、ＦＳ電極５に逆バイ
アス電圧が印加されることによって、分離領域のＳＯＩ
層３が遮断状態とされ、その結果、素子領域の間の電気
的な分離が実現する。各素子領域の間の分離を実現する
ためのその他の構造として、ＳＯＩ層３を選択的に酸化
することによって分離を実現するＬＯＣＯＳ構造、ある
いは、ＳＯＩ層３に選択的にエッチングを施すことによ
って、各素子領域を互いに切り離すメサ分離構造が広く
知られている。
【０００７】しかしながら、これらのＬＯＣＯＳ構造あ
るいはメサ分離構造では、ＳＯＩ層３の局所的な酸化処
理あるいは局所的なエッチング処理のために、ＳＯＩ層
３の局所に応力が集中する。その結果、リーク電流の発
生がもたらされるなどの、装置の信頼性上の問題点があ
った。これに対して、装置１５１では、フィールド分離
構造が採用されているために、局所的な酸化、エッチン
グ等の工程が不要である。このため、応力の集中を回避
することができ、リーク電流を抑えて、比較的高い信頼
性を得ることができるという利点がある。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
フィールド分離構造では、その構造および製造方法に起
因する信頼性上の様々な問題点が、なお未解消のままと
なっていた。図５０は、これらの問題点を明示するため
に、図４９の矩形枠Ａの部分を拡大して示す正面断面図
である。図５０の円形枠Ｂ，Ｃ，Ｄは、これらの問題点
に関わる部分を示している。
【０００９】図５０に示すように、ＦＳ絶縁層４は、Ｆ
Ｓ電極５の上部を覆う上部絶縁層１２、および、ＦＳ電
極５の端縁部１６を覆うサイドウォール（側壁部）１３
を有している。また、ＳＯＩ層３の主面とこれに対向す
る平板状のＦＳ電極５との間には、下部絶縁層１１が介
在し、それらの間を電気的に絶縁している。ＳＯＩ層３
の主面の上には、さらに、ゲート絶縁膜１４が形成され
ている。このゲート絶縁膜１４は、ＦＳ絶縁層４と同じ
く酸化物で構成されている。
【００１０】ゲート電極６は、これらのゲート絶縁膜１
４、サイドウォール１３、および上部絶縁層１２の表面
に沿うように形成されている。すなわち、ゲート電極６
は、ゲート絶縁膜１４を挟むことによって、ＳＯＩ層３
の主面に電気的絶縁を保ちつつ対向している。また、上
部絶縁層１２およびサイドウォール１３によって、ＦＳ
電極５とゲート電極６との間の電気的絶縁が保たれてい
る。
【００１１】図５１〜図５５は、図５０の円形枠Ｂで示
される第１の問題点の原因となる製造工程を示す工程図
である。装置１５１を製造する従来の方法では、図５１
に示すように、まず、支持基板１の一方主面上に埋込酸
化膜２およびＳＯＩ層３が順に形成されてなる複合体が
準備される。そして、この複合体のＳＯＩ層３の表面上
に、酸化膜２１、不純物がドープされたポリシリコン層
２２、および、酸化層２３が、この順に形成される。そ
の後、酸化層２３の上に、パターニングされたレジスト
層２４が形成される。
【００１２】つぎに、図５２に示すように、レジスト層
２４を遮蔽体（マスク）としてドライエッチングが施さ
れることによって、酸化層２３が選択的に除去され、上
部絶縁層１２が形成される。もしも、ドライエッチング
に代えて、ウェットエッチングを行うならば、上部絶縁
層１２の側壁面は、図５２の符号２６のようにレジスト
層２４の内側へと凹曲面の形状で後退する。このこと
は、ＦＳ電極５とゲート電極６の間の絶縁特性および分
離特性上、好ましくない結果をもたらす。このために、
上部絶縁層１２を形成する方法として、ドライエッチン
グが選ばれる。
【００１３】この工程で、上部絶縁層１２の側部の表面
にデポジション膜２５が、副産物として形成される。こ
のデポジション膜２５は、ドライエッチングに使用され
る例えばＣＦ4等のエッチャントが吸着することによっ
て形成される。ドライエッチングの過程で、酸化層２３
の主面は、加速されたＣＦ4等によって絶えずエッチン
グされるので、ポリシリコン層２２の表面上には、この
ような副産物は残留しない。しかしながら、上部絶縁層
１２の側壁では、エッチングがほとんど行われないため
に、エッチャントがデポジション膜２５として残留す
る。
【００１４】つぎに、図５３に示すように、レジスト層
２４を遮蔽体として用いて、さらに、ドライエッチング
が施されることによって、ポリシリコン層２２および酸
化膜２１が、選択的に除去される。このとき、レジスト
層２４とともに、デポジション膜２５も除去されないま
まで、エッチングが行われる。その結果、ポリシリコン
層２２からＦＳ電極５が形成されるとともに、酸化膜２
１から下部絶縁層１１が形成される。
【００１５】その後、図５４に示すように、レジスト層
２４およびデポジション膜２５が除去される。つづい
て、図５５に示すように、上部絶縁層１２の側壁面およ
びＦＳ電極５の端縁部を覆うように、下部絶縁層１１お
よび上部絶縁層１２と同一材料でサイドウォール１３が
形成される。その後、図５０に示したように、ＳＯＩ層
３の主面の上にゲート絶縁膜１４が形成され、さらに、
ゲート絶縁膜１４およびＦＳ絶縁層４の上にゲート電極
６が形成される。
【００１６】装置１５１は、以上の工程で製造されるた
めに、図５５に示すように、ＦＳ電極５の端縁部１６が
上部絶縁層１２の側壁面から外方へ突出している。言い
替えると、サイドウォール１３の頭頂部１５が、ＦＳ電
極５の端縁部１６から内方へと後退している。このため
に、図５５の円形枠Ｆに示すように、端縁部１６を覆う
サイドウォール１３の肉厚が、十分には確保できないと
いう問題点があった。
【００１７】このことは、図５０の円形枠Ｂに示すよう
に、端縁部１６とゲート電極６との間の距離が十分に確
保されないことを意味する。その結果、ＦＳ電極５とゲ
ート電極６との間の静電容量が不必要に高くなり、装置
の高速動作が妨げられるという問題が発生していた。ま
た、ＦＳ電極５とゲート電極６との間の短絡が起こり易
いという問題点ももたらされていた。
【００１８】また、ゲート絶縁膜１４を形成する前に、
ＳＯＩ層３の表面を清浄化するとともに自然酸化膜を除
去するために、ＨＦ（フッ酸）を用いた処理が施される
が、このＨＦ処理によっても、サイドウォール１３の肉
厚はさらに減少する。その結果、ＦＳ電極５とゲート電
極６との間の距離に対するマージンが、さらに小さくな
るという問題点があった。
【００１９】つぎに、図５０の円形枠Ｃで示される第２
の問題点について説明する。図５０または図５５に示す
ように、サイドウォール１３を形成するためのエッチン
グ工程において、ＳＯＩ層３の主面のサイドウォール１
３に近接する部分が選択的に削り取られる結果、この部
分に窪み部１７が形成される。この現象は、エッチング
に用いられるプラズマが、サイドウォール１３を含むＦ
Ｓ絶縁層４の端部付近に集中することによって生じる。
【００２０】くぼみ部１７は、局所的かつ不均一に形成
されるために、この窪み部１７を含む領域の上に形成さ
れるゲート電極６に固有の閾電圧を、良好な精度で所定
の高さに制御することが困難であるという問題点があっ
た。また、窪み部１７のために、ＳＯＩ層３の局所的な
厚さが、ある限度を超えて低減することによって、ＳＯ
Ｉ層３のボディ抵抗が図５５の抵抗Ｒの部分で高くな
り、ボディコンタクト電極によるボディ固定（body fix
ing）の効果が十分に発揮されない場合があるという問
題点があった。
【００２１】さらに、ゲート絶縁膜１４を形成する前に
行われるＨＦ処理によって、サイドウォール１３の表面
が内方へと後退しているので、図５０の円形枠Ｃに示す
ような鋭い段差が、ＳＯＩ層３の表面に形成される。そ
の結果、この段差の近傍に、閾電圧の低いＭＯＳトラン
ジスタが寄生的に発生するという問題点があった。さら
に加えて、ＳＯＩ層３がドライエッチングに晒されるた
めに、ＳＯＩ層３の表面に形成されるゲート電極６の信
頼性にも問題があった。
【００２２】つぎに、図５０の円形枠Ｄで示される第３
の問題点について説明する。図５６〜図５８は、この問
題点の原因となる製造工程を示す工程図である。図５６
に示すように、ＳＯＩ層３の主面の上にゲート絶縁膜１
４を形成するための酸化処理にともなって、酸化剤が、
図５６の中の砂地で示す領域、すなわち、上部絶縁層１
２およびサイドウォール１３、さらに、ＦＳ電極５の端
縁部１６に近い下部絶縁層１１の部分へと侵入する。
【００２３】下部絶縁層１１における、端縁部１６から
計った酸化剤の侵入深さＥは、代表的な酸化処理条件で
ある８００°Ｃでのウェット酸化処理において、約0.5
μm程度である。その結果、ＦＳ電極５およびＳＯＩ層
３の表面の中で、これらの酸化剤に晒される部分が酸化
される。
【００２４】図５６は、端縁部１６の付近を拡大して示
す拡大断面図である。図５７に符号Ｆ、Ｇで示すよう
に、下部絶縁層１１を挟んで対向するＳＯＩ層３の上主
面、およびＦＳ電極５の下主面においても、下部絶縁層
１１に侵入した酸化剤のために、端縁部１６からおおよ
そ侵入深さＥまでの範囲にわたって酸化が進行する。中
でも、ＦＳ電極５が不純物を高濃度で含有するポリシリ
コンで構成されているために、符号Ｇで示すＦＳ電極５
の下主面の酸化が特に顕著である。
【００２５】その結果、図５７に誇張して示すように、
端縁部１６が上方へ向かうように、ＦＳ電極５が端縁部
１６の付近において弓状に湾曲する。このため、ＦＳ電
極５とゲート電極６との間の距離が狭くなるという問題
点があった。このことは、第１の問題点をさらに深刻な
ものにする。すなわち、ＦＳ電極５とゲート電極６との
間の静電容量が大きくなるために、装置の動作速度の低
下を招くとともに、これらの電極間の分離能力が低下す
る。さらに、これらの電極間の短絡故障も起こり易くな
る。
【００２６】さらに加えて、ＦＳ電極５が湾曲する結
果、円形枠Ｈに示すように、サイドウォール１３の頭頂
部１５が上方に突出するので、サイドウォール１３の段
差が拡大される。このことは、図５８に示すように、選
択的なドライエッチングを用いてゲート電極６を形成す
る工程で、符号ａで示すようにゲート電極６の側壁面へ
と反射するプラズマを増大させる。その結果、ゲート電
極６が、一部において細くなるという問題点を生起して
いた。ゲート電極６の一部が細くなると、パンチスルー
に対する耐性が弱まる。
【００２７】以上のように、従来の装置１５１では、Ｆ
Ｓ電極５とゲート電極６との二つの電極の間を電気的に
絶縁するＦＳ絶縁層４の構造および製造方法に由来し
て、装置の動作速度等の特性、および、ゲート電極６等
における信頼性において、問題点が残されていた。
【００２８】この発明は、従来の装置における上記した
問題点を解消するためになされたもので、絶縁層によっ
て互いに絶縁され半導体層に対向する複数の電極を備え
る半導体装置において、絶縁層に由来する装置の特性上
および信頼性上の劣化が解消ないし緩和された半導体装
置を得るすることを目的とする。さらに、この半導体装
置の製造に適した製造方法を提供することを目的とす
る。
【００２９】
【課題を解決するための手段】第１の発明の装置は、半
導体層の主面の上に第１酸化絶縁膜を挟んで対向する第
１電極と、第２酸化絶縁膜を挟んで対向する第２電極と
が、当該第２電極を覆うように形成された酸化絶縁層に
よって、互いに電気的に絶縁されている半導体装置にお
いて、前記第２電極が、前記半導体層の前記主面に対向
する下主面とその反対側の上主面とを有する平板状の導
電体と、当該導電体の前記上主面を覆うように形成され
た耐酸化性の膜である上部保護膜と、前記導電体の前記
下主面を覆うように形成された耐酸化性の膜である下部
保護膜と、を備える。
【００３０】第２の発明の装置は、第１の発明の半導体
装置において、前記第２電極が、前記導電体の側壁面を
覆うように形成された耐酸化性の膜である側部保護膜
を、さらに備える。
【００３１】第３の発明の装置は、第２の発明の半導体
装置において、前記側部保護膜が、前記半導体層の前記
主面にまで延長されている。
【００３２】第４の発明の装置は、半導体層の主面の上
に第１酸化絶縁膜を挟んで対向する第１電極と、第２酸
化絶縁膜を挟んで対向する第２電極とが、当該第２電極
を覆うように形成された酸化絶縁層によって、互いに電
気的に絶縁されている半導体装置において、前記第２電
極が、前記半導体層の前記主面に対向する下主面とその
反対側の上主面とを有する平板状の導電体と、当該導電
体の前記上主面を覆うように形成された耐酸化性の膜で
ある上部保護膜と、前記導電体の側壁面を覆うように形
成された耐酸化性の膜である側部保護膜と、を備え、前
記側部保護膜が、前記半導体層の前記主面にまで延長さ
れている。
【００３３】第５の発明の装置は、第２ないし第４のい
ずれかの発明の半導体装置において、前記側部保護膜
が、前記酸化絶縁層の中で前記上主面よりも上方にまで
延長されている。
【００３４】第６の発明の装置は、第１ないし第５のい
ずれかの発明の半導体装置において、前記半導体層の前
記主面が、前記第１酸化絶縁膜が形成されている領域に
おいて、犠牲酸化によって、その他の部分よりも後退し
た後退面として形成されている。
【００３５】第７の発明の装置は、半導体層の主面の上
に第１酸化絶縁膜を挟んで対向する第１電極と、第２酸
化絶縁膜を挟んで対向する第２電極とが、当該第２電極
を覆うように形成された酸化絶縁層によって、互いに電
気的に絶縁されている半導体装置において、前記酸化絶
縁層の側壁部の表面が、前記半導体層の前記主面との接
続部において、凹曲面状の形状をなしており、そのこと
によって、前記表面が前記主面と滑らかに接続されてい
る。
【００３６】第８の発明の製造方法は、半導体層の主面
の上に第１酸化絶縁膜を挟んで対向する第１電極と、第
２酸化絶縁膜を挟んで対向する第２電極とが、当該第２
電極を覆うように形成された酸化絶縁層によって、互い
に電気的に絶縁されている半導体装置を製造するための
製造方法において、前記半導体層を準備する工程と、前
記半導体層の前記主面の上に、前記第２酸化絶縁膜のも
とになる酸化物の膜を形成する工程と、前記酸化物の膜
の上に、電極材料の層を形成する工程と、前記電極材料
の層の上に、酸化物の層を形成する工程と、前記酸化物
の層の上に、パターニングされたレジスト層を形成する
工程と、前記レジスト層を遮蔽体として、ドライエッチ
ング処理を実行することによって、前記酸化物の層を選
択的に除去し、その結果、当該酸化物の層から前記酸化
絶縁層の一部をなす上部絶縁層を形成する工程と、前記
上部絶縁層が形成された後に、別のドライエッチング処
理を実行することにより前記レジスト層を除去する工程
と、前記上部絶縁層が形成された後に、前記ドライエッ
チング処理の副産物として前記上部絶縁層の側壁面に付
着する堆積物を除去するために、ウェットエッチング処
理を実行する工程と、前記レジスト層と前記堆積物とが
除去された後に、前記電極材料の層を選択的に除去する
ことによって、前記第２電極を形成する工程と、前記第
２電極が形成された後に、前記上部絶縁層の側壁面と前
記第２電極の側壁面を覆うように、前記酸化絶縁層の他
の一部をなす側壁部を形成する工程と、を備え、前記第
２電極を形成する前記工程は、前記上部絶縁層を遮蔽体
としてエッチング処理を実行することによって、前記電
極材料の層を選択的に除去する工程を、備える。
【００３７】第９の発明の製造方法は、第８の発明の半
導体装置の製造方法において、前記第２電極を形成する
前記工程が、前記エッチング処理によって前記電極材料
の層が選択的に除去された後に、等方性エッチング処理
を実行することによって、残留する前記電極材料の層の
側壁面を後退させる工程を、さらに備える。
【００３８】第１０の発明の製造方法は、半導体層の主
面の上に第１酸化絶縁膜を挟んで対向する第１電極と、
第２酸化絶縁膜を挟んで対向する第２電極とが、当該第
２電極を覆うように形成された酸化絶縁層によって、互
いに電気的に絶縁されている半導体装置を製造するため
の製造方法において、前記半導体層を準備する工程と、
前記半導体層の前記主面の上に、前記第２酸化絶縁膜の
もとになる酸化物の膜を形成する工程と、前記酸化物の
膜の上に、電極材料の層を形成する工程と、前記電極材
料の層の上に、酸化物の層を形成する工程と、を備え、
前記電極材料の層を形成する工程が、前記酸化物の膜の
上に、耐酸化性の膜を下部保護膜として形成する工程
と、前記下部保護膜の上に、導電性材料の層を形成する
工程と、前記導電性材料の層の上に、耐酸化性の膜を上
部保護膜として形成する工程と、を備え、前記製造方法
が、前記半導体層の主面の上に順次形成された前記酸化
物の膜から前記酸化物の層までの中で、少なくとも前記
導電性材料の層から前記酸化物の層までを、選択的に除
去することによって、パターニングされた積層体を形成
する工程と、前記積層体の側壁面を覆うように、前記酸
化絶縁層の側壁部を形成する工程と、をさらに備える。
【００３９】第１１の発明の製造方法は、第１０の発明
の半導体装置の製造方法において、前記側壁部を形成す
る前に、前記積層体の上面と側壁面の上、および、この
積層体に覆われない露出面の上に、別の耐酸化性の膜を
形成する工程と、エッチング処理を実行することによ
り、前記別の耐酸化性の膜を選択的に除去することによ
って、少なくとも、前記積層体の側壁面の中の前記導電
性材料の層の側壁面に、前記別の耐酸化性の膜を残留さ
せる工程と、をさらに備える。
【００４０】第１２の発明の製造方法は、第１１の発明
の半導体装置の製造方法において、前記積層体を形成す
る前記工程では、前記酸化物の膜から前記酸化物の層ま
でが、選択的除去の対象とされ、前記別の耐酸化性の膜
を選択的に除去する工程では、前記積層体の側壁面の中
で、少なくとも、前記導電性材料の層以下の領域に、前
記別の耐酸化性の膜を残留させる。
【００４１】第１３の発明の製造方法は、半導体層の主
面の上に第１酸化絶縁膜を挟んで対向する第１電極と、
第２酸化絶縁膜を挟んで対向する第２電極とが、当該第
２電極を覆うように形成された酸化絶縁層によって、互
いに電気的に絶縁されている半導体装置を製造するため
の製造方法において、前記半導体層を準備する工程と、
前記半導体層の前記主面の上に、前記第２酸化絶縁膜の
もとになる酸化物の膜を形成する工程と、前記酸化物の
膜の上に、電極材料の層を形成する工程と、前記電極材
料の層の上に、酸化物の層を形成する工程と、を備え、
前記電極材料の層を形成する工程が、前記酸化物の膜の
上に、導電性材料の層を形成する工程と、前記導電性材
料の層の上に、耐酸化性の膜を上部保護膜として形成す
る工程と、を備え、前記製造方法が、前記半導体層の主
面の上に順次形成された前記酸化物の膜から前記酸化物
の層までを、選択的に除去することによって、パターニ
ングされた積層体を形成する工程と、前記積層体の上面
と側壁面の上、および、この積層体に覆われない露出面
の上に、別の耐酸化性の膜を形成する工程と、エッチン
グ処理を実行することにより、前記別の耐酸化性の膜を
選択的に除去することによって、少なくとも、前記積層
体の側壁面の中の前記導電性材料の層以下の部分に、前
記別の耐酸化性の膜を残留させる工程と、前記別の耐酸
化性膜を含む前記積層体の側壁面を覆うように、前記酸
化絶縁層の側壁部を形成する工程と、をさらに備える。
【００４２】第１４の発明の製造方法は、第１１ないし
第１３のいずれかの発明の半導体装置の製造方法におい
て、前記別の耐酸化性の膜を選択的に除去する工程で
は、前記積層体の側壁面の中で、前記上部保護膜から前
記酸化物の層内のある高さまでの範囲にも、前記別の耐
酸化性の膜を残留させる。
【００４３】第１５の発明の製造方法は、第１２または
第１３の発明の半導体装置の製造方法において、前記側
壁部を形成する工程が、前記別の耐酸化性の膜を選択的
に除去する工程に先だって実行され、前記側壁部を形成
する工程は、前記別の耐酸化性の膜を覆うように酸化物
を堆積する工程と、異方性ドライエッチング処理を実行
することによって、前記酸化物を選択的に除去し、その
結果、前記酸化物から前記側壁部を形成する工程と、を
備え、前記別の耐酸化性の膜を選択的に除去する工程で
は、前記エッチング処理として、ウェットエッチング処
理が実行されることにより、前記別の耐酸化性の膜の中
で、前記側壁部の外に露出する部分が除去される。
【００４４】第１６の発明の製造方法は、第１０または
第１１の発明の半導体装置の製造方法において、前記積
層体を形成する前記工程では、少なくとも前記酸化物の
膜が選択的除去の対象から外され、前記側壁部を形成す
る工程が、前記積層体の上面と側壁面の上、および、こ
の積層体に覆われない露出面の上に、酸化物を堆積する
工程と、異方性ドライエッチング処理を実行することに
よって、堆積された前記酸化物を選択的に除去し、その
結果、この酸化物から前記側壁部を形成すると同時に、
前記積層体および前記側壁部のいずれにも覆われない部
分において、前記酸化物の膜をも除去する工程と、を備
える。
【００４５】第１７の発明の製造方法は、第１０ないし
第１６のいずれかの発明の半導体装置の製造方法におい
て、前記半導体層の主面の中で、前記第１酸化絶縁膜を
形成すべき領域に犠牲酸化膜を形成する工程と、ウェッ
トエッチング処理を実行することによって、前記犠牲酸
化膜を除去する工程と、前記犠牲酸化膜が除去された領
域に、前記第１酸化絶縁膜を形成する工程と、前記第１
酸化絶縁膜の上に、前記第１電極を形成する工程と、を
さらに備える。
【００４６】第１８の発明の製造方法は、半導体層の主
面の上に第１酸化絶縁膜を挟んで対向する第１電極と、
第２酸化絶縁膜を挟んで対向する第２電極とが、当該第
２電極を覆うように形成された酸化絶縁層によって、互
いに電気的に絶縁されている半導体装置を製造するため
の製造方法において、前記半導体層を準備する工程と、
前記半導体層の前記主面の上に、前記第２酸化絶縁膜の
もとになる酸化物の膜を形成する工程と、前記酸化物の
膜の上に、電極材料の層を形成する工程と、前記電極材
料の層の上に、酸化物の層を形成する工程と、前記半導
体層の主面の上に順次形成された前記酸化物の膜から前
記酸化物の層までの中で、前記電極材料の層から前記酸
化物の層までを、選択的に除去することによって、パタ
ーニングされた積層体を形成する工程と、前記積層体の
側壁面を覆うように、前記酸化絶縁層の側壁部を形成す
る工程と、を備え、前記側壁部を形成する工程が、前記
積層体の上面と側壁面の上、および、この積層体に覆わ
れない露出面の上に、酸化物を堆積する工程と、はじめ
に異方性ドライエッチング処理を実行し、その後、前記
半導体層の前記主面が露出する前の最終段階で、ウェッ
トエッチング処理へと切り替えることによって、堆積さ
れた前記酸化物を選択的に除去して、この酸化物から前
記側壁部を形成するとともに、前記積層体および前記側
壁部のいずれにも覆われない部分において、前記酸化物
の膜をも除去する工程と、を備える。
【００４７】第１９の発明の製造方法は、半導体層の主
面の上に第１酸化絶縁膜を挟んで対向する第１電極と、
第２酸化絶縁膜を挟んで対向する第２電極とが、当該第
２電極を覆うように形成された酸化絶縁層によって、互
いに電気的に絶縁されている半導体装置を製造するため
の製造方法において、前記半導体層を準備する工程と、
前記半導体層の前記主面の上に、前記第２酸化絶縁膜の
もとになる酸化物の膜を形成する工程と、前記酸化物の
膜の上に、電極材料の層を形成する工程と、前記電極材
料の層の上に、酸化物の層を形成する工程と、前記半導
体層の主面の上に順次形成された前記酸化物の膜から前
記酸化物の層までの中で、前記電極材料の層から前記酸
化物の層までを、選択的に除去することによって、パタ
ーニングされた積層体を形成する工程と、前記積層体の
側壁面を覆うように、前記酸化絶縁層の側壁部を形成す
る工程と、を備え、前記側壁部を形成する工程が、前記
積層体の上面と側壁面の上、および、この積層体に覆わ
れない露出面の上に、酸化物を堆積する工程と、異方性
ドライエッチング処理を実行することによって、堆積さ
れた前記酸化物を選択的に除去し、その結果、この酸化
物から前記側壁部を形成すると同時に、前記積層体およ
び前記側壁部のいずれにも覆われない部分において、前
記酸化物の膜をも除去する工程と、を備える。
【００４８】
【発明の実施の形態】
＜実施の形態１＞図２〜図１０は、実施の形態１の製造
方法を示す工程図である。なお、以下の図において、図
４９〜図５８に示した従来の装置および製造工程と同一
部分については、同一符号を付してその詳細な説明を略
する。この実施の形態は、上部絶縁層１２を形成した後
に、ポリシリコン層２２および酸化膜２１にエッチング
処理を施すのに先だって、レジスト層２４およびデポジ
ション膜２５をあらかじめ除去する点において、従来の
製造方法とは特徴的に異なっている。
【００４９】この製造方法では、まず、図５１の工程が
実行される。すなわち、ＳＯＩ層３の上に、酸化膜２
１、ポリシリコン層２２、酸化層２３、および、パター
ニングされたレジスト層２４が、順次形成される。パタ
ーニングされたレジスト層２４は、レジスト層の材料を
酸化層２３の表面全体にわたって塗布した後に、所定の
パターンを焼き付けるという従来周知の技術を用いて形
成可能である。
【００５０】酸化膜２１、ポリシリコン層２２、およ
び、酸化層２３は、それぞれ、例えば20nm、50nm、およ
び、150nm程度の厚さに設定される。なお、ポリシリコ
ン層２２は、ポリシリコン層を形成する過程の中で、同
時に不純物をドープすることによって形成してもよい
し、ポリシリコン層を形成した後に、イオン注入法を用
いて不純物のドープを行うことによって形成してもよ
い。
【００５１】つぎに、図５２に示したように、レジスト
層２４を遮蔽体として用いて、ドライエッチングを実行
することによって、酸化層２３から上部絶縁層１２を形
成する。このドライエッチングには、例えば、ガスＣＦ
4にＣＯを加えて行われる通常のエッチング処理が採用
可能である。ドライエッチング処理が行われる結果、図
５２の工程では、先に述べたように、上部絶縁層１２の
側壁面を覆うように、副産物としてのデポジション膜２
５が形成される。
【００５２】つづいて、従来の方法とは異なり、図２に
示すように、レジスト層２４が取り除かれる。レジスト
層２４の除去は、従来周知のレジスト除去に適したドラ
イエッチング処理を用いて行われる。この処理だけで
は、デポジション膜２５は、少なくとも十分には除去さ
れずに残留する。このため、レジスト層２４の除去が完
了した後に、図３に示すように、例えばＨ2ＳＯ4を用い
たウェットエッチング処理を実行することによって、デ
ポジション膜２５が除去される。
【００５３】つぎに、図４に示すように、上部絶縁層１
２を遮蔽体として、異方性ドライエッチング処理を施す
ことにより、ポリシリコン層２２を選択的に除去する。
このドライエッチング処理には、例えば、ガスＣｌ2、
ＨＢｒを用いた通常のエッチング処理が採用可能であ
る。この工程の結果、ポリシリコン層２２からＦＳ電極
５が形成される。
【００５４】その後、図５に示すように、上部絶縁層１
２（およびＦＳ電極５）を遮蔽体として、ドライエッチ
ング処理を施すことによって、酸化膜２１が選択的に除
去される。このエッチングには、例えば、ＣＦ4ガスに
ＣＯを加えて行われる従来周知のエッチング法を用いる
ことができる。ＣＯの比率が高いと、酸化膜２１のエッ
チングとＳＯＩ層３のエッチングとの間の選択比が高ま
る。したがって、埋込酸化膜２の上に薄く形成されたＳ
ＯＩ層３を不必要に消耗しないために、ＣＯの比率を高
めることが望ましい。
【００５５】図５の工程の結果、酸化膜２１から下部絶
縁層１１が形成される。ＦＳ電極５および下部絶縁層１
１が形成されるのに先だって、レジスト層２４およびデ
ポジション膜２５が除去されているので、ＦＳ電極５
は、図５に示すように、上部絶縁層１２の側壁面から外
方にほとんど突出しない形状で形成される。なお、酸化
膜２１に施されるエッチング処理にともなって、上部絶
縁層１２にもエッチングが作用し、その厚さが幾分減少
する。このため、この厚さの減少分を見通して、上部絶
縁層１２の厚さ、言い替えると、酸化層２３の厚さを、
幾分厚めに設定しておくのが望ましい。
【００５６】つぎに、図６に示すように、上部絶縁層１
２あるいは下部絶縁層１１と同一材料で構成される酸化
膜２６を、装置の全面にわたって堆積する。その厚さ
は、例えば、150nm程度に設定される。
【００５７】その後、図７に示すように、異方性エッチ
ングを用いて、酸化膜２６をエッチバックすることによ
って、上部絶縁層１２、ＦＳ電極５、および、下部絶縁
層１１の側壁面を覆うようにサイドウォール１３が形成
される。この工程にも、ＣＦ4ガスにＣＯを加えて行わ
れる従来周知のエッチング法を用いることができる。こ
のとき、ＳＯＩ層３を不必要に消耗しないために、ＣＯ
の比率を高めることが望ましい。
【００５８】つぎに、図８に示すように、ＳＯＩ層３の
表面に酸化処理を施すことによって、ゲート絶縁膜１４
が形成される。この酸化処理には、例えば８００°Ｃで
行われる通常のウェット酸化が用いられる。
【００５９】つづいて、図９に示すように、不純物がド
ープされたポリシリコン層２７を、装置の上面全体にわ
たって堆積する。この工程においても、ポリシリコン層
２２を形成する工程と同様に、不純物のドーピングは、
ポリシリコン層の堆積の過程と同時、あるいは、堆積の
後のいずれで行われてもよい。その後、パターニングさ
れたレジスト層２８が、ポリシリコン層２７の上に形成
される。レジスト層２８は、レジスト層２４を形成する
工程と同様の工程を用いて形成することができる。
【００６０】つぎに、このレジスト層２８を遮蔽体とし
て用いて、ドライエッチングを施すことによって、ポリ
シリコン層２７が選択的に除去される。その結果、図１
０に示すように、ゲート絶縁膜１４およびＦＳ絶縁層４
の上に跨るように、ゲート電極６が形成される。
【００６１】この実施の形態の製造方法では、図１０に
示すように、ＦＳ電極５が上部絶縁層１２の側壁面から
ほとんど突出しないので、ＦＳ電極５とサイドウォール
１３の上に形成されるゲート電極６との間の距離が、十
分に大きく確保される。その結果、ＦＳ電極５とゲート
電極６との間の静電容量が低く抑えられるので、装置の
高速動作が妨げられず、また、双方の電極間の分離特性
も良好となる。また、これらの電極間の短絡故障が発生
し難くなるので、装置の製造上の歩留まりが向上する。
すなわち、ＦＳ絶縁層４の構造に由来する装置の特性
上、信頼性上の問題点が解消ないし緩和される。
【００６２】＜実施の形態２＞図１１および図１２は、
実施の形態２の製造方法を示す工程図である。この方法
では、実施の形態１における図３までの工程を実行した
後に、図１１に示すように、ＦＳ電極５の端縁部が上部
絶縁層１２の側壁面から内側に後退するまで、ポリシリ
コン層２２に等方性エッチングが施される。図１１で
は、矢印ｂで、エッチャントがＦＳ電極５へ作用する方
向を示している。なお、図３の工程から、直接に図１１
の工程へと移行する代わりに、図３の工程のつぎに図４
の異方性エッチング工程を実行し、その後に、図１１の
工程が行われてもよい。
【００６３】図１１の等方性エッチング処理として、例
えば、Ｆ2を用いたエッチング、あるいは、ＣＦ4とＯ2
とを用いたエッチングを採用するのが望ましい。前者の
例では、ポリシリコンの反応が進行し易く、しかも、側
壁に残滓が付着しにくいといる利点がある。後者の例で
は、残滓が酸素と反応しＣＯ2として取り除かれるの
で、やはり、残滓が残留しにくいという利点がある。
【００６４】その後、図５および図６と同様の工程を実
行することによって、図１２に示すように、サイドウォ
ール１３が形成される。ＦＳ電極５の端縁部が後退する
ことによって、上部絶縁層１２と下部絶縁層１１との間
に形成された溝は、図６の酸化膜２６を堆積する工程
を、例えばＣＶＤ法を用いて実行することよって、良好
のカバレッジをもって酸化膜２６（サイドウォール１
３）で埋めることが可能である。その後、図８〜図１０
と同様の工程を実行することによって、ゲート絶縁膜１
４の上とＦＳ絶縁層４の上とに跨るように、ゲート電極
６が形成される。
【００６５】この実施の形態の製造方法では、図１２に
示すように、ＦＳ電極５が上部絶縁層１２の側壁面から
内側に後退しているので、ＦＳ電極５とサイドウォール
１３の上に形成されるゲート電極６との間の距離が、さ
らに大きく確保される。その結果、ＦＳ電極５とゲート
電極６との間の静電容量がさらに低く抑えられる。した
がって、装置の動作速度、分離特性、信頼性、および、
歩留まりが、さらに向上する。
【００６６】＜実施の形態３＞図１３〜図１６、およ
び、図１は、実施の形態３の製造方法を示す工程図であ
る。この実施の形態の方法では、ＦＳ電極５の上面およ
び下面に窒化膜が形成される点が、実施の形態１の方法
とは特徴的に異なっている。
【００６７】この製造方法では、まず、図５１に示した
ような支持基板１、埋込酸化膜２、および、ＳＯＩ層３
を有する複合体が準備された後に、図１３に示すよう
に、ＳＯＩ層３の上に、酸化膜２１、窒化膜（ＳｉＮ
膜）３１、ポリシリコン層３２、窒化膜（ＳｉＮ膜）３
３、および、酸化層２３が、この順序で順次形成され
る。窒化膜３１，３３は、例えば、ＣＶＤ法を用いて、
10nm程度の厚さに堆積される。
【００６８】つぎに、図２〜図５と同様の工程を実行す
ることによって、図１４に示すように、下部絶縁層１１
と上部絶縁層１２とにＦＳ電極５が挟まれた構造が得ら
れる。しかも、このＦＳ電極５の主要部分をなす平板状
のポリシリコン層３５の上主面および下主面には、窒化
膜３４，３６が、それぞれ形成されている。これらの工
程の中の図４に相当する工程では、ポリシリコン層３２
と窒化膜３１，３３とを、同時にエッチングによって除
去するとよい。
【００６９】このエッチング処理には、例えばＣｌ2、
ＣＦ4、ＨＢｒ等のガスを用いたエッチングが有効であ
る。この方法では、ポリシリコンとＳｉＮとの間の選択
比が大きくない。このため、この方法は、ポリシリコン
層３２と窒化膜３１，３３とを同時にエッチングするの
に適している。
【００７０】つぎに、図６〜図７と同様の工程を実行す
ることによって、図１５に示すように、サイドウォール
１３が形成される。その後、図８と同様の工程を実行す
ることによって、図１６に示すように、ＳＯＩ層３の表
面にゲート絶縁膜１４が形成される。このとき、ポリシ
リコン層３５の両主面が窒化膜３４，３６に覆われてい
るので、ポリシリコン層３５が、その側端面を除いて、
酸化剤によって酸化されることが防止される。
【００７１】このために、ＦＳ電極５の端縁部１６が、
図５７に示したように、湾曲することがほとんどない。
図５７の符号Ｆで示したように、ＳＯＩ層３の上主面は
酸化剤の影響を受けるが、先にのべたように、ＳＯＩ層
３における酸化の度合いは、窒化膜３４，３６がないと
きのＦＳ電極５におけるよりも遥かに低いので、その影
響は微小である。
【００７２】その後、図９および図１０と同様の工程を
実行することによって、図１に示すように、ゲート絶縁
膜１４およびＦＳ絶縁層４の上にゲート電極６が形成さ
れる。
【００７３】以上のように、この実施の形態の方法で
は、ＦＳ電極５の湾曲が抑制されるので、ＦＳ電極５と
サイドウォール１３の上に形成されるゲート電極６との
間の距離が、大きく確保される。その結果、ＦＳ電極５
とゲート電極６との間の静電容量が低く抑えられるの
で、装置の動作速度、分離特性、信頼性、および、歩留
まりが向上する。
【００７４】なお、図４の工程を図１１の工程に置き換
えることによって、ポリシリコン層３５が窒化膜３４，
３６に挟まれてなるＦＳ電極５の端縁部が、図１２のよ
うに上部絶縁層１２および下部絶縁層１１の側壁面から
後退した構造を得ることが可能である。このとき、ＦＳ
電極５とゲート電極６との間の距離が、さらに大きく確
保される。
【００７５】＜実施の形態４＞実施の形態３の方法で
は、窒化膜３４，３６によって、ＦＳ電極５の湾曲が防
止される。このため、ＳＯＩ層３の表面に、犠牲酸化処
理を施すことが可能となる。図１７〜図２０は、そのよ
うな製造方法の例を示す工程図である。
【００７６】ＳＯＩ層３は、酸化膜２１をエッチングに
よって除去する図１４の工程と、酸化膜２６をエッチン
グすることによってサイドウォール１３形成する図１５
の工程の双方において、ドライエッチングのエッチャン
トに晒される。その後、図１６に示したように、ＳＯＩ
層３の表面にゲート絶縁膜１４を形成すると、ドライエ
ッチングの過程でＳＯＩ層３に発生した結晶欠陥が、ゲ
ート絶縁膜１４の中にも取り込まれ、ゲート絶縁膜１４
の特性および信頼性が低下する。
【００７７】この劣化を防止するために、この実施の形
態では、図１５の工程の後に、図１７に示すように、Ｓ
ＯＩ層３の表面に犠牲酸化膜３７が形成される。犠牲酸
化膜３７は、ゲート絶縁膜１４を形成する工程と同様
に、ＳＯＩ層３の表面に、例えば８００°Ｃでのウェッ
ト酸化処理を施すことによって形成される。
【００７８】その後、図１８に示すように、犠牲酸化膜
３７がウェットエッチを用いて除去される。その結果、
ＳＯＩ層３の主面に後退面３９が形成される。これによ
って、ドライエッチングによってＳＯＩ層３に導入され
た結晶欠陥は、犠牲酸化膜３７とともに取り除かれる。
その後、図１９に示すように、あらためてゲート絶縁膜
１４がＳＯＩ層３の表面に形成される。結晶欠陥は、す
でに犠牲酸化膜３７とともに除去されているので、ゲー
ト絶縁膜１４への結晶欠陥の導入が抑えられ、ゲート絶
縁膜１４の特性上、および、信頼性上の劣化が抑制され
る。
【００７９】また、犠牲酸化膜３７が除去される結果、
ＳＯＩ層３が後退面３９において、均一に薄くなる。こ
のため、図５０における窪み部１７が消滅し、窪み部１
７に由来する問題点が解消される。さらに、加えて、ボ
ディコンタクトによる基板バイアス効果を低減すること
ができるので、ゲート電極６における閾電圧が低くな
り、装置を低電圧で動作させることが可能となる。酸化
処理によってＳＯＩ層３を薄くしているので、窪み部１
７（図５０）とは異なり、厚さの均一性は良好であるた
め、閾電圧を、良好な精度で所定の高さに制御すること
が可能である。
【００８０】さらに、犠牲酸化膜３７の形成とゲート絶
縁膜１４の形成と、２度にわたって酸化処理が行われる
ので、図２０の円形枠Ｊに示すように、ポリシリコン層
３５の端縁部の側壁面が酸化されることにより、この側
壁面が内側へ向かって幾分後退する。このことによっ
て、ＦＳ電極５とゲート電極６との間の距離が、さらに
拡大する。その結果、ＦＳ電極５とゲート電極６との間
の静電容量が、さらに低く抑えられるとともに、短絡故
障も起こり難くなる。
【００８１】＜実施の形態５＞実施の形態４に示したよ
うに、犠牲酸化膜３７を形成し、さらに除去することに
よって、ゲート絶縁膜１４の信頼性を高めることができ
る。しかしながら、ドライエッチングを実行する回数を
減らすことができるならば、そもそもＳＯＩ層３へ導入
される結晶欠陥の量を低減することができるので、一層
望ましい。図２１〜図２３は、そのような製造方法の例
を示す工程図である。
【００８２】この製造方法では、図１３に示すように、
ＳＯＩ層３の上に、酸化膜２１から酸化層２３までを順
次形成した後に、図２〜図４と同様の工程を実行するこ
とによって、図２１に示すように、酸化層２３、窒化膜
３３、およびポリシリコン層３２がエッチングによって
選択的に除去され、それぞれから、上部絶縁層１２、窒
化膜３６、およびポリシリコン層３５が形成される。そ
して、窒化膜３１はエッチングされないままに残され
る。
【００８３】ポリシリコン層３２をエッチングする際
に、ポリシリコンとＳｉＮとの間で選択比の高いエッチ
ング法を用いることによって、窒化膜３１のみを残すこ
とが可能である。例えば、Ｃｌ2、ＣＦ4、ＨＢｒ等のガ
スを用い、しかも、０°Ｃ程度の低温下でエッチングを
実行することによって、選択比を高めることができる。
【００８４】つぎに、図２２に示すように、サイドウォ
ールを形成するための酸化膜２６を、装置の上面全体に
わたって堆積する。その後、酸化膜とＳｉＮとの間で選
択比の大きくない異方性エッチングを施すことによっ
て、図２３に示すように、酸化膜２６からサイドウォー
ル１３が形成されるとともに、窒化膜３１から窒化膜４
１が形成され、酸化膜２１から下部絶縁層１１が形成さ
れる。窒化膜４１は、窒化膜３４（図１５）と同様にポ
リシリコン層３５の下主面を覆うとともに、サイドウォ
ール１３の表面にまで広がっている。
【００８５】図２３の工程に用いられる異方性エッチン
グとして、例えば、ＣＦ4とＣＯとを用いたエッチング
法を用いることができる。このとき、ＣＯの比率を低く
することによって、酸化膜とＳｉＮとの間の選択比を低
くすることが可能である。その後、図８〜図１０と同様
の工程を実行することによって、ゲート絶縁膜１４およ
びゲート電極６が形成される。
【００８６】以上のように、この製造方法では、ＳＯＩ
層３がエッチャントに晒されるのは、サイドウォール１
３等を形成する図２３の工程のみである。このため、実
施の形態３の方法に比べて、ゲート絶縁膜１４に導入さ
れる結晶欠陥の量を低減することができる。したがっ
て、ゲート絶縁膜１４における特性上の劣化、および、
信頼性上の劣化が抑制される。
【００８７】なお、この実施の形態の方法に、さらに、
犠牲酸化膜３７を形成する実施の形態４の方法を組み合
わせることが可能である。それには、図２３の工程の後
に、図１７〜図１９の工程を実行し、その後、図９およ
び図１０の工程を実行すればよい。犠牲酸化膜３７を形
成することによって、ゲート絶縁膜１４に導入される結
晶欠陥の量が、さらに低く抑えられるので、ゲート絶縁
膜１４の特性および信頼性が、さらに向上する。
【００８８】＜実施の形態６＞実施の形態４では、ＦＳ
電極５を構成するポリシリコン層３５の端縁部の側壁面
が酸化されることによって、側壁面が内側に後退すると
いう利点が得られた。この側壁面は、酸化されることに
よって、わずかながら体積膨張する。側壁面の幅、すな
わちポリシリコン層３５の厚さは、通常において十分に
小さいので、この体積膨張は無視し得る。しかしなが
ら、側壁面の体積膨張が無視できないほどにポリシリコ
ン層３５の厚さを大きく設定するときには、図２４に示
すように、ポリシリコン層３５の主面だけでなく、その
側壁面をも窒化膜４２で覆うとよい。
【００８９】図２４は、サイドウォール１３を形成する
工程の直後における装置の断面図である。ポリシリコン
層３５が窒化膜３４，３６だけでなく、窒化膜４２によ
っても覆われているために、酸化処理にともなってその
側端面に酸化が進行することを防止することができる。
このため、ポリシリコン層３５が厚く形成されていて
も、酸化にともなう側端面の体積膨張によってＦＳ電極
５とゲート電極６との間の距離が狭くなることを防止す
ることができる。その結果、ＦＳ電極５とゲート電極６
との間の静電容量が低く抑えられるとともに、短絡故障
も発生し難くなる。
【００９０】図２５〜図２８は、図２４に示す構造のＦ
Ｓ電極５を有する装置を製造する方法の例を示す工程図
である。この製造方法では、実施の形態５の図２１まで
の工程を実行する。その結果、上部絶縁層１２、窒化膜
３６、およびポリシリコン層３５が形成され、窒化膜３
１はエッチングされないままに残される。
【００９１】つぎに、図２５に示すように、窒化膜３１
がドライエッチングによって選択的に除去されることに
よって、窒化膜３４が形成される。酸化膜２１のみを残
して、窒化膜３１を除去するには、酸化膜（ＳｉＯ2）
との選択比の高い、ＳｉＮのためのドライエッチングを
実行するとよい。
【００９２】つぎに、図２６に示すように、装置の上面
全体に窒化膜４４が堆積される。つづいて、図２７に示
すように、異方性エッチングを実行することによって、
窒化膜４４が選択的に除去される。この工程では、窒化
膜４４が窒化膜４５として、ポリシリコン層３５の側壁
面に残るように、エッチング処理が行われる。酸化膜２
１を残して、窒化膜４４のみを除去するには、Ｃｌ2あ
るいはＨＢｒを用いたエッチング法を用いることができ
る。この方法は、ポリシリコンの除去にも適している。
【００９３】後の工程でサイドウォール１３のための酸
化膜２６を堆積するためには、窒化膜４５に対して、幾
分過剰な程度にエッチングを施しておく必要がある。こ
のオーバエッチングのために、窒化膜４５の上端は、上
部絶縁層１２の上面から下方へと幾分後退する。このオ
ーバエッチングをさらに多めに実行することによって、
窒化膜４５の上端をさらに後退させると、図２８に示す
ように、窒化膜４５が窒化膜４２として、ポリシリコン
層３５の側壁面にのみ残留する。
【００９４】その後、図２２および図２３と同様の工程
を実行することによって、図２４の構造ができ上がる。
その後、図８〜図１０と同様の工程を実行することによ
って、ゲート絶縁膜１４およびゲート電極６が形成され
る。なお、図２１の工程の後で、図２５の工程を経てか
ら図２６の工程へと移行する代わりに、図２１の工程か
ら直接に図２６の工程を実行してもよい。
【００９５】以上の工程の中で、実施の形態５と同様
に、ＳＯＩ層３は１度しかドライエッチングに晒されな
い。このため、ゲート絶縁膜１４に導入される結晶欠陥
の量が低く抑えられるので、ゲート絶縁膜１４の特性
上、および、信頼性上の劣化が抑制されるという利点も
得られる。
【００９６】また、犠牲酸化膜を形成する工程を追加し
てもよい。それには、図２４の工程の後に、図１７〜図
１９の工程を実行し、その後、図９および図１０の工程
を実行すればよい。犠牲酸化膜３７を形成することによ
って、ゲート絶縁膜１４に導入される結晶欠陥の量が、
さらに低く抑えられるので、ゲート絶縁膜１４の特性お
よび信頼性が、さらに向上する。
【００９７】＜実施の形態７＞実施の形態６の方法で
は、オーバーエッチングの度合いを制御することによっ
て、ＦＳ電極５の側壁面上端の位置まで窒化膜４５を後
退させるという工程が含まれていた。これに対して、オ
ーバエッチングを図２７の状態で終了させ、上部絶縁層
１２の側壁面に窒化膜４５を残したままで、図２９に示
すように、サイドウォール１３を形成することも可能で
ある。
【００９８】図２９の構造を形成するには、まず、実施
の形態６と同一の工程を実行することによって、図２７
の構造を得る。その後、図２８の工程を行うことなく、
そのまま、図２２および図２３と同様の工程を実行する
ことによって、図２９の構造ができ上がる。その後、図
８〜図１０と同様の工程を実行することによって、ゲー
ト絶縁膜１４およびゲート電極６が形成される。
【００９９】この製造方法では、オーバエッチングを精
密に制御する必要がないので、実施の形態６の方法に比
べて、実施が容易であるという利点がある。言い替える
と、オーバエッチングの度合いを精密に制御することな
く、ＦＳ電極５を構成する窒化膜３６の側壁面を確実に
窒化膜４５で覆うことができる。このため、装置の特性
が安定するとともに、歩留まりが向上する。
【０１００】＜実施の形態８＞図３０に示すように、窒
化膜４６を、ポリシリコン層３５の側壁面を覆うだけで
なく、その下端がＳＯＩ層３の主面にまで伸びるよう
に、形成することも可能である。ここでは、そのような
製造方法の例について説明する。
【０１０１】図３０の構造を形成するには、まず、実施
の形態３と同一の工程を実行することによって、図１４
の構造を得る。その後、図３１に示すように、装置の上
面全体を覆うように、窒化膜４７を堆積する。つぎに、
図２７の工程と同様に、窒化膜４７をオーバエッチング
することによって、図３２の構造を得る。すなわち、窒
化膜４７から窒化膜４６が形成される。窒化膜４６は、
ポリシリコン層３５の側壁面を覆うとともに、下部絶縁
層１１、および、上部絶縁層１２の側壁面をも覆い、そ
の上端は上部絶縁層１２の上面から下方へと幾分後退
し、下端はＳＯＩ層３の表面に達する。
【０１０２】その後、図６および図７と同様の工程を実
行することによって、図３０の構造ができ上がる。その
後、図８〜図１０と同様の工程を実行することによっ
て、ゲート絶縁膜１４およびゲート電極６が形成され
る。
【０１０３】この実施の形態の方法では、ＳＯＩ層３が
ドライエッチングに晒される回数は、実施の形態６の方
法よりも増えるが、ポリシリコン層３５の二つの主面と
側壁面とが窒化膜で覆われている点には変わりがない。
したがって、このことにともなう効果は、実施の形態６
と同様に得られる。
【０１０４】さらに、窒化膜４６が下部絶縁層１１の側
壁をも覆っているので、酸化処理にともなう酸化剤の下
部絶縁層１１への侵入そのものが抑えられる。このた
め、図５７の符号Ｆに示したような、ＳＯＩ層３の酸化
も抑えられる。したがって、ＳＯＩ層３の酸化に起因す
る、わずかながらのＦＳ電極５の変形も抑制されるとい
う利点がある。すなわち、実施の形態６の方法に比べ
て、さらに、ＦＳ電極５とゲート電極６の間の静電容量
を低減するとともに、短絡故障の発生も低く抑えること
ができる。
【０１０５】また、犠牲酸化膜を形成する工程を追加し
てもよい。それには、図３０の工程の後に、図１７〜図
１９の工程を実行し、その後、図９および図１０の工程
を実行すればよい。犠牲酸化膜３７を形成することによ
って、ゲート絶縁膜１４に導入される結晶欠陥の量が、
さらに低く抑えられるので、ゲート絶縁膜１４の特性お
よび信頼性が、さらに向上する。
【０１０６】＜実施の形態９＞すでに述べたように、実
施の形態８の製造方法では、窒化膜４６がＳＯＩ層３に
まで達しているので、酸化処理にともなう酸化剤の下部
絶縁層１１への侵入が抑えられる。このため、図３３に
示すように、ポリシリコン層３５の下主面を被う窒化膜
３４を取り除いても、図５７の符号Ｇに示したようなポ
リシリコン層３５の下主面の酸化は、ほとんど起こらな
い。ここでは、そのような製造方法の例について説明す
る。
【０１０７】図３３の構造は、図１３の工程を図３４の
工程に置き換えて、実施の形態８における図３０に至る
工程を実行することによって得られる。図３４の工程で
は、ＳＯＩ層３の上に、酸化膜２１、ポリシリコン層３
２、窒化膜３３、および、酸化層２３が、この順序で順
次形成される。すなわち、図３４の工程は、窒化膜３１
が形成されない点において、図１３の工程とは特徴的に
異なっている。図３３の工程の後、図８〜図１０と同様
の工程を実行することによって、ゲート絶縁膜１４およ
びゲート電極６が形成される。
【０１０８】この実施の形態の製造方法では、窒化膜３
４が形成されないので、実施の形態８に比べて、製造が
簡略となっており、製造コストも節減することができ
る。
【０１０９】＜実施の形態１０＞図３５は、実施の形態
１０の製造方法において、サイドウォール１３を形成す
る工程の直後の装置の断面図である。この実施の形態で
は、実施の形態８と同様に、窒化膜４７が上部絶縁層１
２の側壁面から下部絶縁層１１の側壁面までを覆うよう
に形成されているだけでなく、さらに、サイドウォール
１３の直下のＳＯＩ層３の上にも窒化膜４８が形成され
ている点が、図３０の構造とは特徴的に異なっている。
【０１１０】図３５の構造を形成するには、まず、実施
の形態８と同一の工程を実行することによって、図３１
の構造を得る。その後、図３６に示すように、窒化膜４
７にエッチングを施すことなく、サイドウォール１３の
ための酸化膜２６を、装置の上面全体を覆うように堆積
する。つぎに、図３７に示すように、異方性ドライエッ
チングを施すことにより、酸化膜２６からサイドウォー
ル１３を形成する。このとき、窒化膜４７は除去されず
に残される。
【０１１１】窒化膜４７を残して酸化膜２６を選択的に
除去するには、例えば、ＣＦ4とＣＯとを用いたドライ
エッチングを実行するとよい。ＣＯの比率を高めること
によって、酸化膜２６と窒化膜４７との間の選択比を高
めることができる。
【０１１２】つぎに、ウェットエッチング処理を施すこ
とにより、窒化膜４７の中で、サイドウォール１３の外
に露出した部分を除去すると、図３５の構造が得られ
る。このウェットエッチング処理には、例えば、１００
°Ｃ〜２００°Ｃのリン酸を用いるとよい。その後、図
８〜図１０と同様の工程を実行することによって、ゲー
ト絶縁膜１４およびゲート電極６が形成される。
【０１１３】この実施の形態の方法では、実施の形態６
と同様に、ポリシリコン層３５の二つの主面と側壁面と
が窒化膜で覆われている。また、ＳＯＩ層３は１度しか
ドライエッチングに晒されない点も、実施の形態６と同
様である。したがって、実施の形態６と同様の効果が得
られる。
【０１１４】また、犠牲酸化膜を形成する工程を追加し
てもよい。それには、図１４の工程の後で、図３１の工
程を実行する前に、図３８に示すように、ＳＯＩ層３の
上に犠牲酸化膜３７を形成するとよい。犠牲酸化膜３７
を形成するには、図１７と同様の工程を実行するとよ
い。
【０１１５】その後、図３９に示すように、装置の上面
全体に窒化膜５０が形成され、さらに、その上に酸化膜
２６が堆積される。つづいて、図３７と同様のエッチン
グ処理を実行することにより、図４０に示すように、窒
化膜５０を残したままで、サイドウォール１３が形成さ
れる。
【０１１６】つぎに、図３５と同様のウェットエッチン
グを施すことにより、図４１に示すように、窒化膜５０
の露出部分が除去される。すなわち、窒化膜５０から窒
化膜４７，４８が形成される。その後、図１８と同様の
工程を実行することによって、犠牲酸化膜３７が除去さ
れる。その結果、図４２に示すように、ＳＯＩ層３の元
の上主面から深部へと幾分後退した新たな表面（後退
面）５１が露出する。
【０１１７】つぎに、図１９と同様の工程を実行するこ
とによって、図４３に示すように、ゲート絶縁膜５２が
形成される。その後、図９および図１０の工程を実行す
ることによって、ゲート電極６が形成される。犠牲酸化
膜３７を形成することによって、ゲート絶縁膜１４に導
入される結晶欠陥の量が、さらに低く抑えられるので、
ゲート絶縁膜１４の特性および信頼性が、さらに向上す
る。
【０１１８】＜実施の形態１１＞実施の形態１０の図３
５の構造においても、窒化膜４７がＳＯＩ層３にまで達
しているので、実施の形態８と同様に、酸化処理にとも
なう酸化剤の下部絶縁層１１への侵入が抑えられる。こ
のため、図４４に示すように、ポリシリコン層３５の下
主面を被う窒化膜３４を取り除いても、図５７の符号Ｇ
に示したようなポリシリコン層３５の下主面の酸化は、
ほとんど起こらない。
【０１１９】図４４の構造は、図１３の工程を図３４の
工程に置き換えて、実施の形態１０における図３５に至
る工程を実行することによって得られる。図４４の工程
の後、図８〜図１０と同様の工程を実行することによっ
て、ゲート絶縁膜１４およびゲート電極６が形成され
る。
【０１２０】この実施の形態の製造方法では、窒化膜３
４が形成されないので、実施の形態８に比べて、製造が
簡略となっており、製造コストも節減することができ
る。
【０１２１】＜実施の形態１２＞実施の形態５、６、１
０では、ＳＯＩ層３がドライエッチングに晒される回数
を、１回に抑えることができたが、ＳＯＩ層３が唯の１
度もドライエッチングに晒されることがなければ、さら
に望ましい。ここでは、そのような製造方法の例につい
て説明する。
【０１２２】この製造方法では、まず、図４の工程を終
了した後に、酸化膜２６を例えば200nm程度に堆積する
ことによって、図４５の構造を得る。つぎに、ドライエ
ッチングを施すことによって、図４６に示すように、酸
化膜２６からサイドウォール１３を形成する。その際
に、パーシャルエッチングを実行することにより、図４
６に示すように、ＳＯＩ層３の上に、10nm〜20nm程度の
厚さの酸化膜２１を残しておく。
【０１２３】パーシャルエッチングには、例えばＣＦ4
とＣＯとを用いる方法など、酸化膜（ＳｉＯ2）を除去
するためのドライエッチングと同じ方法が採用される。
そして、ＳＯＩ層３の表面が露出しない間に、エッチン
グが停止される。つぎに、ウェットエッチングを実行す
ることにより、酸化膜２１の露出部分が取り除かれる。
その結果、図４７の構造が得られる。その後、図８〜図
１０の工程を実行することによって、ゲート絶縁膜１４
およびゲート電極６が形成される。
【０１２４】以上のように、この製造方法では、ＳＯＩ
層３がドライエッチングに一度も晒されることがない。
このため、ゲート絶縁膜１４に導入される結晶欠陥の量
が、さらに低く抑えられるので、ソース・ドレイン間の
リーク電流が著しく小さくなるなど、ゲート絶縁膜１４
における特性および信頼性が、さらに向上する。また、
図５０に示した窪み部１７が形成されないので、窪み部
１７に起因する問題点も解消される。
【０１２５】さらに、酸化膜２６にエッチング処理を施
してサイドウォール１３を形成する工程の最終段階で、
ウェットエッチングが用いられるので、図４７の円形枠
Ｌに示すように、サイドウォール１３の表面の裾の部分
（ＳＯＩ層３に接する部分）が、凹面となってＳＯＩ層
３の表面と滑らかに連結する。このため、裾の部分の上
にゲート絶縁膜１４を挟んで形成されるゲート電極６が
発生する電界が、裾の部分に集中する現象が緩和される
という利点も得られる。このことも、ソース・ドレイン
間のリーク電流の低減に寄与する。
【０１２６】なお、この実施の形態では、パーシャルエ
ッチングとウェットエッチングとが用いられるので、下
部絶縁層１１とサイドウォール１３とは、膜質を同じに
しておくのが望ましい。少なくとも、エッチングレート
は同じにしておくことが望ましい。それには、例えば、
同一のＣＶＤ法を用いて、しかもＣＶＤ温度を同一に設
定することによって、両者を形成するとよい。
【０１２７】また、例えば図４までの工程を、実施の形
態６における図２８までの工程に置き換えることによっ
て、ＦＳ電極５を、実施の形態６におけるように、窒化
膜３４，３６，４２に囲まれた構造とすることも可能で
ある。すなわち、以上に述べた各実施の形態は、適宜組
み合わせて実施することが可能である。
【０１２８】＜変形例＞ (1) 以上の各実施の形態において、窒化膜３４，３６，
４２，４５，４６などの窒化膜（ＳｉＮ膜）は、一般に
耐酸化性の膜に置き換えることが可能である。例えば、
ＳｉＯＮ膜に置き換えられてもよい。ＳｉＯＮ膜では、
特に、膜の中の応力を緩和することができるという利点
が得られる。
【０１２９】(2) 以上の各実施の形態では、ＦＳ電極５
およびゲート電極６の材料が、ポリシリコンである例を
示した。しかしながら、これらの電極の材料は、一般に
は、ポリシリコンに限定されるものではない。例えば、
図４８の断面図に示すように、ＦＳ電極５を構成するポ
リシリコン層３５が、タングステンシリサイド（ＷＳ
ｉ）層６１とポリシリコン層６２との重層構造を成すポ
リサイド６０に置き換えられてもよい。このような構造
を得るには、例えば、図１３の工程で、ポリシリコン層
３２を堆積する代わりに、ポリサイドを堆積するとよ
い。
【０１３０】(3) 以上の各実施の形態では、ＳＯＩ構造
の半導体装置を例として説明した。しかしながら、ＳＯ
Ｉ層３の上に形成される各実施の形態に特徴的な構造
は、ＳＯＩ層３がバルクの半導体基板に置き換えられて
も、同様に形成可能である。すなわち、各実施の形態の
特徴は、バルクの半導体装置にも適用が可能である。
【０１３１】(4) 以上の各実施の形態では、ＳＯＩ層３
に対向する二種類のＦＳ電極５とゲート電極６とが、Ｆ
Ｓ絶縁層４で絶縁される構造を例として説明した。しか
しながら、各実施の形態の特徴は、酸化絶縁膜を挟んで
半導体層（バルクの半導体基板を含む）に対向する二つ
の電極の間が、酸化絶縁層で電気的に絶縁される構造一
般に、適用が可能である。
【０１３２】
【発明の効果】第１の発明の装置では、第２電極の導電
体の上下の主面が、耐酸化性の保護膜で覆われているの
で、第１酸化絶縁膜を形成する際の酸化処理にともなう
酸化剤の作用で導電体が酸化し、それによって第２電極
が変形することが抑制される。このため、第１および第
２電極の間の距離が確保され、それらの間の静電容量が
低く抑えられるので、装置の動作速度、第１および第２
電極間の分離特性、および、装置の信頼性が向上する。
【０１３３】第２の発明の装置では、導電体が、その側
壁面においても保護膜で覆われているので、酸化剤の作
用をさらに受けにくい。このため、動作速度、分離特
性、および、信頼性がさらに向上する。
【０１３４】第３の発明の装置では、側部保護膜が、半
導体層の主面にまで延長されているので、酸化剤の第２
酸化絶縁層への侵入が抑えられる。このため、第２電極
の変形がさらに抑えられる。
【０１３５】第４の発明の装置では、導電体の上主面と
側壁面とが保護膜で覆われ、しかも、側部保護膜が半導
体層の主面にまで延長されているので、導電体および第
２酸化絶縁層への酸化剤の侵入が抑えられる。このた
め、導電体の酸化にともなう第２電極の変形が抑制され
る。このため、第１および第２電極の間の距離が確保さ
れ、それらの間の静電容量が低く抑えられるので、装置
の動作速度、第１および第２電極間の分離特性、およ
び、装置の信頼性が向上する。
【０１３６】第５の発明の装置では、側部保護膜が、酸
化絶縁層の中で導電体の上主面よりも上方にまで延長さ
れているので、側部保護膜の形成が容易であり、製造コ
ストが節減される。
【０１３７】第６の発明の装置では、半導体層の主面
が、第１酸化絶縁膜が形成されている領域において、犠
牲酸化によって、その他の部分よりも後退した後退面と
して形成されているので、第１酸化絶縁膜の特性および
信頼性が向上する。
【０１３８】第７の発明の装置では、酸化絶縁層の側壁
部の表面が、半導体層の主面と滑らかに接続されている
ので、第１電極が発生する電界が、この接続部分に集中
する現象が緩和される。このため装置のリーク電流が低
減される。
【０１３９】第８の発明の製造方法では、レジスト層と
堆積物とが除去された後に、上部絶縁層を遮蔽体として
エッチング処理を実行することによって、電極材料が選
択的に除去されるので、第２電極の側壁面が上部絶縁層
の側壁面の外側へと突出するのを防止することができ
る。このため、第１および第２電極の間の距離が確保さ
れ、それらの間の静電容量が低く抑えられるので、装置
の動作速度、第１および第２電極間の分離特性、およ
び、装置の信頼性が向上する。
【０１４０】第９の発明の製造方法では、第２電極のも
とになる電極材料の側壁面を後退させる工程が実行され
るので、第１および第２電極の間の距離がさらに大きく
確保される。
【０１４１】第１０の発明の製造方法では、導電体の上
下の主面が耐酸化性の保護膜で覆われるように、第２電
極が形成されるので、第１酸化絶縁膜を形成する際の酸
化処理にともなう酸化剤の作用で導電体が酸化し、それ
によって第２電極が変形することが抑制される。このた
め、第１および第２電極の間の距離が確保され、それら
の間の静電容量が低く抑えられるので、製造される装置
の動作速度、第１および第２電極間の分離特性、およ
び、装置の信頼性が向上する。
【０１４２】第１１の発明の製造方法では、導電体が、
その側壁面においても保護膜で覆われるので、酸化剤の
作用をさらに受けにくい。このため、製造される装置の
動作速度、分離特性、および、信頼性がさらに向上す
る。
【０１４３】第１２の発明の製造方法では、積層体の側
壁面の中で、少なくとも、導電性材料の層以下の領域
に、耐酸化性の膜が残留するので、この膜によって、酸
化物の膜の中の第２酸化絶縁膜として機能する第２電極
の直下の領域へ、第１酸化絶縁膜を形成する際の酸化処
理にともなう酸化剤が侵入することが防止される。この
ため、第２電極の変形がさらに抑えられる。
【０１４４】第１３の発明の製造方法では、導電体の上
主面と側壁面とが耐酸化性の保護膜で覆われるように第
２電極が形成され、しかも、側部保護膜が半導体層の主
面にまで延長するように形成されるので、導電体および
第２酸化絶縁層への酸化剤の侵入が抑えられる。このた
め、導電体の酸化にともなう第２電極の変形が抑制され
る。このため、第１および第２電極の間の距離が確保さ
れ、それらの間の静電容量が低く抑えられるので、装置
の動作速度、第１および第２電極間の分離特性、およ
び、装置の信頼性が向上する。
【０１４５】第１４の発明の製造方法では、積層体の側
壁面の中で、上部保護膜から酸化物の層内のある高さま
での範囲にも、耐酸化性の膜が残留するように、耐酸化
性の膜の選択的除去が行われる。このため、電極材料の
層の側壁面を覆うように、耐酸化性の膜を容易に残留さ
せることができる。すなわち、この選択的除去の工程が
容易であり、製造コストが節減される。
【０１４６】第１５の発明の製造方法では、半導体層
が、酸化物の膜を除去する際を除いて、ウェットエッチ
ング以外のエッチング処理に晒されることがないので、
第１酸化絶縁膜に導入される結晶欠陥の量が低く抑えら
れる。その結果、第１酸化絶縁膜の特性上、および、信
頼性上の劣化が抑制される。
【０１４７】第１６の発明の製造方法では、異方性ドラ
イエッチング処理によって、側壁部の形成と酸化物の膜
の除去とが、同時に行われるので、半導体層はドライエ
ッチングに一度しか晒されない。このため、第１酸化絶
縁膜に導入される結晶欠陥の量が低く抑えられる。その
結果、第１酸化絶縁膜の特性上、および、信頼性上の劣
化が抑制される。
【０１４８】第１７の発明の製造方法では、第１酸化絶
縁膜が形成される領域に、犠牲酸化膜の形成とその除去
とが行われるので、第１酸化絶縁膜に導入される結晶欠
陥の量が、さらに低く抑えられる。
【０１４９】第１８の発明の製造方法では、側壁部の形
成と酸化物の膜の除去とを行う工程の最終段階で、ウェ
ットエッチング処理が実行されるので、半導体層がウェ
ットエッチング以外のエッチング処理に晒されることが
ない。このため、第１酸化絶縁膜に導入される結晶欠陥
の量が低く抑えられるので、第１酸化絶縁膜の特性上、
および、信頼性上の劣化が抑制される。また、ウェット
エッチング処理のために、酸化物の膜の側壁面が、半導
体層の主面と滑らかに接続されるので、第１電極が発生
する電界が、この接続部分に集中する現象が緩和され
る。このため装置のリーク電流が低減される。
【０１５０】第１９の発明の製造方法では、異方性ドラ
イエッチング処理によって、側壁部の形成と酸化物の膜
の除去とが、同時に行われるので、半導体層はドライエ
ッチングに一度しか晒されない。このため、第１酸化絶
縁膜に導入される結晶欠陥の量が低く抑えられる。その
結果、第１酸化絶縁膜の特性上、および、信頼性上の劣
化が抑制される。
【図面の簡単な説明】
【図１】 実施の形態３の装置の断面図である。
【図２】 実施の形態１の装置の製造工程図である。
【図３】 実施の形態１の装置の製造工程図である。
【図４】 実施の形態１の装置の製造工程図である。
【図５】 実施の形態１の装置の製造工程図である。
【図６】 実施の形態１の装置の製造工程図である。
【図７】 実施の形態１の装置の製造工程図である。
【図８】 実施の形態１の装置の製造工程図である。
【図９】 実施の形態１の装置の製造工程図である。
【図１０】 実施の形態１の装置の製造工程図である。
【図１１】 実施の形態２の装置の製造工程図である。
【図１２】 実施の形態２の装置の製造工程図である。
【図１３】 実施の形態３の装置の製造工程図である。
【図１４】 実施の形態３の装置の製造工程図である。
【図１５】 実施の形態３の装置の製造工程図である。
【図１６】 実施の形態３の装置の製造工程図である。
【図１７】 実施の形態４の装置の製造工程図である。
【図１８】 実施の形態４の装置の製造工程図である。
【図１９】 実施の形態４の装置の製造工程図である。
【図２０】 実施の形態４の装置の製造工程図である。
【図２１】 実施の形態５の装置の製造工程図である。
【図２２】 実施の形態５の装置の製造工程図である。
【図２３】 実施の形態５の装置の製造工程図である。
【図２４】 実施の形態６の装置の製造工程図である。
【図２５】 実施の形態６の装置の製造工程図である。
【図２６】 実施の形態６の装置の製造工程図である。
【図２７】 実施の形態６の装置の製造工程図である。
【図２８】 実施の形態６の装置の製造工程図である。
【図２９】 実施の形態７の装置の製造工程図である。
【図３０】 実施の形態８の装置の製造工程図である。
【図３１】 実施の形態８の装置の製造工程図である。
【図３２】 実施の形態８の装置の製造工程図である。
【図３３】 実施の形態９の装置の製造工程図である。
【図３４】 実施の形態９の装置の製造工程図である。
【図３５】 実施の形態１０の装置の製造工程図であ
る。
【図３６】 実施の形態１０の装置の製造工程図であ
る。
【図３７】 実施の形態１０の装置の製造工程図であ
る。
【図３８】 実施の形態１０の装置の製造工程図であ
る。
【図３９】 実施の形態１０の装置の製造工程図であ
る。
【図４０】 実施の形態１０の装置の製造工程図であ
る。
【図４１】 実施の形態１０の装置の製造工程図であ
る。
【図４２】 実施の形態１０の装置の製造工程図であ
る。
【図４３】 実施の形態１０の装置の製造工程図であ
る。
【図４４】 実施の形態１１の装置の製造工程図であ
る。
【図４５】 実施の形態１２の装置の製造工程図であ
る。
【図４６】 実施の形態１２の装置の製造工程図であ
る。
【図４７】 実施の形態１２の装置の製造工程図であ
る。
【図４８】 変形例の装置の製造工程図である。
【図４９】 従来の装置の断面斜視図である。
【図５０】 従来の装置の断面図である。
【図５１】 従来の装置の製造工程図である。
【図５２】 従来の装置の製造工程図である。
【図５３】 従来の装置の製造工程図である。
【図５４】 従来の装置の製造工程図である。
【図５５】 従来の装置の製造工程図である。
【図５６】 従来の装置の製造工程図である。
【図５７】 従来の装置の製造工程図である。
【図５８】 従来の装置の製造工程図である。
【符号の説明】
３ ＳＯＩ層（半導体層）、４ ＦＳ絶縁層（酸化絶縁
層）、５ ＦＳ電極（第２電極）、６ ゲート電極（第
１電極）、１１ 下部絶縁層（第２酸化絶縁膜）、１２
上部絶縁層、１３ サイドウォール（側壁部）、１４
ゲート絶縁膜（第１酸化絶縁膜）、２１ 酸化膜（酸
化物の膜）、２２ ポリシリコン層（電極材料の層）、
２３ 酸化層（酸化物の層）、２４ レジスト層、２５
デポジション膜（堆積物）、２６ 酸化膜（酸化
物）、３２ ポリシリコン層（導電性材料の層）、３
１，３４ 窒化膜（下部保護膜）、３５ ポリシリコン
層（導電体）、３３，３６ 窒化膜（上部保護膜）、３
７ 犠牲酸化膜、４２，４５，４６，４７ 窒化膜（側
部保護膜）、４４，４７，５０ 窒化膜（別の耐酸化性
の膜）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 泰男 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 岩松 俊明 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体層の主面の上に第１酸化絶縁膜を
    挟んで対向する第１電極と、第２酸化絶縁膜を挟んで対
    向する第２電極とが、当該第２電極を覆うように形成さ
    れた酸化絶縁層によって、互いに電気的に絶縁されてい
    る半導体装置において、 前記第２電極が、前記半導体層の前記主面に対向する下
    主面とその反対側の上主面とを有する平板状の導電体
    と、当該導電体の前記上主面を覆うように形成された耐
    酸化性の膜である上部保護膜と、前記導電体の前記下主
    面を覆うように形成された耐酸化性の膜である下部保護
    膜と、を備える半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記第２電極が、前記導電体の側壁面を覆うように形成
    された耐酸化性の膜である側部保護膜を、さらに備える
    半導体装置。
  3. 【請求項３】 請求項２に記載の半導体装置において、 前記側部保護膜が、前記半導体層の前記主面にまで延長
    されている半導体装置。
  4. 【請求項４】 半導体層の主面の上に第１酸化絶縁膜を
    挟んで対向する第１電極と、第２酸化絶縁膜を挟んで対
    向する第２電極とが、当該第２電極を覆うように形成さ
    れた酸化絶縁層によって、互いに電気的に絶縁されてい
    る半導体装置において、 前記第２電極が、前記半導体層の前記主面に対向する下
    主面とその反対側の上主面とを有する平板状の導電体
    と、当該導電体の前記上主面を覆うように形成された耐
    酸化性の膜である上部保護膜と、前記導電体の側壁面を
    覆うように形成された耐酸化性の膜である側部保護膜
    と、を備え、 前記側部保護膜が、前記半導体層の前記主面にまで延長
    されている半導体装置。
  5. 【請求項５】 請求項２ないし請求項４のいずれかに記
    載の半導体装置において、 前記側部保護膜が、前記酸化絶縁層の中で前記上主面よ
    りも上方にまで延長されている半導体装置。
  6. 【請求項６】 請求項１ないし請求項５のいずれかに記
    載の半導体装置において、 前記半導体層の前記主面が、前記第１酸化絶縁膜が形成
    されている領域において、犠牲酸化によって、その他の
    部分よりも後退した後退面として形成されている半導体
    装置。
  7. 【請求項７】 半導体層の主面の上に第１酸化絶縁膜を
    挟んで対向する第１電極と、第２酸化絶縁膜を挟んで対
    向する第２電極とが、当該第２電極を覆うように形成さ
    れた酸化絶縁層によって、互いに電気的に絶縁されてい
    る半導体装置において、 前記酸化絶縁層の側壁部の表面が、前記半導体層の前記
    主面との接続部において、凹曲面状の形状をなしてお
    り、そのことによって、前記表面が前記主面と滑らかに
    接続されている半導体装置。
  8. 【請求項８】 半導体層の主面の上に第１酸化絶縁膜を
    挟んで対向する第１電極と、第２酸化絶縁膜を挟んで対
    向する第２電極とが、当該第２電極を覆うように形成さ
    れた酸化絶縁層によって、互いに電気的に絶縁されてい
    る半導体装置を製造するための製造方法において、 前記半導体層を準備する工程と、 前記半導体層の前記主面の上に、前記第２酸化絶縁膜の
    もとになる酸化物の膜を形成する工程と、 前記酸化物の膜の上に、電極材料の層を形成する工程
    と、 前記電極材料の層の上に、酸化物の層を形成する工程
    と、 前記酸化物の層の上に、パターニングされたレジスト層
    を形成する工程と、 前記レジスト層を遮蔽体として、ドライエッチング処理
    を実行することによって、前記酸化物の層を選択的に除
    去し、その結果、当該酸化物の層から前記酸化絶縁層の
    一部をなす上部絶縁層を形成する工程と、 前記上部絶縁層が形成された後に、別のドライエッチン
    グ処理を実行することにより前記レジスト層を除去する
    工程と、 前記上部絶縁層が形成された後に、前記ドライエッチン
    グ処理の副産物として前記上部絶縁層の側壁面に付着す
    る堆積物を除去するために、ウェットエッチング処理を
    実行する工程と、 前記レジスト層と前記堆積物とが除去された後に、前記
    電極材料の層を選択的に除去することによって、前記第
    ２電極を形成する工程と、 前記第２電極が形成された後に、前記上部絶縁層の側壁
    面と前記第２電極の側壁面を覆うように、前記酸化絶縁
    層の他の一部をなす側壁部を形成する工程と、を備え、 前記第２電極を形成する前記工程は、 前記上部絶縁層を遮蔽体としてエッチング処理を実行す
    ることによって、前記電極材料の層を選択的に除去する
    工程を、備える半導体装置の製造方法。
  9. 【請求項９】 請求項８に記載の半導体装置の製造方法
    において、 前記第２電極を形成する前記工程が、 前記エッチング処理によって前記電極材料の層が選択的
    に除去された後に、等方性エッチング処理を実行するこ
    とによって、残留する前記電極材料の層の側壁面を後退
    させる工程を、さらに備える半導体装置の製造方法。
  10. 【請求項１０】 半導体層の主面の上に第１酸化絶縁膜
    を挟んで対向する第１電極と、第２酸化絶縁膜を挟んで
    対向する第２電極とが、当該第２電極を覆うように形成
    された酸化絶縁層によって、互いに電気的に絶縁されて
    いる半導体装置を製造するための製造方法において、 前記半導体層を準備する工程と、 前記半導体層の前記主面の上に、前記第２酸化絶縁膜の
    もとになる酸化物の膜を形成する工程と、 前記酸化物の膜の上に、電極材料の層を形成する工程
    と、 前記電極材料の層の上に、酸化物の層を形成する工程
    と、を備え、 前記電極材料の層を形成する工程が、 前記酸化物の膜の上に、耐酸化性の膜を下部保護膜とし
    て形成する工程と、 前記下部保護膜の上に、導電性材料の層を形成する工程
    と、 前記導電性材料の層の上に、耐酸化性の膜を上部保護膜
    として形成する工程と、を備え、 前記製造方法が、 前記半導体層の主面の上に順次形成された前記酸化物の
    膜から前記酸化物の層までの中で、少なくとも前記導電
    性材料の層から前記酸化物の層までを、選択的に除去す
    ることによって、パターニングされた積層体を形成する
    工程と、 前記積層体の側壁面を覆うように、前記酸化絶縁層の側
    壁部を形成する工程と、をさらに備える半導体装置の製
    造方法。
  11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法において、 前記側壁部を形成する前に、前記積層体の上面と側壁面
    の上、および、この積層体に覆われない露出面の上に、
    別の耐酸化性の膜を形成する工程と、 エッチング処理を実行することにより、前記別の耐酸化
    性の膜を選択的に除去することによって、少なくとも、
    前記積層体の側壁面の中の前記導電性材料の層の側壁面
    に、前記別の耐酸化性の膜を残留させる工程と、をさら
    に備える半導体装置の製造方法。
  12. 【請求項１２】 請求項１１に記載の半導体装置の製造
    方法において、 前記積層体を形成する前記工程では、前記酸化物の膜か
    ら前記酸化物の層までが、選択的除去の対象とされ、 前記別の耐酸化性の膜を選択的に除去する工程では、前
    記積層体の側壁面の中で、少なくとも、前記導電性材料
    の層以下の領域に、前記別の耐酸化性の膜を残留させ
    る、半導体装置の製造方法。
  13. 【請求項１３】 半導体層の主面の上に第１酸化絶縁膜
    を挟んで対向する第１電極と、第２酸化絶縁膜を挟んで
    対向する第２電極とが、当該第２電極を覆うように形成
    された酸化絶縁層によって、互いに電気的に絶縁されて
    いる半導体装置を製造するための製造方法において、 前記半導体層を準備する工程と、 前記半導体層の前記主面の上に、前記第２酸化絶縁膜の
    もとになる酸化物の膜を形成する工程と、 前記酸化物の膜の上に、電極材料の層を形成する工程
    と、 前記電極材料の層の上に、酸化物の層を形成する工程
    と、を備え、 前記電極材料の層を形成する工程が、 前記酸化物の膜の上に、導電性材料の層を形成する工程
    と、 前記導電性材料の層の上に、耐酸化性の膜を上部保護膜
    として形成する工程と、を備え、 前記製造方法が、 前記半導体層の主面の上に順次形成された前記酸化物の
    膜から前記酸化物の層までを、選択的に除去することに
    よって、パターニングされた積層体を形成する工程と、 前記積層体の上面と側壁面の上、および、この積層体に
    覆われない露出面の上に、別の耐酸化性の膜を形成する
    工程と、 エッチング処理を実行することにより、前記別の耐酸化
    性の膜を選択的に除去することによって、少なくとも、
    前記積層体の側壁面の中の前記導電性材料の層以下の部
    分に、前記別の耐酸化性の膜を残留させる工程と、 前記別の耐酸化性膜を含む前記積層体の側壁面を覆うよ
    うに、前記酸化絶縁層の側壁部を形成する工程と、をさ
    らに備える半導体装置の製造方法。
  14. 【請求項１４】 請求項１１ないし請求項１３のいずれ
    かに記載の半導体装置の製造方法において、 前記別の耐酸化性の膜を選択的に除去する工程では、前
    記積層体の側壁面の中で、前記上部保護膜から前記酸化
    物の層内のある高さまでの範囲にも、前記別の耐酸化性
    の膜を残留させる、半導体装置の製造方法。
  15. 【請求項１５】 請求項１２または請求項１３に記載の
    半導体装置の製造方法において、 前記側壁部を形成する工程が、前記別の耐酸化性の膜を
    選択的に除去する工程に先だって実行され、 前記側壁部を形成する工程は、 前記別の耐酸化性の膜を覆うように酸化物を堆積する工
    程と、 異方性ドライエッチング処理を実行することによって、
    前記酸化物を選択的に除去し、その結果、前記酸化物か
    ら前記側壁部を形成する工程と、を備え、 前記別の耐酸化性の膜を選択的に除去する工程では、前
    記エッチング処理として、ウェットエッチング処理が実
    行されることにより、前記別の耐酸化性の膜の中で、前
    記側壁部の外に露出する部分が除去される、半導体装置
    の製造方法。
  16. 【請求項１６】 請求項１０または請求項１１に記載の
    半導体装置の製造方法において、前記積層体を形成する
    前記工程では、少なくとも前記酸化物の膜が選択的除去
    の対象から外され、 前記側壁部を形成する工程が、 前記積層体の上面と側壁面の上、および、この積層体に
    覆われない露出面の上に、酸化物を堆積する工程と、 異方性ドライエッチング処理を実行することによって、
    堆積された前記酸化物を選択的に除去し、その結果、こ
    の酸化物から前記側壁部を形成すると同時に、前記積層
    体および前記側壁部のいずれにも覆われない部分におい
    て、前記酸化物の膜をも除去する工程と、を備える半導
    体装置の製造方法。
  17. 【請求項１７】 請求項１０ないし請求項１６のいずれ
    かに記載の半導体装置の製造方法において、 前記半導体層の主面の中で、前記第１酸化絶縁膜を形成
    すべき領域に犠牲酸化膜を形成する工程と、 ウェットエッチング処理を実行することによって、前記
    犠牲酸化膜を除去する工程と、 前記犠牲酸化膜が除去された領域に、前記第１酸化絶縁
    膜を形成する工程と、 前記第１酸化絶縁膜の上に、前記第１電極を形成する工
    程と、 をさらに備える半導体装置の製造方法。
  18. 【請求項１８】 半導体層の主面の上に第１酸化絶縁膜
    を挟んで対向する第１電極と、第２酸化絶縁膜を挟んで
    対向する第２電極とが、当該第２電極を覆うように形成
    された酸化絶縁層によって、互いに電気的に絶縁されて
    いる半導体装置を製造するための製造方法において、 前記半導体層を準備する工程と、 前記半導体層の前記主面の上に、前記第２酸化絶縁膜の
    もとになる酸化物の膜を形成する工程と、 前記酸化物の膜の上に、電極材料の層を形成する工程
    と、 前記電極材料の層の上に、酸化物の層を形成する工程
    と、 前記半導体層の主面の上に順次形成された前記酸化物の
    膜から前記酸化物の層までの中で、前記電極材料の層か
    ら前記酸化物の層までを、選択的に除去することによっ
    て、パターニングされた積層体を形成する工程と、 前記積層体の側壁面を覆うように、前記酸化絶縁層の側
    壁部を形成する工程と、を備え、 前記側壁部を形成する工程が、 前記積層体の上面と側壁面の上、および、この積層体に
    覆われない露出面の上に、酸化物を堆積する工程と、 はじめに異方性ドライエッチング処理を実行し、その
    後、前記半導体層の前記主面が露出する前の最終段階
    で、ウェットエッチング処理へと切り替えることによっ
    て、堆積された前記酸化物を選択的に除去して、この酸
    化物から前記側壁部を形成するとともに、前記積層体お
    よび前記側壁部のいずれにも覆われない部分において、
    前記酸化物の膜をも除去する工程と、 を備える半導体装置の製造方法。
  19. 【請求項１９】 半導体層の主面の上に第１酸化絶縁膜
    を挟んで対向する第１電極と、第２酸化絶縁膜を挟んで
    対向する第２電極とが、当該第２電極を覆うように形成
    された酸化絶縁層によって、互いに電気的に絶縁されて
    いる半導体装置を製造するための製造方法において、 前記半導体層を準備する工程と、 前記半導体層の前記主面の上に、前記第２酸化絶縁膜の
    もとになる酸化物の膜を形成する工程と、 前記酸化物の膜の上に、電極材料の層を形成する工程
    と、 前記電極材料の層の上に、酸化物の層を形成する工程
    と、 前記半導体層の主面の上に順次形成された前記酸化物の
    膜から前記酸化物の層までの中で、前記電極材料の層か
    ら前記酸化物の層までを、選択的に除去することによっ
    て、パターニングされた積層体を形成する工程と、 前記積層体の側壁面を覆うように、前記酸化絶縁層の側
    壁部を形成する工程と、を備え、 前記側壁部を形成する工程が、 前記積層体の上面と側壁面の上、および、この積層体に
    覆われない露出面の上に、酸化物を堆積する工程と、 異方性ドライエッチング処理を実行することによって、
    堆積された前記酸化物を選択的に除去し、その結果、こ
    の酸化物から前記側壁部を形成すると同時に、前記積層
    体および前記側壁部のいずれにも覆われない部分におい
    て、前記酸化物の膜をも除去する工程と、を備える半導
    体装置の製造方法。
JP8316348A 1996-11-27 1996-11-27 半導体装置およびその製造方法 Pending JPH10163311A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP8316348A JPH10163311A (ja) 1996-11-27 1996-11-27 半導体装置およびその製造方法
KR1019970012890A KR100250353B1 (ko) 1996-11-27 1997-04-08 반도체 장치 및 그 제조방법
US08/877,202 US6124619A (en) 1996-11-27 1997-06-17 Semiconductor device including upper, lower and side oxidation-resistant films
DE19729420A DE19729420A1 (de) 1996-11-27 1997-07-09 Halbleiterbauelement und Verfahren zu dessen Herstellung
FR9709636A FR2756419B1 (fr) 1996-11-27 1997-07-29 Dispositif a semiconducteurs ayant une electrode de type plat et procede de fabrication
FR9800311A FR2757314B1 (fr) 1996-11-27 1998-01-14 Dispositif a semiconducteurs ayant une electrode de type plat et procede de fabrication

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8316348A JPH10163311A (ja) 1996-11-27 1996-11-27 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JPH10163311A true JPH10163311A (ja) 1998-06-19

Family

ID=18076116

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8316348A Pending JPH10163311A (ja) 1996-11-27 1996-11-27 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US6124619A (ja)
JP (1) JPH10163311A (ja)
KR (1) KR100250353B1 (ja)
DE (1) DE19729420A1 (ja)
FR (2) FR2756419B1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100540477B1 (ko) * 1998-06-30 2006-03-17 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
KR100720474B1 (ko) * 2005-06-17 2007-05-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
US8740174B2 (en) * 2006-12-12 2014-06-03 Hydril Usa Manufacturing Llc Dual-direction ram-type blowout preventer seal

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS561546A (en) * 1979-06-15 1981-01-09 Mitsubishi Electric Corp Manufacture of integrated circuit device
NL7907434A (nl) * 1979-10-08 1981-04-10 Philips Nv Werkwijze voor het vervaardigen van een halfgeleider- inrichting.
FR2555365B1 (fr) * 1983-11-22 1986-08-29 Efcis Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede
US5225704A (en) * 1988-07-08 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Field shield isolation structure for semiconductor memory device and method for manufacturing the same
JPH0828473B2 (ja) * 1988-09-29 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
JP2507557B2 (ja) * 1988-09-29 1996-06-12 三菱電機株式会社 半導体装置の製造方法
JPH02172253A (ja) * 1988-12-24 1990-07-03 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH04105328A (ja) * 1990-08-24 1992-04-07 Mitsubishi Electric Corp 半導体装置の製造方法
JP3009239B2 (ja) * 1991-04-02 2000-02-14 本田技研工業株式会社 半導体センサ
JPH06283599A (ja) * 1993-03-29 1994-10-07 Nippon Steel Corp 半導体装置及びその製造方法
JPH06302779A (ja) * 1993-04-09 1994-10-28 Nippon Steel Corp 半導体装置及びその製造方法
JP3778581B2 (ja) * 1993-07-05 2006-05-24 三菱電機株式会社 半導体装置およびその製造方法
US6780718B2 (en) * 1993-11-30 2004-08-24 Stmicroelectronics, Inc. Transistor structure and method for making same
JPH07273185A (ja) * 1994-03-28 1995-10-20 Nippon Steel Corp 半導体装置及びその製造方法
JPH07283300A (ja) * 1994-04-01 1995-10-27 Nippon Steel Corp 半導体装置及びその製造方法
US5641989A (en) * 1994-06-03 1997-06-24 Nippon Steel Corporation Semiconductor device having field-shield isolation structures and a method of making the same
JP3876009B2 (ja) * 1994-06-03 2007-01-31 ペグレ・セミコンダクターズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
KR0141195B1 (ko) * 1994-06-08 1998-07-15 김광호 저저항 게이트전극을 갖는 반도체소자의 제조방법
US5610099A (en) * 1994-06-28 1997-03-11 Ramtron International Corporation Process for fabricating transistors using composite nitride structure
JPH0831928A (ja) * 1994-07-12 1996-02-02 Nippon Steel Corp 半導体装置の製造方法
JPH08148586A (ja) * 1994-11-21 1996-06-07 Toshiba Corp 半導体装置の製造方法
JPH08162523A (ja) * 1994-12-06 1996-06-21 Nippon Steel Corp 半導体装置及びその製造方法
DE69531282T2 (de) * 1994-12-20 2004-05-27 STMicroelectronics, Inc., Carrollton Isolierung durch aktive Transistoren mit geerdeten Torelektroden
US5762813A (en) * 1995-03-14 1998-06-09 Nippon Steel Corporation Method for fabricating semiconductor device
US5747845A (en) * 1995-08-22 1998-05-05 Nippon Steel Corporation Semiconductor memory device with memory cells each having transistor and capacitor and method of making the same
JP3526997B2 (ja) * 1995-12-27 2004-05-17 ユー・エム・シー・ジャパン株式会社 マスクｒｏｍ
US5814553A (en) * 1996-05-09 1998-09-29 United Microelectronics Corp. Method of fabricating self-align contact window with silicon nitride side wall

Also Published As

Publication number Publication date
DE19729420A1 (de) 1998-05-28
KR100250353B1 (ko) 2000-04-01
US6124619A (en) 2000-09-26
KR19980041704A (ko) 1998-08-17
FR2756419A1 (fr) 1998-05-29
FR2757314B1 (fr) 2003-01-17
FR2756419B1 (fr) 2000-08-04
FR2757314A1 (fr) 1998-06-19

Similar Documents

Publication Publication Date Title
US6331469B1 (en) Trench isolation structure, semiconductor device having the same, and trench isolation method
US6753235B2 (en) Method of manufacturing CMOS thin film transistor
US6838733B2 (en) Semiconductor device and fabrication method with etch stop film below active layer
KR100270464B1 (ko) 함몰형 산화절연을 형성하는 방법
US7560759B2 (en) Semiconductor device and method of manufacturing the same
KR20010051263A (ko) Ｍｏｓｆｅｔ 스페이서를 위한 다층 구조물
KR20000051318A (ko) 반도체소자 및 그의 제조방법
JPH10163311A (ja) 半導体装置およびその製造方法
KR100548572B1 (ko) 모스 트랜지스터 형성방법
KR20000011198A (ko) 반도체장치및그제조방법
JPS63305527A (ja) 半導体装置およびその製造方法
JP3001588B2 (ja) 半導体装置およびその製造方法
US20040157405A1 (en) Methods for forming a device isolating barrier and methods for forming a gate electrode using the same
JPH0298939A (ja) 半導体装置の製造方法
US6521517B1 (en) Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer
KR20050058637A (ko) 살리사이드를 갖는 반도체 소자 제조 방법
KR100408863B1 (ko) 반도체 소자의 게이트 산화막 형성 방법
KR100424185B1 (ko) 트랜지스터 형성 방법
KR100579851B1 (ko) 반도체 소자의 분리 방법
JP2001077359A (ja) 半導体装置とその製造方法
KR100446860B1 (ko) 반도체소자의 제조방법
KR0152933B1 (ko) 반도체 소자 제조방법
TW202606464A (zh) 半導體結構及其製造方法
KR100270022B1 (ko) 박막트랜지스터
JPH0298940A (ja) 半導体装置の製造方法