JPH10163327A - 遅延回路及び信号遅延用集積回路と遅延時間測定方法 - Google Patents

Abstract

(57)【要約】 【課題】 遅延時間の変更設定が可能な遅延回路10にお
いて、微小な遅延時間の変更設定が可能な遅延回路10の
製造を容易とする。 【解決手段】 遅延ゲートブロック31の複数個を有し、
各遅延ゲートブロック31は複数個の遅延用ゲート素子33
を直列に有して入力信号を２つの出力信号とし且つ少な
くとも一方の出力信号の遅延時間を調整可能とし、各遅
延ゲートブロック31の一方の出力信号を他の遅延ゲート
ブロック31に入力するように各遅延ゲートブロック31を
直列に接続し、各遅延ゲートブロック31の他の出力信号
が遅延選択セレクタ25に入力され、この遅延選択セレク
タ25により各遅延ゲートブロック31から出力された信号
の何れか一つの信号を選択して信号出力端子15から出力
する遅延回路10とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微小単位時間を調
整する遅延回路に関するものであり、尚詳しくは、遅延
時間を調整して信号のタイミングを合わせることを可能
とする集積回路に関するものである。

【０００２】

【従来の技術】今日、特定の信号と他の信号とのタイミ
ングを所望とするために、種々の遅延回路が用いられて
いる。この遅延回路としては、従来、設定した遅延時間
だけ特定の信号を送らせる遅延素子の１個又は複数個を
特定信号の線路に組み込むことが多かった。

【０００３】又、近年、遅延時間の調整変更を可能とす
る遅延回路としては、図６に示すような回路が使用され
ている。この遅延回路11は、多数個の遅延素子19を直列
に接続し、セレクタ23を用いて入力信号を通過させる遅
延素子19の数、即ち遅延時間を変更可能とするものであ
る。

【０００４】即ち、図６に示したように、セレクタ23の
第０入力端子Ｄ0を信号入力端子13に、セレクタ23の第
１入力端子Ｄ1を１番目の遅延素子19-1を介して信号入
力端子13に、又、セレクタ23の第２入力端子Ｄ2を１番
目の遅延素子19-1及び２番目の遅延素子19-2を介して信
号入力端子13に、更に、セレクタ23の第３入力端子Ｄ3
を１番目の遅延素子19-1乃至３番目の遅延素子19-3を介
して信号入力端子13に接続するように、順次、直列とし
た遅延素子19-1，19-2，…の接続部を各々セレクタ23の
入力端子に接続するものである。そして、セレクタ23の
制御端子Ｓをコントローラ21に接続し、セレクタ23の出
力端子Ｄoutを遅延回路11の信号出力端子15とするもの
である。

【０００５】従って、この遅延回路11では、制御入力端
子17から選択信号を入力すれば、この選択信号に基づい
てコントローラ21からセレクタ23の制御端子Ｓに切換制
御信号が出力され、セレクタ23は各入力端子Ｄ0，Ｄ1，
Ｄ2，…，Ｄnの内の特定の入力端子のみをセレクタ23の
出力端子に接続するものである。このように、制御入力
端子17に入力する選択信号に基づいて、セレクタ23の入
力端子と出力端子との接続を選択し、例えば、第０入力
端子Ｄ0を出力端子ＤOUTに接続すれば、この遅延回路11
の信号出力端子15に出力される信号は、信号入力端子13
に入力される信号に対して遅延時間が０となる。又、セ
レクタ23の第１入力端子Ｄ1をセレクタ23の出力端子ＤO
UTに接続するときは、第１遅延素子19-1で設定された遅
延時間だけ信号出力端子15に出力される信号は遅れるこ
ととなる。そして、セレクタ23の第２入力端子Ｄ2をセ
レクタ23の出力端子ＤOUTに接続するときは、第１遅延
素子19-1で設定された遅延時間と第２遅延素子19-2の遅
延時間との和だけ遅れた信号が信号出力端子15から出力
され、セレクタ23の入力端子を選択することにより、信
号出力端子15から出力される信号のタイミングをずらす
ように遅延時間の設定変更が可能とされるものである。

【０００６】尚、このように遅延素子19を直列として用
いることにより遅延時間の設定変更を可能とする遅延回
路11では、多くの場合、各遅延素子19の遅延時間を極力
同一遅延時間となるように予め設定するように設計して
いる。

【０００７】

【発明が解決しようとする課題】今日、遅延時間の調整
可能な遅延回路として、微小な単位時間の遅延時間を制
御することのできる遅延回路が求められている。そし
て、ゲート回路を遅延素子とする遅延回路では、１ナノ
秒以下の微小遅延時間を各遅延素子で設定することが可
能である。

【０００８】しかし、多数個の遅延素子としたゲート回
路を１個のセレクタに各々接続すると、回路結線が複雑
となり、セレクタと各ゲート回路との結線線路における
Ｌ成分やＣ成分によって各ゲート回路の出力端子からセ
レクタの入力端子に信号が到達する迄の時間が問題とな
ることがある。即ち、各遅延素子の遅延時間としてナノ
秒程度の微小時間を設定する場合、直列とした多数個の
遅延素子の内、Ｘ番目の遅延素子において、当該遅延素
子の入力側とセレクタとの結線線路における信号伝播時
間に対し、当該遅延素子の出力側とセレクタとの結線線
路における信号伝播時間が相対的に早くなることがあ
る。言い換えると、当該遅延素子の入力側からセレクタ
に到達する信号が当該遅延素子を介して出力側からセレ
クタに到達する信号よりも遅くなることが生じる場合が
ある。

【０００９】このため、直列とした多数個の遅延素子に
より入力信号を順次遅延させる遅延回路において、各遅
延素子の遅延時間を極めて短くした場合、特定の遅延素
子にあっては、この遅延素子を介した信号がこの遅延素
子を介していない信号よりも遅延時間が少ないスキュー
と呼ばれる逆転現象が発生し、微小遅延時間をもって遅
延時間の変更を可能とする遅延回路の設計や製造を極め
て困難としていた。

【００１０】

【課題を解決するための手段】本発明は、複数個の遅延
ゲートブロックを有し、各遅延ゲートブロックは複数個
の遅延用ゲート素子を直列として有して入力信号を２つ
の出力信号として出力すると共に少なくとも一方の出力
信号の遅延時間を調整可能とし、各遅延ゲートブロック
の一方の出力信号を他の遅延ゲートブロックに入力する
ようにして各遅延ゲートブロックを直列とし、各遅延ゲ
ートブロックの他の出力信号を遅延選択セレクタに入力
してこの遅延選択セレクタにより各遅延ゲートブロック
から出力された信号の何れか一つの信号を選択して信号
出力端子から出力する遅延回路とするものである。

【００１１】このように、この遅延回路では、遅延選択
セレクタにより信号出力端子に出力する信号を選択する
ことにより、各遅延ゲートブロックで定める遅延時間に
基づいた遅延時間の異なる信号を出力することができ
る。又、各遅延ゲートブロックは２つの信号を出力し、
少なくとも一方の出力信号の遅延時間を調整可能として
いる故、各遅延ゲートブロックで定める遅延時間が微小
時間のためにスキューと呼ばれる逆転現象が生じる場合
には、逆転現象を生じさせる前段の遅延ゲートブロック
において遅延選択セレクタに出力する信号の遅延時間を
短く、又は次段の遅延ゲートブロックに出力する信号の
遅延時間を長くすることにより、スキューを解消するこ
とができる。

【００１２】又、本発明は、遅延用ゲート素子の複数個
を直列に接続した遅延ゲートブロックの複数個を設け、
各遅延ゲートブロックは、遅延ゲートブロック内におけ
る最終段の遅延用ゲート素子の出力端子を他の遅延ゲー
トブロックにおける初段の遅延用ゲート素子に接続して
各遅延ゲートブロックを直列とし、初段の遅延ゲートブ
ロックにおける初段の遅延用ゲート素子の入力端子を信
号入力端子に接続し、又、各遅延ゲートブロックには各
々調整用セレクタを設け、調整用セレクタの各入力端子
を遅延ゲートブロック内の異なる遅延用ゲート素子の出
力端子に接続し、各調整用セレクタの出力端子を遅延選
択セレクタの入力端子に接続し、遅延選択セレクタの出
力端子を信号出力端子に接続した信号遅延用集積回路と
するものである。

【００１３】このように、遅延ゲートブロック内に複数
個の遅延用ゲート素子を直列に設け、遅延ゲートブロッ
クを直列とすることにより、信号入力端子から入力され
た信号に対して遅延用ゲート素子によって順次遅延時間
の異なる多数の遅延信号を形成することができる。そし
て、直列とした各遅延ゲートブロックからの信号を遅延
選択セレクタに送る故、遅延選択セレクタに入力される
信号の何れかを選択して信号出力端子に出力すれば、遅
延時間の異なる信号を出力することができる信号遅延用
集積回路とすることができるものである。又、各遅延ゲ
ートブロックに設けた調整用セレクタにより遅延ゲート
ブロック内での遅延時間を調整変更して遅延選択セレク
タに送ることができる故、遅延選択セレクタに到達する
信号にスキューと呼ばれる逆転現象が生じる場合は、調
整用セレクタに入力する制御信号を切り換え、遅延選択
セレクタに送る信号の当該遅延ゲートブロックにおける
遅延時間を調整してスキューを解消することができる。

【００１４】尚、本発明としては、多数ビットのシフト
レジスタを設け、シフトレジスタの各ビット出力端子を
各々異なる調整用セレクタの各制御端子に接続した信号
遅延用集積回路とすることが好ましい。このように、調
整用セレクタを制御する制御信号を記憶するシフトレジ
スタを設ければ、多数ビットの信号をシリアルにシフト
レジスタに入力することが可能となり、信号遅延用集積
回路の外部端子数を少なくすることができる。

【００１５】そして、本発明は、遅延用ゲート素子の複
数個を直列に接続した遅延ゲートブロックの複数個を形
成し、各遅延ゲートブロックには修正セレクタを設けて
修正セレクタの各入力端子を遅延ゲートブロック内の異
なる遅延用ゲート素子の出力端子に接続し、修正セレク
タの出力端子を他の遅延ゲートブロックにおける初段の
遅延用ゲート素子に接続して各遅延ゲートブロックを直
列とし、初段の遅延ゲートブロックにおける初段の遅延
用ゲート素子の入力端子を信号入力端子に接続し、又、
各遅延ゲートブロックにおける適宜の遅延用ゲート素子
の出力端子を遅延選択セレクタの入力端子に接続し、遅
延選択セレクタの出力端子を信号出力端子に接続した信
号遅延用集積回路とすることができる。

【００１６】このように、遅延ゲートブロック内に複数
個の遅延用ゲート素子を直列に設け、遅延ゲートブロッ
クを直列とすることにより、信号入力端子から入力され
た信号に対して遅延用ゲート素子によって順次遅延時間
の異なる多数の遅延信号を形成することができる。そし
て、各遅延ゲートブロックに修正セレクタを設け、次段
の遅延ゲートブロックに伝達する信号の遅延時間を調整
可能としている故、次段の遅延ゲートブロックを介して
遅延選択セレクタに入力する信号の遅延時間を調整する
ことができる。このため、各遅延ゲートブロックにおけ
る遅延時間を微小時間とすることによりスキューが生じ
る場合、次段の遅延ゲートブロックに送る信号の遅延時
間を調整することによりスキューを解消しつつ、微小遅
延時間を設定変更することのできる遅延回路用集積回路
を容易に構成することができる。

【００１７】尚、本発明としては、多数ビットのシフト
レジスタを有し、シフトレジスタの各ビット出力端子を
各々異なる修正セレクタの各制御端子に接続した信号遅
延用集積回路とすることが好ましい。このように、修正
セレクタを制御する制御信号を記憶するシフトレジスタ
を設ければ、多数ビットの信号をシリアルにシフトレジ
スタに入力することが可能となり、信号遅延用集積回路
の外部端子数を少なくすることができる。

【００１８】更に、本発明は、遅延用ゲート素子の複数
個を直列に接続した遅延ゲートブロックの複数個を形成
し、各遅延ゲートブロックには２つのセレクタを調整用
セレクタ及び修正セレクタとして設け、調整用セレクタ
の各入力端子を遅延ゲートブロック内の異なる遅延用ゲ
ート素子の出力端子に接続し、又、修正セレクタの各入
力端子を遅延ゲートブロック内の異なる遅延用ゲート素
子の出力端子に接続し、各修正セレクタの出力端子を他
の遅延ゲートブロックにおける初段の遅延用ゲート素子
に接続して各遅延ゲートブロックを直列とし、初段の遅
延ゲートブロックにおける初段の遅延用ゲート素子の入
力端子を信号入力端子に接続し、又、各調整用セレクタ
の出力端子を遅延選択セレクタの入力端子に接続し、遅
延選択セレクタの出力端子を信号出力端子に接続した信
号遅延用集積回路とすることもある。

【００１９】このように、遅延ゲートブロック内に複数
個の遅延用ゲート素子を直列に設け、遅延ゲートブロッ
クを直列とすることにより、信号入力端子から入力され
た信号に対して遅延用ゲート素子によって順次遅延時間
の異なる多数の遅延信号を形成することができる。そし
て、直列とした各遅延ゲートブロックからの信号を遅延
選択セレクタに送る故、遅延選択セレクタに入力される
信号の何れかを選択して信号出力端子に出力すれば、遅
延時間の異なる信号を出力することができる信号遅延用
集積回路とすることができるものである。又、各遅延ゲ
ートブロックに設けた調整用セレクタにより遅延ゲート
ブロック内での遅延時間を調整変更して遅延選択セレク
タに送ることができる故、遅延選択セレクタに到達する
信号にスキューと呼ばれる逆転現象が生じる場合は、調
整用セレクタに入力する制御信号を切り換えて遅延選択
セレクタに信号が到達する時間を調整し、更に、次段の
遅延ゲートブロックに送る信号の遅延時間を調整するこ
とによりスキューを解消しつつ、微小遅延時間を一定の
時間を単位として設定変更することのできる遅延回路を
容易に構成することができる。

【００２０】尚、本発明としては、多数ビットのシフト
レジスタを有し、シフトレジスタの各ビット出力端子を
各々異なる調整用セレクタ及び修正セレクタの各制御端
子に接続した信号遅延用集積回路とすることが好まし
い。このように、調整用セレクタを制御する制御信号を
記憶するシフトレジスタや修正セレクタを制御する制御
信号を記憶するシフトレジスタを設ければ、多数ビット
の信号をシリアルにシフトレジスタに入力することが可
能となり、信号遅延用集積回路の外部端子数を少なくす
ることができる。

【００２１】そして、本発明は、遅延時間の調整可能な
遅延回路と遅延時間が一定に設定された遅延素子とを用
い、遅延回路の出力端子を遅延素子の入力端子に、遅延
素子の出力端子を遅延回路の入力端子に接続して閉回路
を形成し、この閉回路に遅延素子の遅延時間よりも短時
間のパルス幅としたパルスの一つを入力し、閉回路を循
環するパルスの周期により遅延回路の遅延時間を測定す
る方法を採用するものである。

【００２２】このように、遅延回路と遅延素子とによる
閉回路に１つのパルスを入力すれば、このパルスは遅延
回路の遅延時間と遅延素子の遅延時間及び回路を信号が
伝播する際に要する時間の合計時間を周期として閉回路
を循環する。従って、遅延回路の遅延時間を変更する
と、この変更による時間差だけ異なった周期でパルスは
閉回路内を循環し、遅延回路の変更遅延時間を容易に知
ることができる。

【００２３】尚、本発明としては、パルスの周期は、単
位時間に遅延回路又は遅延素子が出力するパルス数によ
り又は所定個数のパルスを出力するのに要した時間によ
り算出することが好ましい。このように、単位時間のパ
ルス数をカウントすれば、パルスの１周期の時間変更が
微小であっても、容易に１周期の時間ひいては変更時間
を算出することができる。又、所定個数のパルスを出力
するのに要した時間を計測する場合も、パルスの１周期
の時間変更が微小であっても容易に１周期の時間ひいて
は変更時間を算出することができる。

【００２４】

【発明の実施の形態】本発明に係る遅延回路10の実施の
形態は、図１に示すように、多数個の遅延用ゲート素子
33を直列としつつ、複数個の遅延用ゲート素子33をもっ
て遅延ゲートブロック31とするものである。そして、こ
の遅延ゲートブロック31にセレクタを設けて調整用セレ
クタ35とし、この調整用セレクタ35の出力端子を遅延選
択セレクタ25の入力端子に接続して遅延時間の調整が可
能な遅延回路10とするものである。

【００２５】この遅延回路10は、集積回路として形成す
るものであり、直列とした多数個の遅延用ゲート素子33
の内の初段の遅延用ゲート素子33の入力端子は、遅延回
路10の信号入力端子13に接続するものである。又、直列
に接続された複数個の遅延用ゲート素子33をもって遅延
ゲートブロック31とし、各遅延ゲートブロック31におけ
る最終段の遅延用ゲート素子33を次段の遅延ゲートブロ
ック31における初段の遅延用ゲート素子33に接続して遅
延ゲートブロック31も直列とするものである。

【００２６】そして、この各遅延ゲートブロック31にお
ける調整用セレクタ35は、遅延ゲートブロック31内にお
ける異なる遅延用ゲート素子33の出力端子を調整用セレ
クタ35の入力端子に接続し、この調整用セレクタ35の出
力端子を遅延選択セレクタ25の入力端子に接続するもの
である。更に、遅延選択セレクタ25の出力端子を遅延回
路10の信号出力端子15に接続し、この遅延選択セレクタ
25の制御端子はコントローラ21に接続し、コントローラ
21の入力端子を遅延回路10の制御入力端子17に接続する
ものである。

【００２７】又、調整用セレクタ35の制御端子は、調整
データ記憶手段41とするシフトレジスタのビット出力端
子に接続し、シフトレジスタの入力端子を調整データ入
力端子45に接続するものである。尚、この実施の形態で
は、２５６個の遅延ゲートブロック31を形成し、遅延選
択セレクタ25は、８ビットの制御信号により各遅延ゲー
トブロック31からの信号の何れか一つを選択して信号出
力端子15に出力するものとしている。

【００２８】又、各遅延ゲートブロック31は、少なくと
も５個の遅延用ゲート素子33を直列とし、調整用セレク
タ35は、２ビットの調整信号により異なる遅延用ゲート
素子33に接続した４入力端子の何れかの信号を遅延選択
セレクタ25に送るものとしている。このため、調整デー
タ記憶手段41としたシフトレジスタは、５１２ビットの
パラレル信号を調整信号として出力することが可能なシ
フトレジスタとし、５１２ビットの調整データ信号を調
整データ入力端子45から入力し、クロック端子47からク
ロック信号を入力してシリアル信号である調整データ信
号を調整データ記憶手段41に記憶させることができるよ
うにしている。

【００２９】このように、この遅延回路10は、多数個の
遅延用ゲート素子33を直列とし、ゲート素子の動作遅れ
時間により信号を遅延させるものである故、１個のゲー
ト素子での遅延時間を極めて短く、例えば数百ピコ秒程
度とすることができる。そして、複数個のゲート素子を
直列として遅延ゲートブロック31を構成している故、１
遅延ゲートブロック31当たり、例えば１ナノ秒乃至数ナ
ノ秒程度とする極めて短い遅延時間を設定して遅延信号
を形成することができる。

【００３０】従って、制御入力端子17から選択信号を入
力し、コントローラ21からの制御信号により遅延選択セ
レクタ25の出力端子に接続する入力端子を切り換える
と、信号入力端子13から入力された入力信号に対し、各
遅延ゲートブロック31で設定される遅延時間による遅
延、及び、各遅延ゲートブロック31から遅延選択セレク
タ25への結線線路における信号伝播時間差をもった信号
が信号出力端子15から出力されることになる。

【００３１】そして、この遅延回路10では、各遅延ゲー
トブロック31内に調整用セレクタ35を有している故、各
遅延ゲートブロック31において、遅延ゲートブロック31
に入力される信号に対して遅延ゲートブロック31が遅延
選択セレクタ25に出力する信号の出力タイミングを調整
することができる。このため、特定の遅延ゲートブロッ
ク31が遅延選択セレクタ25に出力する信号の遅延選択セ
レクタ25に到達する時間が次段の遅延ゲートブロック31
を介して遅延選択セレクタ25に到達する時間よりも遅く
なるスキューと呼ばれる逆転現象が生じる場合、スキュ
ーを生じさせる特定の遅延ゲートブロック31の前段とさ
れる遅延ゲートブロック31における調整用セレクタ35の
入力端子を切り換え、この前段とされる特定の遅延ゲー
トブロック31が遅延選択セレクタ25に出力する信号の遅
延時間を短くすることができる。

【００３２】従って、この特定の遅延ゲートブロック31
の次段の遅延ゲートブロック31から遅延選択セレクタ25
に入力される信号よりもこの特定の遅延ゲートブロック
31から遅延選択セレクタ25に入力される信号が早くなる
ように調整することができ、スキューを解消することが
できる。このため、微小時間単位で遅延時間を変更でき
る遅延回路10の設計に際し、完全にスキューを生じさせ
ない回路設計を行う必要が無く、信号遅延用集積回路の
設計が容易となる。

【００３３】又、このような微小な遅延時間の変更を行
う遅延回路10の調整検査に際しては、一定の遅延時間を
有する遅延素子51及びパルス発生器53とパルスカウンタ
又は周波数測定機59を用いるものである。即ち、図２に
示すように、２入力セレクタ55の一つの入力端子をパル
ス発生器53に接続し、２入力セレクタ55の他の入力端子
を遅延素子51の出力端子に接続する。そして、この２入
力セレクタ55の出力端子を遅延回路10の信号入力端子13
に接続し、遅延回路10の信号出力端子15を遅延素子51の
入力端子と周波数測定機59の入力端子に接続するもので
ある。

【００３４】このようにして遅延回路10と遅延素子51と
によって閉回路を形成し、図３に示すように、セレクト
信号ＡをＨレベルとしているときにパルス発生器53によ
り１個のＨパルスを入力信号Ｂに出力させるものであ
る。尚、この２入力セレクタ55は、セレクト信号ＡがＨ
レベルのとき、パルス発生器53を接続した２入力セレク
タ55の入力端子を当該２入力セレクタ55の出力端子に接
続し、セレクト信号ＡがＬレベルのときは遅延素子51を
接続した２入力セレクタ55の入力端子を当該２入力セレ
クタ55の出力端子に接続するものである。

【００３５】又、パルス発生器53が出力するＨパルスの
パルス幅は、遅延素子51の遅延時間Δｔよりも短い時間
の幅とするものである。そして、セレクト信号ＡのＨレ
ベルの時間は、遅延回路10に設定する遅延時間Δｘと遅
延素子51の遅延時間Δｔとを加算した時間よりも長い時
間とし、パルス発生器53からＨパルスを出力するタイミ
ングは、セレクト信号ＡをＬレベルに戻す直前とする。

【００３６】このように、セレクト信号ＡをＨレベルと
して、先ず、パルス発生器53からのＬレベル信号を遅延
回路10に入力し、遅延回路10の出力信号を確実にＬレベ
ルとし、更に遅延素子51の出力信号もＬレベルとした
後、パルス発生器53からのＨパルスを遅延回路10に入力
して２入力セレクタ55によって遅延回路10の入力端子の
接続を遅延素子51の出力端子に切り換えるものである。

【００３７】従って、遅延回路10に入力されたＨパルス
は、遅延回路10の遅延時間Δｘだけ遅れて遅延回路10の
信号出力端子15から出力されて遅延素子51に入力され
る。そしてこの遅延回路10から出力されたＨパルスは、
遅延素子51により更に遅延素子51の遅延時間Δｔだけ遅
れて遅延回路10に再度入力される。このため、遅延回路
10は、以後、遅延素子51の遅延時間Δｘと遅延回路10の
遅延時間Δｔ、更に、閉回路中の信号伝播時間Δｔ’の
合計時間に等しい時間間隔でＨパルスを出力し、遅延回
路10の出力信号Ｃには一定時間間隔でＨパルスが発生す
ることになる。

【００３８】尚、２入力セレクタ55と遅延回路10との間
には、リミッターを挿入し、一定レベル以上の信号がリ
ミッターに入力されたときは所定電圧のＨレベル信号と
して出力し、一定レベル未満の信号がリミッターに入力
されたときは例えば０ボルトなどの所定のＬレベル信号
を出力させることが好ましい。このように、２入力セレ
クタ55と遅延回路10との間にリミッタを挿入すれば、遅
延回路10と遅延素子51とによる閉回路をＨパルスが循環
する際、Ｈパルスのレベルが低下し、又は、Ｈパルス以
外のＬレベルが上昇することを防止し、閉回路でのＨパ
ルスの循環、即ち、一定周期でＨパルスが発生する発振
状態を確実に持続させて一定間隔としたＨパルスの形成
を持続させることができる。

【００３９】そして、遅延回路10の制御入力端子17から
入力する選択信号により、遅延選択セレクタ25の入力端
子を順次切り換えて遅延時間Δｘを変更する。この遅延
時間Δｘの変更としては、例えば遅延回路10の遅延時間
Δｘを最小遅延時間から最大遅延時間に、又は、最大遅
延時間から最小遅延時間に順次変更するものである。こ
のように、遅延回路10の遅延時間を例えば順次大きくす
るように選択信号を切り換えると、遅延回路10の出力す
るＨパルスの間隔は長くなり、閉回路の発振周波数は順
次低くなる。

【００４０】従って、この遅延回路10の出力信号を周波
数測定機59で確認しつつ制御入力端子17に入力する選択
信号を切り換え、周波数測定機59で確認する発振周波数
が高くなることにより、遅延回路10内における特定の遅
延ゲートブロック31から遅延選択セレクタ25への信号伝
播時間によって遅延時間の逆転が生じたことを容易に確
認できる。

【００４１】又、このときの選択信号により、遅延時間
が逆転する遅延ゲートブロック31を特定することができ
る故、調整データ入力端子45から調整データ信号を入力
し、遅延時間の逆転が生じた遅延ゲートブロック31にお
ける前段の遅延ゲートブロック31の調整用セレクタ35を
切り換え、この遅延ゲートブロック31における遅延時間
を短くする。

【００４２】このようにして、各遅延ゲートブロック31
における遅延時間を調整すれば、遅延選択セレクタ25に
より順次遅延ゲートブロック31を切り換えることによ
り、確実に遅延時間を順次長く、又は順次短くすること
ができる遅延回路10とすることができる。尚、閉回路の
発振周波数の測定は、周波数測定機59を用いる場合のみ
でなく、パルスカウンタにより所要数のパルスが遅延回
路10から出力される時間を計測し、パルス間隔を求める
こともできる。

【００４３】更に、周波数の変化に基づいて各段の遅延
ゲートブロック31による遅延時間を求めることもでき、
各遅延ゲートブロック31から遅延選択セレクタ25への結
線線路における信号伝播時間差が小さいときは、調整用
セレクタ35に調整データ記憶手段41から入力する調整信
号を変更し、ほぼ等間隔の遅延時間を設定することもで
きる。

【００４４】又、スキューを解消し、選択信号により遅
延時間を変更する場合に極力等しい時間差の遅延時間で
遅延時間の変更を行うための調整データは、信号遅延用
集積回路の外部に設ける記憶手段に記憶させる場合や、
当該遅延回路10に組み込んだシフトレジスタである調整
データ記憶手段41をクリアリセットしないように構成す
ることにより、調整データ記憶手段41に保持させること
がある。

【００４５】そして、遅延回路10の他の実施の形態とし
ては、図４に示すように、多数個の遅延用ゲート素子33
を用い、複数個の遅延用ゲート素子33をもって遅延ゲー
トブロック31とし、修正セレクタ37としてのセレクタを
設け、この修正セレクタ37を介して遅延ゲートブロック
31を直列とするものである。この遅延回路10の遅延ゲー
トブロック31は、複数個の遅延用ゲート素子33を直列と
し、例えば初段の遅延用ゲート素子33の出力端子は次段
の遅延用ゲート素子33に接続すると共に、遅延選択セレ
クタ25の入力端子に接続するものである。

【００４６】又、この遅延ゲートブロック31における修
正セレクタ37の入力端子は、遅延ゲートブロック31内に
おいて直列とした各遅延用ゲート素子33の最終段の遅延
用ゲート素子33の出力端子、及び、適宜その前段の遅延
用ゲート素子33の出力端子に接続するものである。そし
て、この修正セレクタ37の出力端子を他の遅延ゲートブ
ロック31における初段の遅延用ゲート素子33に接続して
遅延ゲートブロック31を直列とするものである。

【００４７】尚、遅延選択セレクタ25と各遅延ゲートブ
ロック31との接続は、遅延ゲートブロック31内の初段の
遅延用ゲート素子33の出力端子と遅延選択セレクタ25と
の接続とする場合に限るものではない。そして、修正デ
ータ記憶手段43としてのシフトレジスタを設け、シフト
レジスタのビット出力端子を各々修正セレクタ37の制御
端子に接続し、シフトレジスタの入力端子を修正データ
入力端子46に接続するものである。

【００４８】又、修正データ記憶手段43としたシフトレ
ジスタのシリアルデータ入力端子を修正データ入力端子
46に接続し、このシフトレジスタのクロック端子をクロ
ック入力端子48に接続するものである。このように、こ
の遅延回路10では、複数の直列とした遅延用ゲート素子
33と１個の修正セレクタ37とにより遅延ゲートブロック
31を形成し、修正セレクタ37の出力を次段の遅延ゲート
ブロック31に入力するようにして遅延ゲートブロック31
を直列としている故、修正データ記憶手段43が出力する
修正セレクタ37への修正信号により、特定の遅延ゲート
ブロック31を介して次段の遅延ゲートブロック31に入力
信号を伝達する際の遅延時間を修正変更することができ
る。

【００４９】従って、この遅延回路10では、各遅延ゲー
トブロック31の各修正セレクタ37により遅延ゲートブロ
ック31内の極力前段の遅延用ゲート素子33からの信号を
次段の遅延ゲートブロック31に送るようにしておき、遅
延選択セレクタ25により各遅延ゲートブロック31からの
信号を選択して信号出力端子15から信号を出力するに際
し、後段の遅延ゲートブロック31からの信号が前段の遅
延ゲートブロック31からの信号よりも遅延時間が短くな
ったときは、前段の遅延ゲートブロック31から次段の遅
延ゲートブロック31に伝達する信号の遅延時間を大きく
するように修正セレクタ37の入力端子を切り換えて出力
信号における遅延時間の逆転を無くすようにすることが
できる。

【００５０】又、更に他の実施の形態としては、図５に
示すように、複数個の遅延用ゲート素子33を直列として
遅延ゲートブロック31を形成すると共に、前段から順次
所要個数の遅延用ゲート素子33の出力端子を調整用セレ
クタ35の入力端子に接続し、最終段及び最終段から適宜
前段の所要個数の遅延用ゲート素子33の出力端子を修正
セレクタ37の入力端子に接続するものである。

【００５１】そして、調整用セレクタ35の出力端子を遅
延選択セレクタ25の入力端子に接続すると共に調整デー
タ記憶手段41を設けることは図１に示した遅延回路10と
同様とするものである。又、修正セレクタ37の出力端子
を次段の遅延ゲートブロック31に接続して各遅延ゲート
ブロック31を直列とすると共に、修正データ記憶手段43
を設けることは図４に示した遅延回路10と同様とするも
のである。

【００５２】従って、この実施の形態では、各遅延ゲー
トブロック31から遅延選択セレクタ25に出力する信号に
おける各遅延ゲートブロック31での遅延時間を調整する
ことができ、信号入力端子13からの入力信号が遅延選択
セレクタ25に伝達されるまでの時間を調整用セレクタ35
を制御することにより調整することができる。又、各遅
延ゲートブロック31から次段の遅延ゲートブロック31に
入力する信号の伝達所要時間も修正セレクタ37を制御す
ることにより調整できるものである。

【００５３】このため、信号入力端子13から入力された
入力信号が各遅延ゲートブロック31を介して遅延選択セ
レクタ25に到達する時間差を容易に等間隔として遅延時
間を設定することができる。尚、図５に示した遅延回路
10では、調整データ記憶手段41としたシフトレジスタの
入力端子を調整データ入力端子45に接続し、修正データ
記憶手段43としたシフトレジスタの入力端子を修正デー
タ入力端子46に接続しているも、修正データ記憶手段43
の入力端子を調整データ記憶手段41のシリアル出力端子
に接続し、又は修正データ記憶手段43をラッチ回路とし
て調整データ記憶手段41のデータを読み込み可能とし、
調整用データ入力端子から調整データ信号及び修正デー
タ信号をシリアル入力することもある。

【００５４】又、調整データ記憶手段41や修正データ記
憶手段43を省略し、外部から調整データ信号や修正デー
タ信号をパラレルに入力して調整用セレクタ35や修正セ
レクタ37を制御することもある。尤も、遅延用ゲート素
子33の数が多く、調整信号や修正信号の数が増加する場
合、調整データ記憶手段41や修正データ記憶手段43を設
けることとし、調整信号を形成する調整データ信号をシ
リアルに入力し、修正信号を形成する修正データ信号を
シリアルに入力するようにすれば、集積回路の外部端子
数を少なくし、集積回路の結線などの取り扱いを容易と
することができる。

【００５５】更に、図１及び図４や図５に示した遅延回
路10は、２５６個の遅延ゲートブロック31を形成し、８
ビットの制御信号により遅延選択セレクタ25を制御して
いるものであるも、遅延ゲートブロック31の数は、２５
６個に限るものでなく、数十個程度とすることもある。
又、遅延ゲートブロック31内の遅延用ゲート素子33の数
も５個乃至６個に限ることなく、２個又は３個程度とす
ることもあれば、十個程度することもある。

【００５６】更に、図面に示した遅延回路10では、全て
の遅延ゲートブロック31を同一構造とし、最終段の遅延
ゲートブロック31も他の遅延ゲートブロック31と同一の
構造とすることにより遅延回路10の設計を容易としてい
る。しかし、最終段の遅延ゲートブロック31において信
号伝達に使用しない遅延用ゲート素子33が含まれている
故、最終段の遅延ゲートブロック31においては使用しな
い遅延用ゲート素子33や修正セレクタ37を省略したゲー
トブロックとすることもある。

【００５７】

【発明の効果】請求項１に記載した発明は、複数個の遅
延ゲートブロックを有し、各遅延ゲートブロックは複数
個の遅延用ゲート素子を直列として入力信号を２つの出
力信号とし且つ少なくとも一方の出力信号の遅延時間を
調整可能とし、各遅延ゲートブロックの一方の出力信号
を他の遅延ゲートブロックに入力して各遅延ゲートブロ
ックを直列とし、各遅延ゲートブロックの他の出力信号
を遅延選択セレクタに入力して各遅延ゲートブロックか
ら出力された信号の何れか一つの信号を選択して信号出
力端子から出力する遅延回路とするものである。

【００５８】従って、各遅延ゲートブロックにおける遅
延時間を調整することができ、スキューが発生する場合
に遅延時間を調整してスキューを解消させることができ
る。このため、微小遅延時間差の変更が可能な遅延回路
の設計製造を容易とすることができる。又、請求項２に
記載した発明は、遅延用ゲート素子の複数個を直列に接
続した遅延ゲートブロックの複数個を有し、各遅延ゲー
トブロックは遅延ゲートブロック内における最終段の遅
延用ゲート素子を他の遅延ゲートブロックにおける初段
の遅延用ゲート素子に接続して遅延ゲートブロックを直
列とし、初段の遅延ブロックにおける初段の遅延用ゲー
ト素子の入力端子を信号入力端子に接続し、又、各遅延
ゲートブロックは入力端子が遅延ゲートブロック内の異
なる遅延用ゲート素子の出力端子に接続される調整用の
セレクタを有し、各調整用セレクタの出力端子が遅延選
択セレクタの入力端子に接続され、遅延選択セレクタの
出力端子が信号出力端子に接続されている信号遅延用集
積回路とするものである。

【００５９】従って、各遅延ゲートブロックから遅延選
択セレクタに出力する信号の各遅延ゲートブロックにお
ける遅延時間を調整することができる。このため、各遅
延ゲートブロックを介して遅延選択セレクタに信号が到
達するまでの遅延時間を遅延ゲートブロック毎に調整
し、スキューを発生させずに微小な遅延時間の変更が可
能な信号遅延用集積回路を容易に設計製造することがで
きる。

【００６０】そして、請求項３に記載した発明は、多数
ビットのシフトレジスタを調整データ記憶手段として有
し、シフトレジスタの各ビット出力端子を各々異なる調
整用セレクタの制御端子に接続した信号遅延用集積回路
とするものである。従って、調整用セレクタを制御する
制御信号のデータをシフトレジスタに記憶させることが
できる。このため、調整用セレクタの制御データをシリ
アル信号で入力することができ、信号遅延用集積回路の
外部端子数を減少させて信号遅延用集積回路の取り扱い
を容易とすることができる。

【００６１】更に、請求項４に記載した発明は、遅延用
ゲート素子の複数個を直列に接続した遅延ゲートブロッ
クの複数個を有し、各遅延ゲートブロックは入力端子が
遅延ゲートブロック内の異なる遅延用ゲート素子の出力
端子に接続される修正セレクタを有し、修正セレクタの
出力端子を他の遅延ゲートブロックにおける初段の遅延
用ゲート素子に接続して遅延ゲートブロックを直列と
し、初段の遅延ブロックにおける初段の遅延用ゲート素
子の入力端子を信号入力端子に接続し、又、各遅延ゲー
トブロックにおける初段の遅延用ゲート素子出力端子は
遅延選択セレクタの入力端子に接続され、遅延選択セレ
クタの出力端子は信号出力端子に接続されている信号遅
延用集積回路とするものである。

【００６２】従って、各遅延ゲートブロックから次段の
遅延ゲートブロックに出力する信号の各遅延ゲートブロ
ックにおける遅延時間を調整することができる。このた
め、各遅延ゲートブロックを介して次段の遅延ゲートブ
ロックに信号が到達するまでの遅延時間を遅延ゲートブ
ロック毎に調整し、スキューを発生させずに遅延時間の
変更が可能な信号遅延用集積回路を容易に設計製造する
ことができる。

【００６３】又、請求項５に記載した発明は、多数ビッ
トのシフトレジスタを修正データ記憶手段として有し、
シフトレジスタの各ビット出力端子を各々異なる修正セ
レクタの制御端子に接続した信号遅延用集積回路とする
ものである。従って、修正セレクタを制御する制御信号
のデータをシフトレジスタに記憶させることができる。
このため、修正セレクタの制御データをシリアル信号で
入力することができ、信号遅延用集積回路の外部端子数
を減少させて信号遅延用集積回路の取り扱いを容易とす
ることができる。

【００６４】そして、請求項６に記載した発明は、遅延
用ゲート素子の複数個を直列に接続した遅延ゲートブロ
ックの複数個を有し、各遅延ゲートブロックは２つのセ
レクタを調整用セレクタ及び修正セレクタとして有し、
調整用セレクタの各入力端子は遅延ゲートブロック内の
異なる遅延用ゲート素子の出力端子に接続され、又、修
正セレクタの各入力端子は遅延ゲートブロック内の異な
る遅延用ゲート素子の出力端子に接続され、各修正セレ
クタの出力端子は他の遅延ゲートブロックにおける初段
の遅延用ゲート素子に接続されて遅延ゲートブロックを
直列とし、初段の遅延ブロックにおける初段の遅延用ゲ
ート素子の入力端子を信号入力端子に接続され、各調整
用セレクタの出力端子は遅延選択セレクタの入力端子に
接続され、遅延選択セレクタの出力端子は信号出力端子
に接続されている信号遅延用集積回路とするものであ
る。

【００６５】従って、各遅延ゲートブロックから遅延選
択セレクタに出力する信号の各遅延ゲートブロックにお
ける遅延時間を調整することができる。このため、各遅
延ゲートブロックを介して遅延選択セレクタに信号が到
達するまでの遅延時間を遅延ゲートブロック毎に調整
し、又、各遅延ゲートブロックを介して次段の遅延ゲー
トブロックに信号が到達するまでの遅延時間を遅延ゲー
トブロック毎に調整し、確実にスキューを発生させずに
一定の変化時間とする微小な遅延時間の変更が可能な信
号遅延用集積回路を容易に設計製造することができる。

【００６６】又、請求項７に記載した発明は、多数ビッ
トのシフトレジスタを調整データ記憶手段及び修正デー
タ記憶手段として有し、シフトレジスタの各ビット出力
端子を各々異なる調整用セレクタ及び修正セレクタの各
制御端子に接続した信号遅延用集積回路とするものであ
る。従って、調整用セレクタを制御する制御信号のデー
タをシフトレジスタに記憶させることができ、修正セレ
クタを制御する制御信号のデータもシフトレジスタに記
憶させることができる。このため、調整用セレクタや修
正セレクタの制御データをシリアル信号で入力すること
ができ、信号遅延用集積回路の外部端子数を減少させて
信号遅延用集積回路の取り扱いを容易とすることができ
る。

【００６７】更に、請求項８に記載した発明は、遅延回
路と遅延時間が一定に設定された遅延素子とを用い、遅
延回路の出力端子を遅延素子の入力端子に接続し、且
つ、遅延素子の出力端子を遅延回路の入力端子に接続し
て閉回路を形成し、この閉回路に遅延素子の遅延時間よ
りも短時間のパルス幅としたパルスの一つを入力し、閉
回路を循環するパルスの周期により遅延回路の遅延時間
を測定する遅延時間測定方法とするものである。

【００６８】従って、微小な遅延時間とされる遅延回路
の遅延時間を容易に測定することができる。そして、請
求項９に記載した発明は、請求項８に記載した発明にお
いて、パルスの周期は、単位時間に遅延回路又は遅延素
子が出力するパルス数により、又は所定個数のパルスを
出力するのに要した時間により算出する遅延時間測定方
法である。

【００６９】従って、微小な遅延時間とされる遅延回路
の遅延時間を容易且つ正確に測定することができる。

【図面の簡単な説明】

【図１】本発明に係る遅延回路の第１の実施の形態を示
す図。

【図２】本発明に係る遅延時間の測定を実施する回路構
成図。

【図３】本発明に係る遅延時間の測定方法におけるタイ
ムチャート図。

【図４】本発明に係る遅延回路の他の実施の形態を示す
図。

【図５】本発明に係る遅延回路のその他の実施の形態を
示す図。

【図６】従来の遅延回路の一例を示す図。

【符号の説明】

１０，１１ 遅延回路 １３ 信号入力端子 １５ 信号出力端子 １７ 制御入力端子 １９ 遅延素子 ２１ コントローラ ２３ セレクタ ２５ 遅延選択セレクタ ３１ 遅延ゲートブロック ３３ 遅延用ゲート
素子 ３５ 調整用セレクタ ３７ 修正セレクタ ４１ 調整データ記憶手段 ４３ 修正データ記
憶手段 ４５ 調整データ入力端子 ４６ 修正データ入
力端子 ４７，４８ クロック入力端子 ５１ 遅延素子 ５３ パルス発生器 ５５ ２入力セレクタ ５９ 周波数測定機

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数個の遅延ゲートブロックを有し、各
   遅延ゲートブロックは複数個の遅延用ゲート素子を直列
   に有して入力信号を２つの出力信号とし且つ少なくとも
   一方の出力信号の遅延時間を調整可能とし、各遅延ゲー
   トブロックの一方の出力信号を他の遅延ゲートブロック
   に入力するように各遅延ゲートブロックが直列に接続さ
   れ、各遅延ゲートブロックの他の出力信号が遅延選択セ
   レクタに入力され、この遅延選択セレクタにより各遅延
   ゲートブロックから出力された信号の何れか一つの信号
   を選択して信号出力端子から出力することを特徴とする
   遅延回路。
2. 【請求項２】 遅延用ゲート素子の複数個を直列に接続
   した遅延ゲートブロックの複数個を有し、各遅延ゲート
   ブロックにおける最終段の遅延用ゲート素子の出力端子
   が他の遅延ゲートブロックにおける初段の遅延用ゲート
   素子に接続されて遅延ゲートブロックを直列とし、初段
   の遅延ゲートブロックにおける初段の遅延用ゲート素子
   の入力端子は信号入力端子に接続され、又、各遅延ゲー
   トブロックは各々調整用のセレクタを有し、この調整用
   セレクタの各入力端子が遅延ゲートブロック内の異なる
   遅延用ゲート素子の出力端子に接続され、各調整用セレ
   クタの出力端子が遅延選択セレクタの入力端子に接続さ
   れ、遅延選択セレクタの出力端子が信号出力端子に接続
   されていることを特徴とする信号遅延用集積回路。
3. 【請求項３】 多数ビットのシフトレジスタを調整デー
   タ記憶手段として有し、シフトレジスタの各ビット出力
   端子が各遅延ゲートブロックにおける調整用セレクタの
   制御端子に接続されていることを特徴とする請求項２に
   記載した信号遅延用集積回路。
4. 【請求項４】 遅延用ゲート素子の複数個を直列に接続
   した遅延ゲートブロックの複数個を有し、各遅延ゲート
   ブロックは修正のセレクタを有し、この修正セレクタの
   各入力端子が遅延ゲートブロック内の異なる遅延用ゲー
   ト素子の出力端子に接続され、修正セレクタの出力端子
   が他の遅延ゲートブロックにおける初段の遅延用ゲート
   素子に接続されて遅延ゲートブロックを直列とし、初段
   の遅延ブロックにおける初段の遅延用ゲート素子の入力
   端子は信号入力端子に接続され、各遅延ゲートブロック
   における何れかの遅延用ゲート素子の出力端子が遅延選
   択セレクタの入力端子に接続され、遅延選択セレクタの
   出力端子が信号出力端子に接続されていることを特徴と
   する信号遅延用集積回路。
5. 【請求項５】 多数ビットのシフトレジスタを修正デー
   タ記憶手段として有し、シフトレジスタの各ビット出力
   端子が各遅延ゲートブロックにおける修正セレクタの制
   御端子に接続されていることを特徴とする請求項４に記
   載した信号遅延用集積回路。
6. 【請求項６】 遅延用ゲート素子の複数個を直列に接続
   した遅延ゲートブロックの複数個を有し、各遅延ゲート
   ブロックは２つのセレクタを調整用セレクタ及び修正セ
   レクタとして有し、調整用セレクタの各入力端子は遅延
   ゲートブロック内の異なる遅延用ゲート素子の出力端子
   に接続され、又、修正セレクタの各入力端子は遅延ゲー
   トブロック内の異なる遅延用ゲート素子の出力端子に接
   続され、各修正セレクタの出力端子は他の遅延ゲートブ
   ロックにおける初段の遅延用ゲート素子に接続されて遅
   延ゲートブロックを直列とし、初段の遅延ブロックにお
   ける初段の遅延用ゲート素子の入力端子は信号入力端子
   に接続され、各調整用セレクタの出力端子は遅延選択セ
   レクタの入力端子に接続され、遅延選択セレクタの出力
   端子は信号出力端子に接続されていることを特徴とする
   信号遅延用集積回路。
7. 【請求項７】 多数ビットのシフトレジスタを有し、シ
   フトレジスタの各ビット出力端子が各々異なる調整用セ
   レクタ及び修正セレクタの各制御端子に接続されている
   ことを特徴とする請求項６に記載した信号遅延用集積回
   路。
8. 【請求項８】 遅延回路と遅延時間が一定に設定された
   遅延素子とを用い、遅延回路の出力端子を遅延素子の入
   力端子に接続し、且つ、遅延素子の出力端子を遅延回路
   の入力端子に接続して閉回路を形成し、この閉回路に遅
   延素子の遅延時間よりも短時間のパルス幅としたパルス
   の一つを入力し、閉回路を循環するパルスの周期により
   遅延回路の遅延時間を測定することを特徴とする遅延時
   間測定方法。
9. 【請求項９】 パルスの周期は、単位時間に遅延回路又
   は遅延素子が出力するパルス数により、又は所定個数の
   パルスを出力するのに要した時間により算出することを
   特徴とする請求項８に記載した遅延時間測定方法。