JPH10163335A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10163335A JPH10163335A JP8315779A JP31577996A JPH10163335A JP H10163335 A JPH10163335 A JP H10163335A JP 8315779 A JP8315779 A JP 8315779A JP 31577996 A JP31577996 A JP 31577996A JP H10163335 A JPH10163335 A JP H10163335A
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- JP
- Japan
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- region
- type
- drain
- side transistor
- electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】プッシュプル型ドライバＩＣの寄生電流を減じ
て、低消費電力化を図る。 【解決手段】活性領域となるｎ形の島４、５にｎ+ 埋め
込み領域３ａ、３ｂを形成し、このｎ+ 埋め込み領域３
ａ、３ｂに達するようにｎ+ ドレインウォール領域６、
７を形成する。ｎ形の島４にはハイサイドトランジスタ
Ｎ2 となる横型のｐチャネルＭＯＳＦＥＴを形成し、ｎ
形の島５にはローサイドトランジスタＮ1 となる縦型の
ｎチャネルＭＯＳＦＥＴを形成する。ハイサイドトラン
ジスタＮ2 側では、電源端子ＶＤＨとソース電極１３お
よび金属電極１５が接続され、ドレイン電極１４と出力
端子ＤＯが接続される。またローサイドトランジスタＮ
1 側では、ドレイン電極２１と出力端子ＤＯとを接続
し、ソース電極２０と、ｐ形の分離領域３ａ上に形成さ
れた金属電極２２とグランド端子ＧＮＤとを接続する。
て、低消費電力化を図る。 【解決手段】活性領域となるｎ形の島４、５にｎ+ 埋め
込み領域３ａ、３ｂを形成し、このｎ+ 埋め込み領域３
ａ、３ｂに達するようにｎ+ ドレインウォール領域６、
７を形成する。ｎ形の島４にはハイサイドトランジスタ
Ｎ2 となる横型のｐチャネルＭＯＳＦＥＴを形成し、ｎ
形の島５にはローサイドトランジスタＮ1 となる縦型の
ｎチャネルＭＯＳＦＥＴを形成する。ハイサイドトラン
ジスタＮ2 側では、電源端子ＶＤＨとソース電極１３お
よび金属電極１５が接続され、ドレイン電極１４と出力
端子ＤＯが接続される。またローサイドトランジスタＮ
1 側では、ドレイン電極２１と出力端子ＤＯとを接続
し、ソース電極２０と、ｐ形の分離領域３ａ上に形成さ
れた金属電極２２とグランド端子ＧＮＤとを接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばプラズマ
表示パネル、エレクトロルミネッセンス表示パネル、蛍
光表示パネル等のフラットパネルディスプレイ等を駆動
するためのプッシュプル型出力回路を有する半導体集積
回路（以下ＩＣと略す）に関する。
表示パネル、エレクトロルミネッセンス表示パネル、蛍
光表示パネル等のフラットパネルディスプレイ等を駆動
するためのプッシュプル型出力回路を有する半導体集積
回路（以下ＩＣと略す）に関する。
【０００２】
【従来の技術】図５にプラズマ表示パネル駆動用ＩＣの
例で、一ドット当たりの出力回路を示す。表示セルであ
る放電管５３の両端にプッシュプル型ドライバＩＣを構
成するデータドライバＩＣ５１の出力端子ＤＯとスキャ
ンドライバＩＣ５２の出力端子ＤＯとがそれぞれ接続さ
れている。各ドライバＩＣ５１、５２の出力回路は、ｎ
チャネルＭＯＳＦＥＴを直列に接続したプッシュプル型
となっていて、出力端子ＤＯはこれら直列接続された二
つのＭＯＳＦＥＴ（Ｎ1 とＮ2 、Ｎ3 とＮ4 ）の間から
取り出されている。電源５４、５５の高電位端子（電源
端子：ＶＤＨ）に接続される素子をハイサイド素子（こ
こではＮ2 とＤ2 およびＮ4 とＤ4 を指す）、電源５
４、５５の低電位端子（グランド端子：ＧＮＤ）側に接
続される素子をローサイド素子（ここではＮ1 とＤ1 お
よびＮ3 とＤ3 を指す）と呼ぶ。データドライバＩＣ５
１ではハイサイドトランジスタＮ2 とローサイドトラン
ジスタＮ1 に、それぞれハイサイドダイオードＤ2 、ロ
ーサイドダイオードＤ1 が並列接続されている。スキャ
ンドライバＩＣ５２のハイサイドトランジスタＮ4 とロ
ーサイドトランジスタＮ3 にもそれぞれハイサイドダイ
オードＤ4 、ローサイドダイオードＤ3 が並列接続され
ている。
例で、一ドット当たりの出力回路を示す。表示セルであ
る放電管５３の両端にプッシュプル型ドライバＩＣを構
成するデータドライバＩＣ５１の出力端子ＤＯとスキャ
ンドライバＩＣ５２の出力端子ＤＯとがそれぞれ接続さ
れている。各ドライバＩＣ５１、５２の出力回路は、ｎ
チャネルＭＯＳＦＥＴを直列に接続したプッシュプル型
となっていて、出力端子ＤＯはこれら直列接続された二
つのＭＯＳＦＥＴ（Ｎ1 とＮ2 、Ｎ3 とＮ4 ）の間から
取り出されている。電源５４、５５の高電位端子（電源
端子：ＶＤＨ）に接続される素子をハイサイド素子（こ
こではＮ2 とＤ2 およびＮ4 とＤ4 を指す）、電源５
４、５５の低電位端子（グランド端子：ＧＮＤ）側に接
続される素子をローサイド素子（ここではＮ1 とＤ1 お
よびＮ3 とＤ3 を指す）と呼ぶ。データドライバＩＣ５
１ではハイサイドトランジスタＮ2 とローサイドトラン
ジスタＮ1 に、それぞれハイサイドダイオードＤ2 、ロ
ーサイドダイオードＤ1 が並列接続されている。スキャ
ンドライバＩＣ５２のハイサイドトランジスタＮ4 とロ
ーサイドトランジスタＮ3 にもそれぞれハイサイドダイ
オードＤ4 、ローサイドダイオードＤ3 が並列接続され
ている。
【０００３】制御回路５６、５７からの信号によりハイ
サイドトランジスタＮ2 、Ｎ4 とローサイドトランジス
タＮ1 、Ｎ3 をオン・オフすることにより、出力端子Ｄ
Ｏの電位を制御して、表示セル５３を充放電し、発光さ
せる方式が一般的である。図６はデータドライバＩＣ５
１の出力部のハイサイドトランジスタＮ2 とローサイド
トランジスタＮ1 とをＣＭＯＳ構造で構成した場合の要
部断面図である。尚、以下の説明において、ｎ、ｐを冠
した層、領域等はそれぞれ、電子、正孔を多数キャリア
とする層、領域を意味することとする。
サイドトランジスタＮ2 、Ｎ4 とローサイドトランジス
タＮ1 、Ｎ3 をオン・オフすることにより、出力端子Ｄ
Ｏの電位を制御して、表示セル５３を充放電し、発光さ
せる方式が一般的である。図６はデータドライバＩＣ５
１の出力部のハイサイドトランジスタＮ2 とローサイド
トランジスタＮ1 とをＣＭＯＳ構造で構成した場合の要
部断面図である。尚、以下の説明において、ｎ、ｐを冠
した層、領域等はそれぞれ、電子、正孔を多数キャリア
とする層、領域を意味することとする。
【０００４】通常、ＣＭＯＳ構造（Ｃｏｍｐｌｉｍｅｎ
ｎｔａｒｙ ＭＯＳＦＥＴのことで、ｐチャネルＭＯＳ
ＦＥＴとｎチャネルＭＯＳＦＥＴで構成される構造）の
形成方法は、ｐ形半導体基板１０１の表面層にｎウェル
領域１０２を形成し、ｎウェル領域１０２の表面層にｐ
+ ソース領域１０３とｐ+ ドレイン領域１０４とを形成
し、ｐ+ ソース領域１０３と接するようにｎ+ 領域１０
５を形成し、ｐ+ ソース領域１０３とｐ+ ドレイン領域
１０４に挟まれたｎウェル領域１０２上にゲート絶縁膜
１０６を介してゲート電極１０７が形成され、ｐ+ ソー
ス領域１０３上とｎ+ 領域１０５上にソース電極１０８
が形成され、ｐ+ ドレイン領域１０４上にドレイン電極
１０９が形成され、ｐチャネル型のハイサイドトランジ
スタＮ2が形成される。一方、ｐ形半導体基板１０１の
表面層にｎ+ ソース領域１１０とｎ+ ドレイン領域１１
１が形成され、ｎ+ ソース領域１１０に接してｐ+ 領域
１１２が形成され、ｎ+ ソース領域１１０とｎ+ ドレイ
ン領域１１１とに挟まれたｐ形半導体基板１０１上にゲ
ート絶縁膜１１３を介してゲート電極１１４が形成さ
れ、ｎ+ ソース領域１１０上とｐ+ 領域１１２上にソー
ス電極１１５が形成され、ｐ+ ドレイン領域１１１上に
ドレイン電極１１６が形成されて、ｎチャネル型のロー
サイドトランジスタＮ1 が形成される。ハイサイドトラ
ンジスタＮ2 のソース電極１０８は電源ＶＤＨに接続さ
れ、ハイサイドトランジスタＮ2 のドレイン電極１０９
とローサイドトランジスタＮ1 のドレイン電極１１６と
は互いに出力端子ＤＯに接続され、ローサイドトランジ
スタＮ1 のソース電極１１５はグランド端子ＧＮＤに接
続される。
ｎｔａｒｙ ＭＯＳＦＥＴのことで、ｐチャネルＭＯＳ
ＦＥＴとｎチャネルＭＯＳＦＥＴで構成される構造）の
形成方法は、ｐ形半導体基板１０１の表面層にｎウェル
領域１０２を形成し、ｎウェル領域１０２の表面層にｐ
+ ソース領域１０３とｐ+ ドレイン領域１０４とを形成
し、ｐ+ ソース領域１０３と接するようにｎ+ 領域１０
５を形成し、ｐ+ ソース領域１０３とｐ+ ドレイン領域
１０４に挟まれたｎウェル領域１０２上にゲート絶縁膜
１０６を介してゲート電極１０７が形成され、ｐ+ ソー
ス領域１０３上とｎ+ 領域１０５上にソース電極１０８
が形成され、ｐ+ ドレイン領域１０４上にドレイン電極
１０９が形成され、ｐチャネル型のハイサイドトランジ
スタＮ2が形成される。一方、ｐ形半導体基板１０１の
表面層にｎ+ ソース領域１１０とｎ+ ドレイン領域１１
１が形成され、ｎ+ ソース領域１１０に接してｐ+ 領域
１１２が形成され、ｎ+ ソース領域１１０とｎ+ ドレイ
ン領域１１１とに挟まれたｐ形半導体基板１０１上にゲ
ート絶縁膜１１３を介してゲート電極１１４が形成さ
れ、ｎ+ ソース領域１１０上とｐ+ 領域１１２上にソー
ス電極１１５が形成され、ｐ+ ドレイン領域１１１上に
ドレイン電極１１６が形成されて、ｎチャネル型のロー
サイドトランジスタＮ1 が形成される。ハイサイドトラ
ンジスタＮ2 のソース電極１０８は電源ＶＤＨに接続さ
れ、ハイサイドトランジスタＮ2 のドレイン電極１０９
とローサイドトランジスタＮ1 のドレイン電極１１６と
は互いに出力端子ＤＯに接続され、ローサイドトランジ
スタＮ1 のソース電極１１５はグランド端子ＧＮＤに接
続される。
【０００５】
【発明が解決しようとする課題】図６に示すように、こ
の構造では、出力端子ＤＯとグランド端子ＧＮＤとの間
にｐ形半導体基板１０１とｎ+ ドレイン領域１１１とで
並列ダイオードＤ1 が形成され、出力端子ＤＯと電源端
子ＶＤＨとの間にｎウェル領域１０２とｐ+ ドレイン領
域１０４とでやはり並列ダイオードＤ2 が形成され、グ
ランド端子ＧＮＤと、出力端子ＤＯが接続されるハイサ
イドトランジスタＮ2 との間に、ｐ+ ドレイン領域１０
４、ｎウェル領域１０２、ｐ形半導体基板１０１とで寄
生ｐｎｐトランジスタＴ1 が形成される。
の構造では、出力端子ＤＯとグランド端子ＧＮＤとの間
にｐ形半導体基板１０１とｎ+ ドレイン領域１１１とで
並列ダイオードＤ1 が形成され、出力端子ＤＯと電源端
子ＶＤＨとの間にｎウェル領域１０２とｐ+ ドレイン領
域１０４とでやはり並列ダイオードＤ2 が形成され、グ
ランド端子ＧＮＤと、出力端子ＤＯが接続されるハイサ
イドトランジスタＮ2 との間に、ｐ+ ドレイン領域１０
４、ｎウェル領域１０２、ｐ形半導体基板１０１とで寄
生ｐｎｐトランジスタＴ1 が形成される。
【０００６】図７は図５の片方の回路を示し、ハイサイ
ドダイオードＤ２に寄生ｐｎｐトランジスタが接続され
た等価回路を示す。寄生ｐｎｐトランジスタＴ1 のエミ
ッタとベースはハイサイドダイオードＤ2 と並列に点線
で示すように接続される。図５で示すデータドライバＩ
Ｃ５１とスキャンドライバＩＣ５２のそれぞれの出力端
子ＤＯは放電管５３に接続され、電気的に容量結合され
ている。そのため、放電管５３の充放電のタイミングに
よっては、出力端子ＤＯの電位は電源端子ＶＤＨより高
電位となる場合もあり、その場合には図７で示すように
出力端子ＤＯからハイサイドダイオードＤ２を経由して
電源端子ＶＤＨに電流Ｉd が流れる。
ドダイオードＤ２に寄生ｐｎｐトランジスタが接続され
た等価回路を示す。寄生ｐｎｐトランジスタＴ1 のエミ
ッタとベースはハイサイドダイオードＤ2 と並列に点線
で示すように接続される。図５で示すデータドライバＩ
Ｃ５１とスキャンドライバＩＣ５２のそれぞれの出力端
子ＤＯは放電管５３に接続され、電気的に容量結合され
ている。そのため、放電管５３の充放電のタイミングに
よっては、出力端子ＤＯの電位は電源端子ＶＤＨより高
電位となる場合もあり、その場合には図７で示すように
出力端子ＤＯからハイサイドダイオードＤ２を経由して
電源端子ＶＤＨに電流Ｉd が流れる。
【０００７】このように、データドライバＩＣ５１では
出力端子ＤＯの電位が電源端子ＶＤＨより高くなった場
合、出力端子ＤＯから電源端子ＶＤＨにハイサイドダイ
オードＤ2 を介して電流Ｉd が流れる。この電流Idの一
部が寄生ｐｎｐトランジスタＴ1 のベース電流となり寄
生ｐｎｐトランジスタＴ1 のコレクタ電流はこのベース
電流に寄生ｐｎｐトランジスタＴ1 の電流増幅率を乗じ
た大きな値となり、このコレクタ電流がグランド端子側
に寄生電流Ｉl となって流出することになる。この寄生
電流Ｉl のために、消費電力が増大して、データドライ
バＩＣ５１が発熱する。勿論、スキャンドライバＩＣ５
２でも全く同様の現象が起こる。
出力端子ＤＯの電位が電源端子ＶＤＨより高くなった場
合、出力端子ＤＯから電源端子ＶＤＨにハイサイドダイ
オードＤ2 を介して電流Ｉd が流れる。この電流Idの一
部が寄生ｐｎｐトランジスタＴ1 のベース電流となり寄
生ｐｎｐトランジスタＴ1 のコレクタ電流はこのベース
電流に寄生ｐｎｐトランジスタＴ1 の電流増幅率を乗じ
た大きな値となり、このコレクタ電流がグランド端子側
に寄生電流Ｉl となって流出することになる。この寄生
電流Ｉl のために、消費電力が増大して、データドライ
バＩＣ５１が発熱する。勿論、スキャンドライバＩＣ５
２でも全く同様の現象が起こる。
【０００８】この発明の目的は、前記の課題を解決し
て、寄生ｐｎｐトランジスタによる寄生電流を低減し、
消費電力の小さなプッシュプル型出力回路を形成する半
導体集積回路を提供することにある。
て、寄生ｐｎｐトランジスタによる寄生電流を低減し、
消費電力の小さなプッシュプル型出力回路を形成する半
導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、ハイサイドトランジスタと、ローサイドトランジ
スタと、それらのトランジスタにそれぞれ逆並列に接続
されたダイオードとを有するプッシュプル型出力回路を
含む集積回路において、前記の両トランジスタが分離領
域で囲まれた活性領域に形成される構成とする。
めに、ハイサイドトランジスタと、ローサイドトランジ
スタと、それらのトランジスタにそれぞれ逆並列に接続
されたダイオードとを有するプッシュプル型出力回路を
含む集積回路において、前記の両トランジスタが分離領
域で囲まれた活性領域に形成される構成とする。
【００１０】前記のハイサイドトランジスタが横型のｐ
チャネルＭＯＳＦＥＴであり、該ｐチャネルＭＯＳＦＥ
Ｔのｐ形ドレイン領域の表面層に選択的にｎ形領域を形
成し、ｐ形ドレイン領域とｎ形領域とを導体で接続する
とよい。この導体を接続する方法として、前記のｐ形ド
レイン領域上にドレイン電極を形成し、ｎ形領域上に金
属電極を形成し、ドレイン電極と金属電極とを導線で接
続するとよい。
チャネルＭＯＳＦＥＴであり、該ｐチャネルＭＯＳＦＥ
Ｔのｐ形ドレイン領域の表面層に選択的にｎ形領域を形
成し、ｐ形ドレイン領域とｎ形領域とを導体で接続する
とよい。この導体を接続する方法として、前記のｐ形ド
レイン領域上にドレイン電極を形成し、ｎ形領域上に金
属電極を形成し、ドレイン電極と金属電極とを導線で接
続するとよい。
【００１１】また、別の接続方法として、前記のｐ形ド
レイン領域とｎ形領域とが接するｐｎ接合の露出部を、
ｐ形ドレイン領域上に形成されたドレイン電極で選択的
に短絡するやり方もある。さらに、前記のｐ形ドレイン
領域とｎ形領域とが接するｐｎ接合の露出部を、ｐ形ド
レイン領域上に形成されたドレイン電極で全領域を短絡
するやり方もある。
レイン領域とｎ形領域とが接するｐｎ接合の露出部を、
ｐ形ドレイン領域上に形成されたドレイン電極で選択的
に短絡するやり方もある。さらに、前記のｐ形ドレイン
領域とｎ形領域とが接するｐｎ接合の露出部を、ｐ形ド
レイン領域上に形成されたドレイン電極で全領域を短絡
するやり方もある。
【００１２】このようにすることで、寄生ｐｎｐトラン
ジスタのベースに流入する電流を低減して、寄生電流で
あるコレクタ電流を低減し、ドライバＩＣの消費電力を
減少させることができる。
ジスタのベースに流入する電流を低減して、寄生電流で
あるコレクタ電流を低減し、ドライバＩＣの消費電力を
減少させることができる。
【００１３】
【発明の実施の形態】図１はこの発明の第１実施例の要
部断面図である。ｐ形半導体基板１にｎ+ 埋め込み領域
２ａ、２ｂを形成するためにｎ形不純物を選択的に拡散
し、その上にｎ形のエピタキシャル層を成長させる。そ
の表面からｐ形半導体基板１に達するｐ形分離領域３
ａ、３ｂを拡散で形成して、ｎ形エピタキシャル層にｐ
形分離領域３ａ、３ｂとｐ形半導体基板１で囲まれる活
性領域となるｎ形の島４、５を形成し、その中に前記の
ｎ+ 埋め込み領域３ａ、３ｂを形成する。このｎ+ 埋め
込み領域３ａ、３ｂに達するようにｎ+ ドレインウォー
ル領域６、７を形成する。図の右側のｎ形の島４にはハ
イサイドトランジスタＮ2 となる横型のｐチャネルＭＯ
ＳＦＥＴを形成する。その形成方法は、ｎ形の島４の表
面層にｎウェル領域８（ｎ形の島４の濃度よりｎウェル
領域８の濃度の方が多少高い）を形成し、ｎウェル領域
８の表面層にｐ+ ソース領域９を形成し、ｎウェル領域
８に挟まれたｎ形の島４の表面層にｐドレイン領域１０
を形成する。ｐ+ ソース領域９とｐドレイン領域１０と
に挟まれたｎウェル領域８およびｎ形の島４の表面にゲ
ート絶縁膜１１を介してゲート電極１２が形成される。
またｐ+ ソース領域９の表面とｎウエル領域８の表面の
一部にソース電極１３が形成され、ｐドレイン領域１０
の表面にドレイン電極１４が形成される。またｎ+ ドレ
インウォール領域６の表面に金属電極１５が形成され
る。尚、ゲート電極１２は通常ポリシリコンで形成され
る。
部断面図である。ｐ形半導体基板１にｎ+ 埋め込み領域
２ａ、２ｂを形成するためにｎ形不純物を選択的に拡散
し、その上にｎ形のエピタキシャル層を成長させる。そ
の表面からｐ形半導体基板１に達するｐ形分離領域３
ａ、３ｂを拡散で形成して、ｎ形エピタキシャル層にｐ
形分離領域３ａ、３ｂとｐ形半導体基板１で囲まれる活
性領域となるｎ形の島４、５を形成し、その中に前記の
ｎ+ 埋め込み領域３ａ、３ｂを形成する。このｎ+ 埋め
込み領域３ａ、３ｂに達するようにｎ+ ドレインウォー
ル領域６、７を形成する。図の右側のｎ形の島４にはハ
イサイドトランジスタＮ2 となる横型のｐチャネルＭＯ
ＳＦＥＴを形成する。その形成方法は、ｎ形の島４の表
面層にｎウェル領域８（ｎ形の島４の濃度よりｎウェル
領域８の濃度の方が多少高い）を形成し、ｎウェル領域
８の表面層にｐ+ ソース領域９を形成し、ｎウェル領域
８に挟まれたｎ形の島４の表面層にｐドレイン領域１０
を形成する。ｐ+ ソース領域９とｐドレイン領域１０と
に挟まれたｎウェル領域８およびｎ形の島４の表面にゲ
ート絶縁膜１１を介してゲート電極１２が形成される。
またｐ+ ソース領域９の表面とｎウエル領域８の表面の
一部にソース電極１３が形成され、ｐドレイン領域１０
の表面にドレイン電極１４が形成される。またｎ+ ドレ
インウォール領域６の表面に金属電極１５が形成され
る。尚、ゲート電極１２は通常ポリシリコンで形成され
る。
【００１４】一方、図の左側のｎ形の島５にはローサイ
ドトランジスタＮ1 となる縦型のｎチャネルＭＯＳＦＥ
Ｔが形成される。その形成方法は、ｎ形の島５の表面層
にｐウェル領域１６を形成し、ｐウェル領域１６の表面
層にｎ+ ソース領域１７を形成する。ｎ+ ソース領域１
７に挟まれたｐウェル領域１６とｎ形の島５の表面にゲ
ート絶縁膜１８を介してゲート電極１９が形成され、ｎ
+ ソース領域１７上とｐウェル領域１６の一部にソース
電極２０が形成される。ｎ+ ドレイン領域はｎ + 埋め込
み領域層２ｂとｎ+ ドレインウォール領域７で形成され
る。ｎ+ ドレインウォール領域の表面にドレイン電極２
１が形成される。
ドトランジスタＮ1 となる縦型のｎチャネルＭＯＳＦＥ
Ｔが形成される。その形成方法は、ｎ形の島５の表面層
にｐウェル領域１６を形成し、ｐウェル領域１６の表面
層にｎ+ ソース領域１７を形成する。ｎ+ ソース領域１
７に挟まれたｐウェル領域１６とｎ形の島５の表面にゲ
ート絶縁膜１８を介してゲート電極１９が形成され、ｎ
+ ソース領域１７上とｐウェル領域１６の一部にソース
電極２０が形成される。ｎ+ ドレイン領域はｎ + 埋め込
み領域層２ｂとｎ+ ドレインウォール領域７で形成され
る。ｎ+ ドレインウォール領域の表面にドレイン電極２
１が形成される。
【００１５】ハイサイドトランジスタＮ2 側では、電源
端子ＶＤＨとソース電極１３および金属電極１５とが接
続され、ドレイン電極１４と出力端子ＤＯとが接続され
る。ローサイドトランジスタＮ1 側では、ドレイン電極
２１と出力端子ＤＯとが接続され、ソース電極２０とｐ
形の分離領域３ａ上に形成された金属電極２２とがグラ
ンド端子ＧＮＤと接続される。
端子ＶＤＨとソース電極１３および金属電極１５とが接
続され、ドレイン電極１４と出力端子ＤＯとが接続され
る。ローサイドトランジスタＮ1 側では、ドレイン電極
２１と出力端子ＤＯとが接続され、ソース電極２０とｐ
形の分離領域３ａ上に形成された金属電極２２とがグラ
ンド端子ＧＮＤと接続される。
【００１６】前記の構造では従来構造に比べ、ハイサイ
ドトランジスタもローサイドトランジスタもｐ形分離領
域３ａ、３ｂとｐ形半導体基板１に囲まれるｎ形の島
４、５の中に個別に形成されるために寄生ｐｎｐトラン
ジスタによって流れる寄生電流は小さく、消費電力を削
減できる。しかし、ハイサイドトランジスタを形成する
ｎ形の島４において、ｐ+ ドレイン領域１０をエミッタ
領域とし、ｎ形の島４とｎ+ 埋め込み層２ａとでベース
領域とし、ｐ形半導体基板１とｐ形の分離領域３ｂとで
コレクタ領域とする寄生ｐｎｐトランジスタが依然存在
しており、出力端子ＤＯの電位が電源端子ＶＤＨより高
くなると、出力端子ＤＯ−ドレイン電極１４−エミッタ
領域（ｐドレイン領域１０）−ベース領域（ｎ形の島４
とｎ+ 埋め込み領域２ａおよびｎ+ ドレインウォール領
域６）−電源端子ＶＤＨの経路でベース電流が流れ、ベ
ース領域と接合を形成しているコレクタ領域（ｐ形半導
体基板１およびｐ形分離領域３ａ）に、ベース電流に電
流増幅率（ｈFE）を乗じたコレクタ電流が寄生電流とし
て流れる。この寄生電流は従来構造よりは減ったとはい
え、依然無視できない程度に大きい。ここで、寄生ｐｎ
ｐトランジスタのベース領域となるｎ+ 埋め込み領域２
ａの不純物濃度は１×１０17〜１×１０18ｃｍ -3、ｎ形
エピタキシャル層（ｎ形の島４）の不純物濃度は約１×
１０15ｃｍ-3である。
ドトランジスタもローサイドトランジスタもｐ形分離領
域３ａ、３ｂとｐ形半導体基板１に囲まれるｎ形の島
４、５の中に個別に形成されるために寄生ｐｎｐトラン
ジスタによって流れる寄生電流は小さく、消費電力を削
減できる。しかし、ハイサイドトランジスタを形成する
ｎ形の島４において、ｐ+ ドレイン領域１０をエミッタ
領域とし、ｎ形の島４とｎ+ 埋め込み層２ａとでベース
領域とし、ｐ形半導体基板１とｐ形の分離領域３ｂとで
コレクタ領域とする寄生ｐｎｐトランジスタが依然存在
しており、出力端子ＤＯの電位が電源端子ＶＤＨより高
くなると、出力端子ＤＯ−ドレイン電極１４−エミッタ
領域（ｐドレイン領域１０）−ベース領域（ｎ形の島４
とｎ+ 埋め込み領域２ａおよびｎ+ ドレインウォール領
域６）−電源端子ＶＤＨの経路でベース電流が流れ、ベ
ース領域と接合を形成しているコレクタ領域（ｐ形半導
体基板１およびｐ形分離領域３ａ）に、ベース電流に電
流増幅率（ｈFE）を乗じたコレクタ電流が寄生電流とし
て流れる。この寄生電流は従来構造よりは減ったとはい
え、依然無視できない程度に大きい。ここで、寄生ｐｎ
ｐトランジスタのベース領域となるｎ+ 埋め込み領域２
ａの不純物濃度は１×１０17〜１×１０18ｃｍ -3、ｎ形
エピタキシャル層（ｎ形の島４）の不純物濃度は約１×
１０15ｃｍ-3である。
【００１７】図２はこの発明の第２実施例の要部断面図
である。図１との違いは、ハイサイドトランジスタのｐ
+ ドレイン領域１０の表面層にｎ+ 領域２３を形成し、
各領域１０、２３の表面に分離して、ドレイン電極２４
と金属電極２５を設け、これらの電極２４、２５を導線
で接続した点である。こうすることで、図示するような
寄生ｐｎｐトランジスタＴ1 のエミッタとベース間にｎ
ｐｎトランジスタＴ2が付加され、この付加されたｎｐ
ｎトランジスタＴ2 が導通することで、寄生ｐｎｐトラ
ンジスタＴ1 のエミッタ領域からベース領域に入るベー
ス電流が減少し、寄生ｐｎｐトランジスタＴ1 による寄
生電流を減少させることができる。このことにより半導
体集積回路の消費電力を小さくできる。尚、ｎ+ 領域２
５直下のｐドレイン領域１０とのｐｎ接合が横方向に幅
広くなる場合はドレイン電極２６でｐｎ接合の露出して
いる全領域を短絡しても同様の効果が得られる。
である。図１との違いは、ハイサイドトランジスタのｐ
+ ドレイン領域１０の表面層にｎ+ 領域２３を形成し、
各領域１０、２３の表面に分離して、ドレイン電極２４
と金属電極２５を設け、これらの電極２４、２５を導線
で接続した点である。こうすることで、図示するような
寄生ｐｎｐトランジスタＴ1 のエミッタとベース間にｎ
ｐｎトランジスタＴ2が付加され、この付加されたｎｐ
ｎトランジスタＴ2 が導通することで、寄生ｐｎｐトラ
ンジスタＴ1 のエミッタ領域からベース領域に入るベー
ス電流が減少し、寄生ｐｎｐトランジスタＴ1 による寄
生電流を減少させることができる。このことにより半導
体集積回路の消費電力を小さくできる。尚、ｎ+ 領域２
５直下のｐドレイン領域１０とのｐｎ接合が横方向に幅
広くなる場合はドレイン電極２６でｐｎ接合の露出して
いる全領域を短絡しても同様の効果が得られる。
【００１８】図３はこの発明の第３実施例の要部断面図
である。図２との違いはドレイン電極２６が図２の金属
電極２５も兼ねて、半導体表面上で選択的に接続し、局
部的にｐドレイン領域１０とｎ+ 領域２３とで形成され
るｐｎ接合の表面で短絡している点である。この場合も
効果は前記と同様である。図４はこの発明の第４実施例
の要部断面図である。図３との違いはドレイン電極２７
がｎ+ 領域２３を全面に亘って被覆している点である。
この場合、ｐドレイン領域１０とｎ+ 領域２３とで形成
されるｐｎ接合の露出部が全面に亘ってドレイン電極２
７で短絡される。そのため、付加ｎｐｎトランジスタＴ
1 が働く条件としてはｎ+ 領域２５直下のｐドレイン領
域１０とのｐｎ接合が横方向に幅広くなる場合か、また
は、ｎ+ 領域２５直下のｐドレイン領域１０の厚さが薄
い場合である。付加ｎｐｎトランジスタＴ2 が働くこと
で前記と同様の効果が得られる。
である。図２との違いはドレイン電極２６が図２の金属
電極２５も兼ねて、半導体表面上で選択的に接続し、局
部的にｐドレイン領域１０とｎ+ 領域２３とで形成され
るｐｎ接合の表面で短絡している点である。この場合も
効果は前記と同様である。図４はこの発明の第４実施例
の要部断面図である。図３との違いはドレイン電極２７
がｎ+ 領域２３を全面に亘って被覆している点である。
この場合、ｐドレイン領域１０とｎ+ 領域２３とで形成
されるｐｎ接合の露出部が全面に亘ってドレイン電極２
７で短絡される。そのため、付加ｎｐｎトランジスタＴ
1 が働く条件としてはｎ+ 領域２５直下のｐドレイン領
域１０とのｐｎ接合が横方向に幅広くなる場合か、また
は、ｎ+ 領域２５直下のｐドレイン領域１０の厚さが薄
い場合である。付加ｎｐｎトランジスタＴ2 が働くこと
で前記と同様の効果が得られる。
【００１９】この発明の第５実施例としては、図示しな
いが、ハイサイドトランジスタをｐチャネルＭＯＳＦＥ
ＴでなくｎチャネルＭＯＳＦＥＴで形成すると寄生ｎｐ
ｎトランジスタのエミッタとベースの間にｐウェル領域
をコレクタとする付加ｐｎｐトランジスタが形成され、
やはり寄生電流を減少させることができる。
いが、ハイサイドトランジスタをｐチャネルＭＯＳＦＥ
ＴでなくｎチャネルＭＯＳＦＥＴで形成すると寄生ｎｐ
ｎトランジスタのエミッタとベースの間にｐウェル領域
をコレクタとする付加ｐｎｐトランジスタが形成され、
やはり寄生電流を減少させることができる。
【００２０】
【発明の効果】この発明によれば、ハイサイドトランジ
スタおよびローサイドトランジスタとも分離した島（活
性領域）に形成することで、出力端子ＤＯの電位が電源
端子ＶＤＨより高くなった場合でも寄生電流を減少させ
て、半導体集積回路の消費電力を小さくできる。また、
ハイサイドトランジスタをｐチャネルＭＯＳＦＥＴで形
成した場合、このｐチャネルＭＯＳＦＥＴのｐ+ ドレイ
ン領域内にｎ+ 領域を設けてこれら領域を導体で接続す
ることで、さらに前記の寄生電流を減少させて、消費電
力を小さくすることができる。
スタおよびローサイドトランジスタとも分離した島（活
性領域）に形成することで、出力端子ＤＯの電位が電源
端子ＶＤＨより高くなった場合でも寄生電流を減少させ
て、半導体集積回路の消費電力を小さくできる。また、
ハイサイドトランジスタをｐチャネルＭＯＳＦＥＴで形
成した場合、このｐチャネルＭＯＳＦＥＴのｐ+ ドレイ
ン領域内にｎ+ 領域を設けてこれら領域を導体で接続す
ることで、さらに前記の寄生電流を減少させて、消費電
力を小さくすることができる。
【図１】この発明の第１実施例の要部断面図
【図２】この発明の第２実施例の要部断面図
【図３】この発明の第３実施例の要部断面図
【図４】この発明の第３実施例の要部断面図
【図５】プラズマ表示パネル駆動用ＩＣの例で、一ドッ
ト当たりの出力回路図
ト当たりの出力回路図
【図６】従来構造の要部断面図
【図７】従来構造でハイサイドダイオードＤ２に寄生ｐ
ｎｐトランジスタが接続された等価回路図
ｎｐトランジスタが接続された等価回路図
１ ｐ形半導体基板 ２ａ ｎ+ 埋め込み領域 ２ｂ ｎ+ 埋め込み領域 ３ａ ｐ形分離領域 ３ｂ ｐ形分離領域 ４ ｎ形の島 ５ ｎ形の島 ６ ｎ+ ドレインウォール領域 ７ ｎ+ ドレインウォール領域 ８ ｎウェル領域 ９ ｐ+ ソース領域 １０ ｐドレイン領域 １１ ゲート絶縁膜 １２ ゲート電極 １３ ソース電極 １４ ドレイン電極 １５ 金属電極 １６ ｐウェル領域 １７ ｎ+ ソース領域 １８ ゲート絶縁膜 １９ ゲート電極 ２０ ソース電極 ２１ ドレイン電極 ２２ 金属電極 ２３ ｎ+ 領域 ２４ ドレイン電極 ２５ 金属電極 ２６ ドレイン電極 ２７ ドレイン電極 ５１ データドライバＩＣ ５２ スキャンドライバＩＣ ５３ 放電管 ５４ 電源 ５５ 電源 ５６ 制御回路 ５７ 制御回路 １０１ ｐ形半導体基板 １０２ ｎウェル領域 １０３ ｐ+ ソース領域 １０４ ｐ+ ドレイン領域 １０５ ｎ+ 領域 １０６ ゲート絶縁膜 １０７ ゲート電極 １０８ ソース電極 １０９ ドレイン電極 １１０ ｎ+ ソース領域 １１１ ｎ+ ドレイン領域 １１２ ｐ+ 領域 １１３ ゲート絶縁膜 １１４ ゲート電極 １１５ ソース電極 １１６ ドレイン電極 ＧＮＤ グランド端子 ＤＯ 出力端子 ＶＤＨ 電源端子 Ｎ1 ローサイドトランジスタ Ｎ2 ハイサイドトランジスタ Ｔ1 寄生ｐｎｐトランジスタ Ｔ2 付加ｎｐｎトランジスタ Ｎ3 ローサイドトランジスタ Ｎ4 ハイサイドトランジスタ Ｄ1 ローサイドダイオード Ｄ2 ハイサイドダイオード Ｄ3 ローサイドダイオード Ｄ4 ハイサイドダイオード Ｉｄ 電流 Ｉl 寄生電流
Claims (5)
- 【請求項１】ハイサイドトランジスタと、ローサイドト
ランジスタと、それらのトランジスタにそれぞれ逆並列
に接続されたダイオードとを有するプッシュプル型出力
回路を含む集積回路において、前記のハイサイドトラン
ジスタとローサイドトランジスタとが分離領域で囲まれ
た活性領域に形成されることを特徴とする半導体集積回
路。 - 【請求項２】ハイサイドトランジスタが横型のｐチャネ
ルＭＯＳＦＥＴであり、該ｐチャネルＭＯＳＦＥＴのｐ
形ドレイン領域の表面層に選択的にｎ形領域を形成し、
ｐ形ドレイン領域とｎ形領域とが導体で接続されること
を特徴とする請求項１記載の半導体集積回路。 - 【請求項３】ｐ形ドレイン領域上にドレイン電極が形成
され、ｎ形領域上に金属電極が形成され、ドレイン電極
と金属電極とが導体で接続されることを特徴とする請求
項２記載の半導体集積回路。 - 【請求項４】ｐ形ドレイン領域とｎ形領域とが接するｐ
ｎ接合の露出部が、ドレイン領域上に形成されたドレイ
ン電極で選択的に短絡されることを特徴とする請求項２
記載の半導体集積回路。 - 【請求項５】ｐ形ドレイン領域とｎ形領域とが接するｐ
ｎ接合の露出部が、ドレイン領域上に形成されたドレイ
ン電極で全領域が短絡されることを特徴とする請求項２
記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315779A JPH10163335A (ja) | 1996-11-27 | 1996-11-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8315779A JPH10163335A (ja) | 1996-11-27 | 1996-11-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163335A true JPH10163335A (ja) | 1998-06-19 |
Family
ID=18069458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8315779A Pending JPH10163335A (ja) | 1996-11-27 | 1996-11-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163335A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373943A (ja) * | 2001-06-14 | 2002-12-26 | Fuji Electric Co Ltd | 平面表示装置駆動用集積回路装置 |
-
1996
- 1996-11-27 JP JP8315779A patent/JPH10163335A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002373943A (ja) * | 2001-06-14 | 2002-12-26 | Fuji Electric Co Ltd | 平面表示装置駆動用集積回路装置 |
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