JPH10163344A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH10163344A
JPH10163344A JP8325070A JP32507096A JPH10163344A JP H10163344 A JPH10163344 A JP H10163344A JP 8325070 A JP8325070 A JP 8325070A JP 32507096 A JP32507096 A JP 32507096A JP H10163344 A JPH10163344 A JP H10163344A
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JP
Japan
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misfet
gate electrode
load
driving
common gate
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Application number
JP8325070A
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English (en)
Inventor
Fumio Otsuka
文雄 大塚
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 ＳＲＡＭのメモリセルの面積を縮小すること
のできる技術を提供する。 【解決手段】 駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩ
ＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 および駆動用
ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2の共通
のゲート電極ＦＧ2 を形成するためのフォトリソグラフ
ィ工程において、ゲート電極ＦＧ1 の引き出し電極とゲ
ート電極ＦＧ2 の引き出し電極とがつながったパターン
を有する第１のマスクのパターンの潜像に第２のマスク
のパターンの潜像を重ねることによって、上記ゲート電
極ＦＧ1 の引き出し電極と上記ゲート電極ＦＧ2 の引き
出し電極とが切り離された一対のゲート電極ＦＧ1,ＦＧ
2 のパターンの潜像を半導体ウエハ上のフォトレジスト
膜に形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特に、ＳＲＡＭ（Static
Random Access Memory)を有する半導体集積回路装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体記憶装置としてのＳＲＡＭは、ワ
ード線と一つの相補性データ線との交差部に、フリップ
フロップ回路と２個の転送用ＭＩＳＦＥＴ（Metal Insu
latorSemiconductor Field Effect Transistor)とで構
成されたメモリセルを備えている。
【０００３】ＳＲＡＭのメモリセルのフリップフロップ
回路は、情報蓄積部として構成され、１ビットの情報を
記憶する。このメモリセルのフリップフロップ回路は、
一例として一対のＣＭＯＳ（Complementary Metal Oxid
e Semiconductor)インバータで構成される。ＣＭＯＳイ
ンバータのそれぞれは、ｎチャネル型の駆動用ＭＩＳＦ
ＥＴとｐチャネル型の負荷用ＭＩＳＦＥＴとで構成され
る。また、転送用ＭＩＳＦＥＴはｎチャネル型で構成さ
れる。すなわち、このメモリセルは、６個のＭＩＳＦＥ
Ｔを使用した、いわゆる完全ＣＭＯＳ（Full Complemen
tary Metal Oxide Semiconductor）型で構成される。
【０００４】フリップフロップ回路を構成する一対のＣ
ＭＯＳインバータの相互の入出力端子間は、一対の配線
（以下、局所配線という）を介して交差結合される。一
方のＣＭＯＳインバータの入出力端子には、一方の転送
用ＭＩＳＦＥＴのソース領域が接続され、他方のＣＭＯ
Ｓインバータの入出力端子には、他方の転送用ＭＩＳＦ
ＥＴのソース領域が接続される。一方の転送用ＭＩＳＦ
ＥＴのドレイン領域には相補性データ線の一方が接続さ
れ、他方の転送用ＭＩＳＦＥＴのドレイン領域には相補
性データ線の他方が接続される。一対の転送用ＭＩＳＦ
ＥＴのそれぞれのゲート電極にはワード線が接続され、
このワード線によって転送用ＭＩＳＦＥＴの導通、非導
通が制御される。
【０００５】なお、この種の完全ＣＭＯＳ型ＳＲＡＭに
ついては、特開平６−３０２７８６号公報、特開平７−
９９２５５号公報、特開平８−１７９４４号公報などに
記載がある。
【０００６】
【発明が解決しようとする課題】しかしながら、半導体
記憶装置の大容量化に伴った上記完全ＣＭＯＳ型ＳＲＡ
Ｍのメモリセルの占有面積の縮小を検討するにあたり、
本発明者は以下の問題点を見いだした。
【０００７】図１に、従来の完全ＣＭＯＳ型ＳＲＡＭの
メモリセルのパターンレイアウトを示す。図示のよう
に、一方のＣＭＯＳインバータを構成する駆動用ＭＩＳ
ＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲー
ト電極ＦＧ1 には、このゲート電極ＦＧ1 と局所配線Ｌ
2 とを接続するための引き出し電極が形成され、同様
に、他方のＣＭＯＳインバータを構成する駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極ＦＧ2 には、このゲート電極ＦＧ2 と局所配線Ｌ
1 とを接続するための引き出し電極が形成されている。
【０００８】しかし、フォトリソグラフィ工程での高解
像度を確保するためには、上記ゲート電極ＦＧ1 の引き
出し電極の幅（Ｗ1)および上記ゲート電極ＦＧ2 の引き
出し電極の幅（Ｗ2)を0.４μｍ以上、上記ゲート電極Ｆ
Ｇ1 の引き出し電極と上記ゲート電極ＦＧ2 の引き出し
電極との間隔（Ｓ）を0.４μｍ以上に設定しなくてはな
らず、これが完全ＣＭＯＳ型ＳＲＡＭのメモリセルサイ
ズの縮小を疎外する要因となっている。
【０００９】本発明の目的は、ＳＲＡＭのメモリセルの
面積を縮小することのできる技術を提供することにあ
る。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、駆動用ＭＩＳＦ
ＥＴおよび負荷用ＭＩＳＦＥＴからなる一対のＣＭＯＳ
インバータで構成されたフリップフロップ回路と、前記
フリップフロップ回路の一対の入出力端子に接続された
一対の転送用ＭＩＳＦＥＴとでメモリセルが構成され、
第１導電膜で前記駆動用ＭＩＳＦＥＴと前記負荷用ＭＩ
ＳＦＥＴの共通の一対のゲート電極および前記転送用Ｍ
ＩＳＦＥＴのゲート電極が形成され、前記第１導電膜の
上層に形成した第２導電膜で前記一対のＣＭＯＳインバ
ータの相互の入出力端子を接続する一対の局所配線が形
成されたＳＲＡＭを有しており、前記駆動用ＭＩＳＦＥ
Ｔと負荷用ＭＩＳＦＥＴの共通のゲート電極と前記局所
配線とを接続するための引き出し電極が一対の前記駆動
用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲート電
極に設けられており、前記引き出し電極の幅は、周辺回
路に形成されたＭＩＳＦＥＴのゲート電極の引き出し電
極の幅よりも細く形成されている。
【００１２】（２）また、本発明の半導体集積回路装置
の製造方法は、前記（１）の前記ＳＲＡＭの一製造工程
である一対の前記駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦ
ＥＴの共通のゲート電極を形成するリソグラフィ工程に
おいて、第１のマスクに形成されたマスクパターンの潜
像と、第２のマスクに形成されたマスクパターンの潜像
とを半導体ウエハ上のレジスト膜に重ねて形成すること
によって、所定の形状を有する一対の前記駆動用ＭＩＳ
ＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲート電極のレジ
ストパターンを前記半導体ウエハ上に形成するものであ
る。
【００１３】上記した手段によれば、第１のマスクのマ
スクパターンの潜像と第２のマスクのマスクパターンの
潜像を半導体ウエハ上のレジスト膜に重ねることによっ
て、第１のマスクのマスクパターンの潜像を修正し、第
１のマスクのマスクパターンよりも微細なレジストパタ
ーンを半導体ウエハ上に形成することが可能となる。
【００１４】すなわち、まず、第１のマスクを用いて、
一方の駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの共通
のゲート電極の引き出し電極と他方の駆動用ＭＩＳＦＥ
Ｔと負荷用ＭＩＳＦＥＴの共通のゲート電極の引き出し
電極とがつながったパターンの潜像を半導体ウエハ上の
レジスト膜に形成する。次いで、第２のマスクを用い
て、一方の駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの
共通のゲート電極の引き出し電極と他方の駆動用ＭＩＳ
ＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲート電極の引き
出し電極とを切り離すパターンの潜像を半導体ウエハ上
のレジスト膜に形成する。これによって、一方の駆動用
ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲート電極
の引き出し電極と他方の駆動用ＭＩＳＦＥＴと負荷用Ｍ
ＩＳＦＥＴの共通のゲート電極の引き出し電極とが切り
離されたパターンの潜像が半導体ウエハ上のレジスト膜
に形成され、一対の駆動用ＭＩＳＦＥＴと負荷用ＭＩＳ
ＦＥＴの共通のゲート電極のレジストパターンが半導体
ウエハ上に形成される。
【００１５】この際、一対の駆動用ＭＩＳＦＥＴと負荷
用ＭＩＳＦＥＴの共通のゲート電極が有する引き出し電
極のレジストパターンの幅は任意に設定することができ
るので、一対の駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥ
Ｔの共通のゲート電極が有する引き出し電極のレジスト
パターンの幅を周辺回路に形成するＭＩＳＦＥＴのゲー
ト電極のレイアウトルールに従った引き出し電極のレジ
ストパターンの幅よりも細くすることが可能となる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１７】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１８】図２は本実施の形態のＳＲＡＭのメモリセ
ルの等価回路図である。図示のように、本実施の形態の
ＳＲＡＭのメモリセルは、一対の相補性データ線（デー
タ線ＤＬ、データ線バーＤＬ）とワード線ＷＬとの交差
部に配置された一対の駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 、一対の負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および一
対の転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 で構成されてい
る。駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 および転送用Ｑｔ
1,Ｑｔ2 はｎチャネル型で構成され、負荷用ＭＩＳＦＥ
ＴＱｐ1,Ｑｐ2 はｐチャネル型で構成されている。すな
わち、このメモリセルは、４個のｎチャネル型ＭＩＳＦ
ＥＴと２個のｐチャネル型ＭＩＳＦＥＴとを使った完全
ＣＭＯＳ型で構成されている。
【００１９】上記メモリセルを構成する６個のＭＩＳＦ
ＥＴのうち、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 とはＣＭＯＳインバータ（ＩＮＶ1)を構成
し、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱ
ｐ2 とはＣＭＯＳインバータ（ＩＮＶ2)を構成してい
る。この一対のＣＭＯＳインバータ（ＩＮＶ1,ＩＮＶ2)
の相互の入出力端子（蓄積ノードＡ，Ｂ）間は、一対の
局所配線Ｌ1,Ｌ2 を介して交差結合し、１ビットの情報
を記憶する情報蓄積部としてのフリップフロップ回路を
構成している。
【００２０】上記フリップフロップ回路の一方の入出力
端子（蓄積ノードＡ）は転送用ＭＩＳＦＥＴＱｔ1 のソ
ース領域に接続され、他方の入出力端子（蓄積ノード
Ｂ）は転送用ＭＩＳＦＥＴＱｔ2 のソース領域に接続さ
れている。転送用ＭＩＳＦＥＴＱｔ1 のドレイン領域は
データ線ＤＬに接続され、転送用ＭＩＳＦＥＴＱｔ2 の
ドレイン領域はデータ線バーＤＬに接続されている。
【００２１】また、フリップフロップ回路の一端（負荷
用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのソース領域）
は電源電圧（Ｖcc）に接続され、他端（駆動用ＭＩＳＦ
ＥＴＱｄ1,Ｑｄ2 のそれぞれのソース領域）は基準電圧
（Ｖss）に接続されている。電源電圧（Ｖcc）は、例え
ば５Ｖであり、基準電圧（Ｖss）は、例えば０Ｖ（ＧＮ
Ｄ電圧）である。
【００２２】上記回路の動作を説明すると、一方のＣＭ
ＯＳインバータ（ＩＮＶ1)の蓄積ノードＡが高電位（”
Ｈ”）であるときは、駆動用ＭＩＳＦＥＴＱｄ2 がＯＮ
になるので、他方のＣＭＯＳインバータ（ＩＮＶ2)の蓄
積ノードＢが低電位（”Ｌ”）になる。従って、駆動用
ＭＩＳＦＥＴＱｄ1 がＯＦＦになり、蓄積ノードＡの高
電位（”Ｈ”）が保持される。すなわち、一対のＣＭＯ
Ｓインバータ（ＩＮＶ1,ＩＮＶ2)を交差結合させたラッ
チ回路によって相互の蓄積ノードＡ，Ｂの状態が保持さ
れ、電源電圧が印加されている間、情報が保持される。
【００２３】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのゲート電極にはワード線ＷＬが接続され、このワー
ド線ＷＬによって転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の導
通、非導通が制御される。すなわち、ワード線ＷＬが高
電位（”Ｈ”）であるときは、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 がＯＮになり、ラッチ回路と相補性データ線
（データ線ＤＬ，バーＤＬ）とが電気的に接続されるの
で、蓄積ノードＡ，Ｂの電位状態（”Ｈ”または”
Ｌ”）がデータ線ＤＬ，バーＤＬに現れ、メモリセルの
情報として読み出される。
【００２４】メモリセルに情報を書き込むには、ワード
配線ＷＬを”Ｈ”電位レベル、転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 をＯＮ状態にしてデータ線ＤＬ，バーＤＬの情
報を蓄積ノードＡ，Ｂに伝達する。また、メモリセルの
情報を読み出すには、同じくワード線ＷＬを”Ｈ”電位
レベル、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 をＯＮ状態に
した蓄積ノードＡ，Ｂの情報をデータ線ＤＬ，バーＤＬ
に伝達する。
【００２５】次に、上記メモリセルの具体的な構成を図
３（メモリセルの略１個分を示す半導体基板の平面
図）、図４（図３のＡ−Ａ’線における半導体基板の断
面図）および図５（図３のＢ−Ｂ’線における半導体基
板の断面図）を用いて説明する。なお、製造過程におけ
るメモリセルの略１個分を示す半導体基板の平面図を図
６および図７に示す。
【００２６】図３〜図５に示すように、メモリセルを構
成する６個のＭＩＳＦＥＴは、ｐ-型半導体基板１のフ
ィールド絶縁膜２で周囲を囲まれた活性領域に形成され
ている。ｎチャネル型で構成される駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
それぞれはｐ型ウエル３の活性領域に形成され、ｐチャ
ネル型で構成される負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 は
ｎ型ウエル４の活性領域に形成されている。ｐ型ウエル
３、ｎ型ウエル４のそれぞれは、半導体基板１上に形成
されたｐ型エピタキシャルシリコン層５の主面に形成さ
れている。
【００２７】転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 は、ワー
ド線ＷＬと一体に構成されたゲート電極ＦＧ3 を有して
いる。このゲート電極ＦＧ3(ワード線ＷＬ）は、多結晶
シリコン膜と高融点金属シリサイド膜とを積層したポリ
サイド膜６で構成され、酸化シリコン膜で構成されたゲ
ート絶縁膜７の上に形成されている。
【００２８】上記転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそ
れぞれのソース領域、ドレイン領域は、ｐ型ウエル３の
活性領域に形成された低不純物濃度のｎ- 型半導体領域
８および高不純物濃度のｎ+ 型半導体領域９で構成され
ている。すなわち、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
それぞれのソース領域、ドレイン領域は、ＬＤＤ構造で
構成されている。
【００２９】フリップフロップ回路の一方のＣＭＯＳイ
ンバータを構成する駆動用ＭＩＳＦＥＴＱｄ1 と負荷用
ＭＩＳＦＥＴＱｐ1 は、共通のゲート電極ＦＧ1 を有し
ており、他方のＣＭＯＳインバータを構成する駆動用Ｍ
ＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 は、共通
のゲート電極ＦＧ2 を有している（図６）。
【００３０】これらゲート電極ＦＧ1,ＦＧ2 は、上記転
送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極ＦＧ3(ワー
ド線ＷＬ）と同じポリサイド膜６で構成され、ゲート絶
縁膜７の上に形成されている。なお、ゲート電極ＦＧ1,
ＦＧ2 およびゲート電極ＦＧ3(ワード線ＷＬ）を構成す
るポリサイド膜６の下部の多結晶シリコン膜には、ｎ型
の不純物（例えばリン）が導入されている。
【００３１】駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞ
れのソース領域、ドレイン領域は、ｐ型ウエル３の活性
領域に形成された低不純物濃度のｎ- 型半導体領域８お
よび高不純物濃度のｎ+ 型半導体領域９で構成されてい
る。すなわち、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれ
ぞれのソース領域、ドレイン領域は、ＬＤＤ構造で構成
されている。
【００３２】また、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
それぞれのソース領域、ドレイン領域は、ｎ型ウエル４
の活性領域に形成された低不純物濃度のｐ- 型半導体領
域（図示せず）および高不純物濃度のｐ+ 型半導体領域
（図示せず）で構成されている。すなわち、負荷用ＭＩ
ＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのソース領域、ドレイ
ン領域は、ＬＤＤ構造で構成されている。
【００３３】なお、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 、
負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 および転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 のそれぞれのソース領域、ドレイン領
域の上部には、低抵抗化のためのメタルシリサイド膜１
０が形成されている。メタルシリサイド膜１０は、例え
ばチタンシリサイド（ＴｉＳｉ2)膜で構成されている。
【００３４】駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 は、このゲート
電極ＦＧ1 と第１層目のメタル配線Ｍ1 によって構成さ
れる局所配線Ｌ2 とを接続するための引き出し電極を有
しており、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦ
ＥＴＱｐ2 の共通のゲート電極ＦＧ2 は、このゲート電
極ＦＧ2 と第１層目のメタル配線Ｍ1 によって構成され
る局所配線Ｌ1 とを接続するための引き出し電極を有し
ている。
【００３５】ところで、周辺回路を構成するＭＩＳＦＥ
Ｔのゲート電極ＦＧ4 も、このゲート電極ＦＧ4 と第１
層目のメタル配線Ｍ1 とを接続するための引き出し電極
を有している（図８）。しかしながら、駆動用ＭＩＳＦ
ＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート
電極ＦＧ1 の引き出し電極の幅（Ｗ1)は、レイアウトル
ールに従った周辺回路のＭＩＳＦＥＴのゲート電極ＦＧ
4 の引き出し電極の幅（Ｗ3)よりも細く形成されてお
り、同様に、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳ
ＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 の引き出し電極
の幅（Ｗ2)は、レイアウトルールに従った周辺回路のＭ
ＩＳＦＥＴのゲート電極ＦＧ4 の引き出し電極の幅（Ｗ
3)よりも細く形成されている。
【００３６】駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳ
ＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 、駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極ＦＧ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
ゲート電極ＦＧ3(ワード線ＷＬ）の上層には窒化シリコ
ン膜１１および第１層目の層間絶縁膜１２が形成されて
いる。この第１層目の層間絶縁膜１２上には第１層目の
メタル配線Ｍ1 が形成されており、第１層目のメタル配
線Ｍ1 によって局所配線Ｌ1,Ｌ2 は構成されている（図
７）。第１層目の層間絶縁膜１２は、例えば酸化シリコ
ン膜とＢＰＳＧ（Boron Phospo Silicate Glass)膜との
積層膜で構成され、第１層目のメタル配線Ｍ1 は、例え
ばタングステン（Ｗ）膜で構成されている。
【００３７】局所配線Ｌ1 は第１層目の層間絶縁膜１２
に開孔されたコンタクトホール１３ａを通じて、駆動用
ＭＩＳＦＥＴＱｄ1 および負荷用ＭＩＳＦＥＴＱｐ1 の
それぞれのドレイン領域、ならびに駆動用ＭＩＳＦＥＴ
Ｑｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極
ＦＧ2 に接続されている。同様に、局所配線Ｌ2 は第１
層目の層間絶縁膜１２に開孔されたコンタクトホール１
３ｂを通じて、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用
ＭＩＳＦＥＴＱｐ2 のそれぞれのドレイン領域、ならび
に駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ
1 の共通のゲート電極ＦＧ1 に接続されている。
【００３８】従って、上記第１層目の層間絶縁膜１２上
に形成される第１層目のメタル配線Ｍ1 によって、駆動
用ＭＩＳＦＥＴＱｄ1 のドレイン領域、負荷用ＭＩＳＦ
ＥＴＱｐ1 のドレイン領域、駆動用ＭＩＳＦＥＴＱｄ2
と負荷用ＭＩＳＦＥＴＱｐ2の共通のゲート電極ＦＧ2
および転送用ＭＩＳＦＥＴＱｔ1 のソース領域が電気的
に接続される。
【００３９】同様に、第１層目のメタル配線Ｍ1 によっ
て、駆動用ＭＩＳＦＥＴＱｄ2 のドレイン領域、負荷用
ＭＩＳＦＥＴＱｐ2 のドレイン領域、駆動用ＭＩＳＦＥ
ＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート電
極ＦＧ1 および転送用ＭＩＳＦＥＴＱｔ2 のソース領域
が電気的に接続される。
【００４０】なお、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用
ＭＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 の引き出
し電極上と負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域上
には、同一のコンタクトホール１３ｂが形成されてお
り、駆動用ＭＩＳＦＥＴＱｄ2と負荷用ＭＩＳＦＥＴＱ
ｐ2 の共通のゲート電極ＦＧ2 の引き出し電極上と駆動
用ＭＩＳＦＥＴＱｄ1 のドレイン領域上には、同一のコ
ンタクトホール１３ａが形成されている。
【００４１】さらに、第１層目の層間絶縁膜１２に開孔
されたコンタクトホール１３ｃを通じて、第１層目のメ
タル配線Ｍ1 は駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれ
ぞれのソース領域、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 の
それぞれのソース領域および転送用ＭＩＳＦＥＴＱｔ1,
Ｑｔ2 のそれぞれのドレイン領域に接続されている。
【００４２】上記第１層目のメタル配線Ｍ1 の上層に
は、第２層目の層間絶縁膜１４を介して第２層目のメタ
ル配線Ｍ2 が形成されている。第２層目の層間絶縁膜１
４は、例えば酸化シリコン膜とＢＰＳＧ膜との積層膜で
構成され、第２層目のメタル配線Ｍ2 は、例えばＷ膜で
構成されている。
【００４３】この第２層目のメタル配線Ｍ2 は、第２層
目の層間絶縁膜１４に開孔された第１のスルーホール１
５ａを通じて転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのドレイン領域上に配置された第１層目のメタル配線
Ｍ1 に接続されている。
【００４４】さらに、第２層目のメタル配線Ｍ2 は、基
準電圧（ＶSS）を構成しており、第２層目の層間絶縁膜
１４に開孔された第１のスルーホール１５ｂを通じて駆
動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれぞれのソース領域
上に配置された第１層目のメタル配線Ｍ1 に接続されて
いる。さらに、第２層目のメタル配線Ｍ2 は、電源電圧
（Ｖcc）を構成しており、第２層目の層間絶縁膜１４に
開孔された第１のスルーホール１５ｃを通じて負荷用Ｍ
ＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのソース領域上に配
置された第１層目のメタル配線Ｍ1 に接続されている。
【００４５】上記第２層目のメタル配線Ｍ2 の上層に
は、第３層目の層間絶縁膜１６を介して第３層目のメタ
ル配線Ｍ3 が形成されている。第３層目の層間絶縁膜１
６は、例えば酸化シリコン膜、ＳＯＧ（Spin On Glass)
および酸化シリコン膜の積層膜で構成され、第３層目の
メタル配線Ｍ3 は、例えばアルミニウム合金膜で構成さ
れている。
【００４６】この第３層目のメタル配線Ｍ3 は、データ
線ＤＬ，バーＤＬを構成しており、このデータ線ＤＬ，
バーＤＬは、第３層目の層間絶縁膜１６に開孔された第
２のスルーホール１７を通じて転送用ＭＩＳＦＥＴＱｔ
1,Ｑｔ2 のそれぞれのドレイン領域上に配置された第２
層目のメタル配線Ｍ2 に接続されている。
【００４７】次に、上記のように構成された本実施の形
態のメモリセルの製造方法を説明する。
【００４８】まず、ｐ- 型単結晶シリコンからなる半導
体基板１の上にｐ型エピタキシャルシリコン層５を成長
させた後、半導体基板１の主面上にフィールド絶縁膜２
を形成する。続いて、周知の方法で、半導体基板１にｐ
型ウエル３およびｎ型ウエル４を形成する。次に、フィ
ールド絶縁膜２で囲まれたｐ型ウエル３およびｎ型ウエ
ル４のそれぞれの主面に薄い酸化シリコン膜で構成され
たゲート絶縁膜７を形成する。
【００４９】次に、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用
ＭＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 、駆動用
ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通
のゲート電極ＦＧ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のゲート電極ＦＧ3(ワード線ＷＬ）を形成する。
【００５０】上記ゲート電極ＦＧ1,ＦＧ2 およびゲート
電極ＦＧ3(ワード線ＷＬ）は、半導体基板１の全面にＣ
ＶＤ法でリンが導入された多結晶シリコン膜、タングス
テンシリサイド（ＷＳｉ2)膜および酸化シリコン膜１８
を順次堆積した後、フォトレジストのパターン（レジス
トパターン）をマスクにしたドライエッチングで、酸化
シリコン膜１８、多結晶シリコン膜およびＷＳｉ2 膜を
順次加工することによって形成される。
【００５１】次に、駆動用ＭＩＳＦＥＴＱｄ1 と負荷用
ＭＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 、駆動用
ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通
のゲート電極ＦＧ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑ
ｔ2 のゲート電極ＦＧ3(ワード線ＷＬ）を形成する際に
用いる上記レジストパターンの形成方法を以下に説明す
る。
【００５２】まず、半導体ウエハの表面に回転塗布法に
よって、１〜２μｍの厚さのフォトレジスト膜を均一に
塗布した後、半導体ウエハをベークする。なお、半導体
集積回路装置の製造に用いられているフォトレジスト材
料は、ネガ型紫外線レジストとポジ型紫外線レジストで
あるが、高解像度が得られることから、本実施の形態で
はポジ型紫外線レジストを用いる。
【００５３】次いで、図９に示す第１のマスクＭＧ1 お
よび上記半導体ウエハを露光装置にセットし、正確な位
置合わせを行った後、例えば波長0.３６５μｍの紫外線
（ｉ線）を一定時間照射（露光）して上記半導体ウエハ
上のフォトレジスト膜に第１のマスクＭＧ1 のマスクパ
ターンの潜像を形成する。第１のマスクＭＧ1 には、ゲ
ート電極ＦＧ1,ＦＧ2 およびゲート電極ＦＧ3(ワード線
ＷＬ）が全てつながったマスクパターンが形成されてお
り、ゲート電極ＦＧ1,ＦＧ2 およびゲート電極ＦＧ3(ワ
ード線ＷＬ）の細いレジストパターンを半導体ウエハ上
に形成するためのシフタが形成されている。なお、図中
の２０は遮光膜、２１はシフタ、２２はマスク基板露出
部である。
【００５４】続いて、図１０に示す第２のマスクＭＧ2
を露光装置にセットし、第１のマスクＭＧ1 と同様に、
例えば波長0.３６５μｍの紫外線（ｉ線）を一定時間照
射（露光）して上記半導体ウエハ上のフォトレジスト膜
に第２のマスクＭＧ2 のマスクパターンの潜像を形成す
る。
【００５５】次に、現像処理を所定の時間行った後、純
水でのリンス、回転乾燥を連続的に行う。これによっ
て、図３に示した所定の形状を有するゲート電極ＦＧ1,
ＦＧ2およびゲート電極ＦＧ3(ワード線ＷＬ）のレジス
トパターンが半導体ウエハ上に形成される。
【００５６】図１１（ａ）に第１のマスクＭＧ1 の要部
断面図、（ｂ）に第２のマスクＭＧ2 の要部断面図、
（ｃ）に第１のマスクＭＧ1 を用いて露光した際の半導
体ウエハ上での光強度（実線）と第２のマスクＭＧ2 を
用いて露光した際の半導体ウエハ上での光強度（点
線）、（ｄ）に第１のマスクＭＧ1 と第２のマスクＭＧ
2 を用いることによって半導体ウエハ上に形成されるレ
ジストパターンを示す。なお、図中の２３はマスク基
板、２４はフォトレジスト膜である。
【００５７】第１のマスクＭＧ1 によって、図１１
（ｃ）の実線に示す光強度に従った潜像がフォトレジス
ト膜に形成され、第２のマスクＭＧ2 によって、図１１
（ｃ）の点線に示す光強度に従った潜像がフォトレジス
ト膜に形成される。従って、露光後の上記フォトレジス
ト膜の現像処理によって、第１のマスクＭＧ1 および第
２のマスクＭＧ2 で強い光強度が得られた領域のフォト
レジスト膜が除去され、図１１（ｄ）のレジストパター
ンが半導体ウエハ上に形成される。
【００５８】すなわち、第１のマスクＭＧ1 だけでは、
図９に示したゲート電極ＦＧ1,ＦＧ2 およびゲート電極
ＦＧ3(ワード線ＷＬ）がつながったマスクパターンの潜
像が半導体ウエハ上のフォトレジスト膜に形成される。
しかし、図１０に示した第２のマスクＭＧ2 のマスクパ
ターン（α領域）の潜像を上記フォトレジスト膜に重ね
て形成することによって、ゲート電極ＦＧ1,ＦＧ2 およ
びゲート電極ＦＧ3(ワード線ＷＬ）がそれぞれ切り離さ
れた潜像を上記フォトレジスト膜に形成することができ
る。
【００５９】この際、ゲート電極ＦＧ1 の引き出し電極
のレジストパターンの幅とゲート電極ＦＧ2 の引き出し
電極のレジストパターンの幅は、それぞれ任意に設定す
ることが可能であるので、上記ゲート電極ＦＧ1 の引き
出し電極のレジストパターンの幅および上記ゲート電極
ＦＧ2 の引き出し電極のレジストパターンの幅を、レイ
アウトルールに従った周辺回路のＭＩＳＦＥＴのゲート
電極ＦＧ4 の引き出し電極のレジストパターンの幅より
も細くすることができる。
【００６０】次に、レジストパターンをマスクにしたイ
オン注入によりｐ型ウエル３にｎ型不純物（Ｐ、Ａｓ）
を、ｎ型ウエル４にｐ型不純物（ＢＦ2)を導入する。そ
の後、半導体基板１の全面にＣＶＤ（Chemical Vapor D
eposition)法で堆積した酸化シリコン膜をＲＩＥ（Reac
tive Ion Etching）によってパターニングして、駆動用
ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通
のゲート電極ＦＧ1 、駆動用ＭＩＳＦＥＴＱｄ2 と負荷
用ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 および
転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極ＦＧ3(ワ
ード線ＷＬ）のそれぞれの側壁にサイドウォールスペー
サ１９を形成する。次いで、レジストパターンをマスク
にしたイオン注入によりｐ型ウエル３にｎ型不純物
（Ｐ、Ａｓ）を、ｎ型ウエル４にｐ型不純物（ＢＦ2)を
導入する。
【００６１】次に、上記ｎ型不純物およびｐ型不純物を
熱拡散して、ｐ型ウエル３の主面に駆動用ＭＩＳＦＥＴ
Ｑｄ1,Ｑｄ2 および転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 の
それぞれのソース領域、ドレイン領域（ｎ- 型半導体領
域８、ｎ+ 型半導体領域９）を形成し、ｎ型ウエル４の
主面に負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれのソ
ース領域、ドレイン領域（図示せず）を形成する。
【００６２】次いで、駆動用ＭＩＳＦＥＴＱｄ1,Ｑ
ｄ2 、負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2および転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれのソース領域、ドレ
イン領域の表面に自己整合法によってメタルシリサイド
膜、例えばチタンシリサイド（ＴｉＳｉ2)膜を形成す
る。
【００６３】次に、半導体基板１の全面に窒化シリコン
膜１１および第１層目の層間絶縁膜１２を堆積する。こ
の第１層目の層間絶縁膜１２は、例えば酸化シリコン膜
とＢＰＳＧ膜との積層膜で構成されている。第１層目の
層間絶縁膜１２上に形成したレジストパターンをマスク
にして、第１層目の層間絶縁膜１２および窒化シリコン
膜１１を順次エッチングする。これによって、駆動用Ｍ
ＩＳＦＥＴＱｄ1 のドレイン領域上および駆動用ＭＩＳ
ＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱｐ2 の共通のゲー
ト電極ＦＧ2 上に同一のコンタクトホール１３ａを形成
し、さらに、負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域
上にコンタクトホール１３ａを形成する。
【００６４】同様に、負荷用ＭＩＳＦＥＴＱｐ2 のドレ
イン領域上および駆動用ＭＩＳＦＥＴＱｄ1 と負荷用Ｍ
ＩＳＦＥＴＱｐ1 の共通のゲート電極ＦＧ1 上に同一の
コンタクトホール１３ｂを形成し、さらに、駆動用ＭＩ
ＳＦＥＴＱｄ2 のドレイン領域上にコンタクトホール１
３ｂを形成する。
【００６５】さらに、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のそれぞれのソース領域上、負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 のそれぞれのソース領域上および転送用ＭＩＳＦ
ＥＴＱｔ1,Ｑｔ2 のそれぞれのドレイン領域上にコンタ
クトホール１３ｃを形成する。
【００６６】次に、半導体基板１の全面に第１層目の配
線材（図示せず）を堆積する。この配線材は金属膜によ
って構成されており、例えばＷ膜である。次に、レジス
トパターンをマスクにしたドライエッチングでこの配線
材をパターニングして、第１層目のメタル配線Ｍ1 を形
成する。これによって、駆動用ＭＩＳＦＥＴＱｄ1 のド
レイン領域、負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領
域、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳＦＥＴＱ
ｐ2 の共通のゲート電極ＦＧ2 を接続する局部配線Ｌ1
が形成される。
【００６７】同様に、駆動用ＭＩＳＦＥＴＱｄ2 のドレ
イン領域、負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域、
駆動用ＭＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1
の共通のゲート電極ＦＧ1 を接続する局部配線Ｌ2 が形
成される。
【００６８】さらに、駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2
のそれぞれのソース領域上、負荷用ＭＩＳＦＥＴＱｐ1,
Ｑｐ2 のそれぞれのソース領域上、および転送用ＭＩＳ
ＦＥＴＱｔ1,Ｑｔ2 のそれぞれのドレイン領域上に形成
されたコンタクトホール１３ｃ内にも第１層目のメタル
配線Ｍ1 を形成する。
【００６９】次に、半導体基板１の全面に酸化シリコン
膜およびＢＰＳＧ膜を順次堆積した積層膜からなる第２
層目の層間絶縁膜１４を堆積する。
【００７０】その後、レジストパターンをマスクにした
ドライエッチングで第２層目の層間絶縁膜１４に第１の
スルーホール１５ａ〜１５ｃを形成する。第１のスルー
ホール１５ａは、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそ
れぞれのドレイン領域の上方に形成され、第１のスルー
ホール１５ｂは駆動用ＭＩＳＦＥＴＱｄ1,Ｑｄ2 のそれ
ぞれのソース領域の上方に形成され、第１のスルーホー
ル１５ｃは負荷用ＭＩＳＦＥＴＱｐ1,Ｑｐ2 のそれぞれ
のソース領域の上方に形成される。
【００７１】次に、半導体基板１の全面に第２層目の配
線材（図示せず）を堆積する。この配線材は金属膜によ
って構成されており、例えばＷ膜である。次に、レジス
トパターンをマスクにしたドライエッチングでこの配線
材をパターニングして、電源電圧（Ｖcc）、基準電圧
（Ｖss）を構成する第２層目のメタル配線Ｍ2 を形成す
る。さらに、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞ
れのドレイン領域の上方に形成された第１のスルーホー
ル１５ａ内にも第２層目のメタル配線Ｍ2 を形成する。
【００７２】次に、半導体基板１の全面に酸化シリコン
膜、ＳＯＧ膜、酸化シリコン膜を順次堆積した積層膜か
らなる第３層目の層間絶縁膜１６を堆積する。
【００７３】その後、レジストパターンをマスクにした
ドライエッチングで第３層目の層間絶縁膜１６に第２の
スルーホール１７を形成する。この第２のスルーホール
１７は、転送用ＭＩＳＦＥＴＱｔ1,Ｑｔ2 のそれぞれの
ドレイン領域の上方に形成される。
【００７４】次に、半導体基板１の全面に第３層目の配
線材（図示せず）を堆積する。この配線材は金属膜によ
って構成されており、例えばアルミニウム合金膜であ
る。次に、レジストパターンをマスクにしたドライエッ
チングでこの配線材をパターニングして、データ線Ｄ
Ｌ，バーＤＬを構成する第３層目のメタル配線Ｍ3 を形
成する。
【００７５】最後に、第３層目のメタル配線Ｍ3 上にフ
ァイナルパッシベーション膜を堆積することにより、本
実施の形態のメモリセルが完成する。
【００７６】なお、本実施の形態では、図９に示したよ
うに、第１のマスクＭＧ1 に形成された駆動用ＭＩＳＦ
ＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通のゲート
電極ＦＧ1 、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用ＭＩＳ
ＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 および転送用Ｍ
ＩＳＦＥＴＱｔ1,Ｑｔ2 のゲート電極ＦＧ3 のマスクパ
ターンは、全てつながっているが、図１２に示すよう
に、ゲート電極ＦＧ1 の引き出し電極とゲート電極ＦＧ
2 の引き出し電極はつないだままで、ゲート電極ＦＧ1
とゲート電極ＦＧ3 、ゲート電極ＦＧ2 とゲート電極Ｆ
Ｇ3 とを切り離したマスクパターンを第１のマスクＭＧ
1 に形成してもよい。
【００７７】この際、第２のマスクＭＧ2 には、図１３
に示すように、ゲート電極ＦＧ1 の引き出し電極とゲー
ト電極ＦＧ2 の引き出し電極とを切り離すためのパター
ン（α領域）と、第１のマスクＭＧ1 上のシフタによる
半導体ウエハ上の余分なレジストパターンの形成を防ぐ
ためのパターン（β領域）が形成されている。
【００７８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００８０】本発明によれば、ＳＲＡＭのメモリセルの
フリップフロップ回路を構成する一対の駆動用ＭＩＳＦ
ＥＴと負荷用ＭＩＳＦＥＴの共通のゲート電極が有する
引き出し電極の幅を細くすることができるので、ＳＲＡ
Ｍのメモリセルの面積を縮小することが可能となる。
【図面の簡単な説明】
【図１】従来のＳＲＡＭのメモリセルのパターンレイア
ウトを示す要部平面図である。
【図２】ＳＲＡＭのメモリセルの等価回路図である。
【図３】本発明の一実施の形態であるＳＲＡＭのメモリ
セルのパターンレイアウトを示す要部平面図である。
【図４】本発明の一実施の形態であるＳＲＡＭのメモリ
セルを示す図３のＡ−Ａ’線における半導体基板の要部
断面図である。
【図５】本発明の一実施の形態であるＳＲＡＭのメモリ
セルを示す図３のＢ−Ｂ’線における半導体基板の要部
断面図である。面図）。
【図６】本発明の一実施の形態であるＳＲＡＭのメモリ
セルのパターンレイアウトを示す要部平面図である。
【図７】本発明の一実施の形態であるＳＲＡＭのメモリ
セルのパターンレイアウトを示す要部平面図である。
【図８】本発明の一実施の形態であるＳＲＡＭの周辺回
路のパターンレイアウトを示す要部平面図である。
【図９】本発明の一実施の形態である第１のマスクのマ
スクパターンの要部平面図である。
【図１０】本発明の一実施の形態である第２のマスクの
マスクパターンの要部平面図である。
【図１１】第１のマスクと第２のマスクとを用いて半導
体ウエハ上のフォトレジスト膜に潜像を形成する方法を
説明する説明図である。
【図１２】本発明の他の実施の形態である第１のマスク
のマスクパターンの要部平面図である。
【図１３】本発明の他の実施の形態である第２のマスク
のマスクパターンの要部平面図である。
【符号の説明】
１ 半導体基板 ２ フィールド絶縁膜 ３ ｐ型ウエル ４ ｎ型ウエル ５ ｐ型エピタキシャルシリコン層 ６ ポリサイド膜 ７ ゲート絶縁膜 ８ ｎ- 型半導体領域 ９ ｎ+ 型半導体領域 １０ メタルシリサイド膜 １１ 窒化シリコン膜 １２ 第１層目の層間絶縁膜 １３ａ コンタクトホール １３ｂ コンタクトホール １３ｃ コンタクトホール １３ｄ コンタクトホール １４ 第２層目の層間絶縁膜 １５ａ 第１のスルーホール １５ｂ 第１のスルーホール １５ｃ 第１のスルーホール １６ 第３層目の層間絶縁膜 １７ 第２のスルーホール １８ 酸化シリコン膜 １９ サイドウォールスペーサ ２０ 遮光膜 ２１ シフタ ２２ マスク基板露出部 ２３ マスク基板 ２４ フォトレジスト膜 ＦＧ1 〜ＦＧ4 ゲート電極 Ｌ1,Ｌ2 局所配線 ＤＬ，バーＤＬ データ線 Ｑｄ1,Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1,Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1,Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線 Ａ，Ｂ 蓄積ノード Ｖcc 電源電圧 Ｖss 基準電圧 ＩＮＶ1,ＩＮＶ2 ＣＭＯＳインバータ Ｍ1 第１層目のメタル配線 Ｍ2 第２層目のメタル配線 Ｍ3 第３層目のメタル配線 ＭＧ1 第１のマスク ＭＧ2 第２のマスク

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳ
    ＦＥＴからなる一対のＣＭＯＳインバータで構成された
    フリップフロップ回路と、前記フリップフロップ回路の
    一対の入出力端子に接続された一対の転送用ＭＩＳＦＥ
    Ｔとでメモリセルが構成され、第１導電膜で前記駆動用
    ＭＩＳＦＥＴと前記負荷用ＭＩＳＦＥＴの共通の一対の
    ゲート電極および前記転送用ＭＩＳＦＥＴのゲート電極
    が形成され、前記第１導電膜の上層に形成した第２導電
    膜で前記一対のＣＭＯＳインバータの相互の入出力端子
    を接続する一対の局所配線が形成されたＳＲＡＭを有す
    る半導体集積回路装置であって、前記駆動用ＭＩＳＦＥ
    Ｔと負荷用ＭＩＳＦＥＴの共通のゲート電極と前記局所
    配線とを接続するための引き出し電極が一対の前記駆動
    用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲート電
    極に設けられており、前記引き出し電極の幅は、周辺回
    路に形成されたＭＩＳＦＥＴのゲート電極の引き出し電
    極の幅よりも細いことを特徴とする半導体集積回路装
    置。
  2. 【請求項２】 請求項１記載の半導体集積回路装置にお
    いて、一方の駆動用ＭＩＳＦＥＴと一方の負荷用ＭＩＳ
    ＦＥＴの共通のゲート電極の引き出し電極と一方の局所
    配線とを接続するためのコンタクトホールと、他方の負
    荷用ＭＩＳＦＥＴのドレイン領域と前記一方の局所配線
    とを接続するためのコンタクトホールは同一であり、他
    方の駆動用ＭＩＳＦＥＴと前記他方の負荷用ＭＩＳＦＥ
    Ｔの共通のゲート電極と他方の局所配線とを接続するた
    めのコンタクトホールと、前記一方の駆動用ＭＩＳＦＥ
    Ｔのドレイン領域と前記他方の局所配線とを接続するた
    めのコンタクトホールは同一であることを特徴とする半
    導体集積回路装置。
  3. 【請求項３】 請求項１記載の半導体集積回路装置にお
    いて、一対の前記駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦ
    ＥＴの共通のゲート電極が有する引き出し電極は、前記
    第１導電膜によって構成されていることを特徴とする半
    導体集積回路装置。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法であって、一対の前記駆動用ＭＩＳＦＥＴと負荷
    用ＭＩＳＦＥＴの共通のゲート電極を形成するリソグラ
    フィ工程において、第１のマスクに形成されたマスクパ
    ターンの潜像と、第２のマスクに形成されたマスクパタ
    ーンの潜像とを半導体ウエハ上のレジスト膜に重ねて形
    成することによって、所定の形状を有する一対の前記駆
    動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲート
    電極のレジストパターンを前記半導体ウエハ上に形成す
    ることを特徴とする半導体集積回路装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体集積回路装置の製
    造方法において、一方の駆動用ＭＩＳＦＥＴと負荷用Ｍ
    ＩＳＦＥＴの共通のゲート電極の引き出し電極と他方の
    駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲー
    ト電極の引き出し電極とがつながったマスクパターンが
    前記第１のマスクに形成されており、前記第１のマスク
    に形成された前記一方の駆動用ＭＩＳＦＥＴと負荷用Ｍ
    ＩＳＦＥＴの共通のゲート電極の引き出し電極と前記他
    方の駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの共通の
    ゲート電極の引き出し電極とがつながったマスクパター
    ンの潜像と、前記第２のマスクに形成されたマスクパタ
    ーンの潜像とを前記半導体ウエハ上の前記レジスト膜に
    重ねて形成することによって、前記一方の駆動用ＭＩＳ
    ＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲート電極の引き
    出し電極と前記他方の駆動用ＭＩＳＦＥＴと負荷用ＭＩ
    ＳＦＥＴの共通のゲート電極の引き出し電極とが切り離
    されたレジストパターンを前記半導体ウエハ上に形成す
    ることを特徴とする半導体集積回路装置の製造方法。
  6. 【請求項６】 請求項４記載の半導体集積回路装置の製
    造方法において、前記第１のマスクは位相シフトマスク
    であることを特徴とする半導体集積回路装置の製造方
    法。
  7. 【請求項７】 請求項６記載の半導体集積回路装置の製
    造方法において、一方の駆動用ＭＩＳＦＥＴと負荷用Ｍ
    ＩＳＦＥＴの共通のゲート電極の引き出し電極と他方の
    駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲー
    ト電極の引き出し電極とがつながったマスクパターンが
    前記第１のマスクに形成されており、前記第１のマスク
    に形成された前記一方の駆動用ＭＩＳＦＥＴと負荷用Ｍ
    ＩＳＦＥＴの共通のゲート電極の引き出し電極と前記他
    方の駆動用ＭＩＳＦＥＴと負荷用ＭＩＳＦＥＴの共通の
    ゲート電極の引き出し電極とがつながったマスクパター
    ンの潜像と、前記第２のマスクに形成されたマスクパタ
    ーンの潜像とを前記半導体ウエハ上の前記レジスト膜に
    重ねて形成することによって、前記一方の駆動用ＭＩＳ
    ＦＥＴと負荷用ＭＩＳＦＥＴの共通のゲート電極の引き
    出し電極と前記他方の駆動用ＭＩＳＦＥＴと負荷用ＭＩ
    ＳＦＥＴの共通のゲート電極の引き出し電極とが切り離
    されたレジストパターンを前記半導体ウエハ上に形成す
    ると共に、前記第１のマスクに設けられたシフタによる
    不要なパターンを前記半導体ウエハ上に転写しないこと
    を特徴とする半導体集積回路装置の製造方法。
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